JP2995817B2 - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
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- JP2995817B2 JP2995817B2 JP2209896A JP20989690A JP2995817B2 JP 2995817 B2 JP2995817 B2 JP 2995817B2 JP 2209896 A JP2209896 A JP 2209896A JP 20989690 A JP20989690 A JP 20989690A JP 2995817 B2 JP2995817 B2 JP 2995817B2
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- Test And Diagnosis Of Digital Computers (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシングルチップ・マイクロコンピュータに関
し、特に逐次比較型アナログ・ディジタル変換器（以下
ADCと略す。）を内蔵するシングルチップ・マイクロコ
ンピュータに関する。
し、特に逐次比較型アナログ・ディジタル変換器（以下
ADCと略す。）を内蔵するシングルチップ・マイクロコ
ンピュータに関する。
従来、この種の逐次比較型ADCを内蔵するシングルチ
ップ・マイクロコンピュータは、第３図に示すような構
成になっていた。すなわち、シングルチップ・マイクロ
コンピュータ１は、ADC内のディジタル・アナログ変換
器２（以下DACと略す）と、ADCをディジタル出力10によ
り制御する制御部３と、アナログ入力端子Ainを有し、
制御部３からのサンプリンク信号を入力とするサンプル
・アンド・ホールド回路101と、DACからのアナログ出力
DAC及びサンプル・アンド・ホールド回路101の出力を入
力とするアナログコンパレータ９とを含んで構成されて
いる。
ップ・マイクロコンピュータは、第３図に示すような構
成になっていた。すなわち、シングルチップ・マイクロ
コンピュータ１は、ADC内のディジタル・アナログ変換
器２（以下DACと略す）と、ADCをディジタル出力10によ
り制御する制御部３と、アナログ入力端子Ainを有し、
制御部３からのサンプリンク信号を入力とするサンプル
・アンド・ホールド回路101と、DACからのアナログ出力
DAC及びサンプル・アンド・ホールド回路101の出力を入
力とするアナログコンパレータ９とを含んで構成されて
いる。
ADCへの変換開始信号ADSTARTが“1"になると、制御部
３はサンプリング信号SAMPを“1"とする。サンプル・ア
ンド・ホールド回路101はこの時のアナログ入力端子Ain
の値をサンプリングし、サンプリング信号SAMPが“0"に
なるとその値を保持する。
３はサンプリング信号SAMPを“1"とする。サンプル・ア
ンド・ホールド回路101はこの時のアナログ入力端子Ain
の値をサンプリングし、サンプリング信号SAMPが“0"に
なるとその値を保持する。
次に、制御部３より出力されたディジタル出力10がDA
C2によりDA変換され、アナログ出力Aoutよりそのアナロ
グ出力をアナログコンパレータ９へ出力する。アナログ
コンパレータ９は、DAC2からのアナログ出力Aoutとサン
プル・アンド・ホールド回路101からの出力を比較す
る。その比較結果を受け、制御部９はDACからのアナロ
グ出力Aoutの値が大きい場合は、DACのアナログ出力Aou
tをより小さなアナログ値とするため、ディジタル出力1
0のディジタル値をよりり小さくして出力する。逆に、
アナログ出力Aoutの値が小さい場合は、より大きなアナ
ログ値を出力するため、ディジタル出力10のディジタル
値を大きくして出力する。この比較動作を繰り返すこと
により、最終的なディジタル値をAD変換結果とする。
C2によりDA変換され、アナログ出力Aoutよりそのアナロ
グ出力をアナログコンパレータ９へ出力する。アナログ
コンパレータ９は、DAC2からのアナログ出力Aoutとサン
プル・アンド・ホールド回路101からの出力を比較す
る。その比較結果を受け、制御部９はDACからのアナロ
グ出力Aoutの値が大きい場合は、DACのアナログ出力Aou
tをより小さなアナログ値とするため、ディジタル出力1
0のディジタル値をよりり小さくして出力する。逆に、
アナログ出力Aoutの値が小さい場合は、より大きなアナ
ログ値を出力するため、ディジタル出力10のディジタル
値を大きくして出力する。この比較動作を繰り返すこと
により、最終的なディジタル値をAD変換結果とする。
従来、この種のシングルチップ・マイクロコンピュー
タに内蔵された逐次比較型ADCの試験を行うためには、
シングルチップ・マイクロコンピュータ外よりLSIテス
ト等により、アナログ信号を入力し、シングルチップ・
マイクロコンピュータ内のCPUを動作させ、AD変換を行
い、その結果をシングルチップ・マイクロコンピュータ
外のLSIテスト等で判定していた。
タに内蔵された逐次比較型ADCの試験を行うためには、
シングルチップ・マイクロコンピュータ外よりLSIテス
ト等により、アナログ信号を入力し、シングルチップ・
マイクロコンピュータ内のCPUを動作させ、AD変換を行
い、その結果をシングルチップ・マイクロコンピュータ
外のLSIテスト等で判定していた。
上述した従来のADC内蔵のシングルチップ・マイクロ
コンピュータは、内蔵されたADCの試験を行うために、
外部からアナログ信号を入力していた。従って、アナロ
グ・ディジタル変換結果を判定するための手段が別に必
要になり、ADC内蔵のシングルチップ・マイクロコンピ
ュータを装置に組み込んだ後では、シングルチップ・マ
イクロコンピュータ内部のADCの試験を行うことは容易
ではなく、ADC内蔵のシングルチップ・マイクロコンピ
ュータを装置に組み込んだ後に発生するシングルチップ
・マイクロコンピュータ内部のADCの故障を検出するこ
とが出来ないという欠点がある。
コンピュータは、内蔵されたADCの試験を行うために、
外部からアナログ信号を入力していた。従って、アナロ
グ・ディジタル変換結果を判定するための手段が別に必
要になり、ADC内蔵のシングルチップ・マイクロコンピ
ュータを装置に組み込んだ後では、シングルチップ・マ
イクロコンピュータ内部のADCの試験を行うことは容易
ではなく、ADC内蔵のシングルチップ・マイクロコンピ
ュータを装置に組み込んだ後に発生するシングルチップ
・マイクロコンピュータ内部のADCの故障を検出するこ
とが出来ないという欠点がある。
本発明の目的は、装置に組み込んだ後にも容易にADC
の試験が行なえるシングルチップ・マイクロコンピュー
タを提供することにある。
の試験が行なえるシングルチップ・マイクロコンピュー
タを提供することにある。
本発明のシングルチップ・マイクロコンピュータは、
テストモード時にテスト信号を発生させる手段と、アナ
ログ・ディジタル変換器と、前記アナログ・ディジタル
変換器から出力される変換終了信号の発生回数を計数す
るカウンタと、前記アナログ・ディジタル変換器の変換
結果値と前記カウンタの計数値を比較して不一致の場合
に不一致信号を発生する比較器と、ディジタル・アナロ
グ変換器と、前記アナログ・ディジタル変換器のディジ
タル出力値と前記カウントの計数値のいずれかを前記テ
スト信号及び前記アナログ・ディジタル変換器から出力
される制御信号に応じて前記ディジタル・アナログ変換
器に選択して出力する手段と、前記テスト信号に応じて
アナログ入力端からの入力値と前記ディジタル・アナロ
グ変換器のアナログ出力値のいずれを出力値とするかを
選択する選択手段と、前記選択手段の出力値と前記ディ
ジタル・アナログ変換器の出力値を比較してその結果を
前記アナログ・ディジタル変換器に出力するアナログ・
コンパレータとを有することを特徴とする。
テストモード時にテスト信号を発生させる手段と、アナ
ログ・ディジタル変換器と、前記アナログ・ディジタル
変換器から出力される変換終了信号の発生回数を計数す
るカウンタと、前記アナログ・ディジタル変換器の変換
結果値と前記カウンタの計数値を比較して不一致の場合
に不一致信号を発生する比較器と、ディジタル・アナロ
グ変換器と、前記アナログ・ディジタル変換器のディジ
タル出力値と前記カウントの計数値のいずれかを前記テ
スト信号及び前記アナログ・ディジタル変換器から出力
される制御信号に応じて前記ディジタル・アナログ変換
器に選択して出力する手段と、前記テスト信号に応じて
アナログ入力端からの入力値と前記ディジタル・アナロ
グ変換器のアナログ出力値のいずれを出力値とするかを
選択する選択手段と、前記選択手段の出力値と前記ディ
ジタル・アナログ変換器の出力値を比較してその結果を
前記アナログ・ディジタル変換器に出力するアナログ・
コンパレータとを有することを特徴とする。
次に、本発明について図面を参照して説明する。第１
図は本発明の第１の実施例を示すブロック図である。同
図に示すように、DAC2と制御部３の間にMPX8が設けられ
ており、このMPX8はANDゲート13の出力に応じて、カウ
ンタ７からのディジタル出力11又は制御部３からのディ
ジタル出力10のいずれかをDAC2に出力する。フリップフ
ロップ５は立ち上り検出器４からの検出信号によりテス
ト信号を発生させている。カウンタ６は制御部３からの
ADCの変換終了信号EOCを計数し、その値をディジタル出
力11として出力する。比較器７は、カウンタ６からのデ
ィジタル出力と、制御部３からのADCの変換結果を比較
し、その比較結果を割り込み信号INTADFとして出力す
る。MOSFET16,17及びインバータ15により構成されるス
イッチ手段は、テスト信号に応じて、外部アナログ入力
端子Ainに接続されたサンプル・アンド・ホールド回路1
01とDAC2からのアナログ出力Aoutを格納するサンプル・
アンド・ホールド回路102のどちらをアナログコンパレ
ータ９の一入力端に接続するかを制御している。
図は本発明の第１の実施例を示すブロック図である。同
図に示すように、DAC2と制御部３の間にMPX8が設けられ
ており、このMPX8はANDゲート13の出力に応じて、カウ
ンタ７からのディジタル出力11又は制御部３からのディ
ジタル出力10のいずれかをDAC2に出力する。フリップフ
ロップ５は立ち上り検出器４からの検出信号によりテス
ト信号を発生させている。カウンタ６は制御部３からの
ADCの変換終了信号EOCを計数し、その値をディジタル出
力11として出力する。比較器７は、カウンタ６からのデ
ィジタル出力と、制御部３からのADCの変換結果を比較
し、その比較結果を割り込み信号INTADFとして出力す
る。MOSFET16,17及びインバータ15により構成されるス
イッチ手段は、テスト信号に応じて、外部アナログ入力
端子Ainに接続されたサンプル・アンド・ホールド回路1
01とDAC2からのアナログ出力Aoutを格納するサンプル・
アンド・ホールド回路102のどちらをアナログコンパレ
ータ９の一入力端に接続するかを制御している。
ORゲート14の出力は、テスト用信号TESTが“1"の時又
は変換開始信号ADSTARTが“1"の時に“1"になり、それ
に応じてADCは変換を開始する。カウンタ６はテスト用
信号TESTが“1"の時ADCの変換終了信号EOCを計数する。
比較器７はテスト用信号TESTが“1"の時ADCの変換結果
とカウンタ６のディジタル出力値を比較し、ADCの変換
終了信号EOCが“１“の時に変換結果とカウンタ６の出
力が不一致であれば割り込み信号INTADFが“1"になる。
は変換開始信号ADSTARTが“1"の時に“1"になり、それ
に応じてADCは変換を開始する。カウンタ６はテスト用
信号TESTが“1"の時ADCの変換終了信号EOCを計数する。
比較器７はテスト用信号TESTが“1"の時ADCの変換結果
とカウンタ６のディジタル出力値を比較し、ADCの変換
終了信号EOCが“１“の時に変換結果とカウンタ６の出
力が不一致であれば割り込み信号INTADFが“1"になる。
ANDゲート13の出力はテスト用信号TESTが“1"でかつ
サンプリング信号SAMPが“1"の時に“1"になり、マルチ
プレクサ８はカウンタ６の出力をDAC2への入力値とす
る。サンプル・アンド・ホールド回路101と102はサンプ
リング信号SAMPが“1"の時にそれぞれアナログ入力端子
AinとDAC2のアナログ出力Auotをサンプリングする。
サンプリング信号SAMPが“1"の時に“1"になり、マルチ
プレクサ８はカウンタ６の出力をDAC2への入力値とす
る。サンプル・アンド・ホールド回路101と102はサンプ
リング信号SAMPが“1"の時にそれぞれアナログ入力端子
AinとDAC2のアナログ出力Auotをサンプリングする。
次に、ADCのテストモード時の動作を説明する。ま
ず、シングルチップ・マイクロコンピュータ１のリセッ
ト状態が解除され、内部リセット信号RESETが立ち下が
った時、立ち下がり検出器４の出力は“1"になり、フリ
ップフロップ５はセット状態となり、テスト用信号TEST
は“1"になる。この時ORゲート14の出力は“1"になりAD
Cは変換を開始する。
ず、シングルチップ・マイクロコンピュータ１のリセッ
ト状態が解除され、内部リセット信号RESETが立ち下が
った時、立ち下がり検出器４の出力は“1"になり、フリ
ップフロップ５はセット状態となり、テスト用信号TEST
は“1"になる。この時ORゲート14の出力は“1"になりAD
Cは変換を開始する。
変換開始により、サンプリング信号SAMPが“1"になる
と、ANDゲート13の出力は“1"になり、マルチプレクタ
８はカウンタ６の出力11として、カウント値「１」をDA
C2に入力する。DAC2はそのカウント値「１」をアナログ
変換し、その結果をAoutにより出力する。この時サンプ
リング・アンド・ホールド回路102はAoutの値をサンプ
リングする。
と、ANDゲート13の出力は“1"になり、マルチプレクタ
８はカウンタ６の出力11として、カウント値「１」をDA
C2に入力する。DAC2はそのカウント値「１」をアナログ
変換し、その結果をAoutにより出力する。この時サンプ
リング・アンド・ホールド回路102はAoutの値をサンプ
リングする。
次に、逐次比較動作が開始され、サンプリング信号SA
MPは“0"になると、ANDゲート13の出力は“0"になりマ
ルチプレクサ８はADCの制御部３からのディジタル値10
をDAC2に入力する。ここで内部テスト用信号TESTが“1"
なので、インバータ15の出力は“0"になり、アナログコ
ンパレータ９はサンプル・アンド・ホールド回路102に
保持されたカウンタ６のディジタル出力「１」のDA変換
値と、制御部３からのディジタル値のDA変換値との比較
を繰り返し、カウンタ６のディジタル出力のDA変換値を
逐次比較動作によりAD変換する。変換が終了すると、変
換終了信号EOCが“1"になり比較器７はカウンタ６の出
力11とADCの変換結果18とを比較する。
MPは“0"になると、ANDゲート13の出力は“0"になりマ
ルチプレクサ８はADCの制御部３からのディジタル値10
をDAC2に入力する。ここで内部テスト用信号TESTが“1"
なので、インバータ15の出力は“0"になり、アナログコ
ンパレータ９はサンプル・アンド・ホールド回路102に
保持されたカウンタ６のディジタル出力「１」のDA変換
値と、制御部３からのディジタル値のDA変換値との比較
を繰り返し、カウンタ６のディジタル出力のDA変換値を
逐次比較動作によりAD変換する。変換が終了すると、変
換終了信号EOCが“1"になり比較器７はカウンタ６の出
力11とADCの変換結果18とを比較する。
この時、アナログ・コンパレータ９の動作が正常であ
れば、ADCの変換結果18は「１」となるはずであり、カ
ウンタ６の出力11の「１」と一致し、割り込み信号INTA
DFは“0"のままである。
れば、ADCの変換結果18は「１」となるはずであり、カ
ウンタ６の出力11の「１」と一致し、割り込み信号INTA
DFは“0"のままである。
カウンタ６は変換終了信号EOCによりカウント・アッ
プされ出力11の値は「２」となり、再び一連の動作を繰
り返し、ADCの変換結果18とカウント値を比較すること
になる。ADCの動作が正常であれば、これらの動作はカ
ウンタ６がオーバーフローするまで行なわれ、OVFが
“1"になるとフリップフロップ５はリセットされ、テス
ト用信号TESTは、“0"となることでテストモードが終了
する。
プされ出力11の値は「２」となり、再び一連の動作を繰
り返し、ADCの変換結果18とカウント値を比較すること
になる。ADCの動作が正常であれば、これらの動作はカ
ウンタ６がオーバーフローするまで行なわれ、OVFが
“1"になるとフリップフロップ５はリセットされ、テス
ト用信号TESTは、“0"となることでテストモードが終了
する。
この間、アナログ・コンパレータ９等の動作に異常が
あれば、比較器７での比較結果が不一致となり、割り込
み信号INTADFは“1"になり、アナログ・コンパレータ９
の動作異常が検出される。
あれば、比較器７での比較結果が不一致となり、割り込
み信号INTADFは“1"になり、アナログ・コンパレータ９
の動作異常が検出される。
なお、テスト用信号TESTが“0"の時は、アナログ入力
値Ainの値がサンプル・アンド・ホールド回路101に格納
され、従来例で説明した通常動作が行なわれる。
値Ainの値がサンプル・アンド・ホールド回路101に格納
され、従来例で説明した通常動作が行なわれる。
以上説明した実施例では、リセット信号が解除される
度にテストモードになる構成となっているが、テストモ
ード時に移行する条件を他の制御信号や、外部からのテ
ストモード要求信号等にすることも可能である。
度にテストモードになる構成となっているが、テストモ
ード時に移行する条件を他の制御信号や、外部からのテ
ストモード要求信号等にすることも可能である。
第２図は本発明の第２の実施例を示すブロック図であ
る。テスト用信号TESTが“0"のとき、インバータ15の出
力値は“1"になりスイッチ17は導通状態となりサンプル
・アンド・ホールド回路101へはアナログ入力端子Ainか
らのアナログ信号が入力される。
る。テスト用信号TESTが“0"のとき、インバータ15の出
力値は“1"になりスイッチ17は導通状態となりサンプル
・アンド・ホールド回路101へはアナログ入力端子Ainか
らのアナログ信号が入力される。
次にテスト用信号TESTが“1"のとき、インバータ15の
出力値は“0"でスイッチ16が導通状態となり、サンプル
・アンド・ホールド回路101へはDACよりのアナログ信号
Aoutが入力される。
出力値は“0"でスイッチ16が導通状態となり、サンプル
・アンド・ホールド回路101へはDACよりのアナログ信号
Aoutが入力される。
その他の動作は第１の実施例と同じであるが、第１の
実施例では試験時と、通常動作時に別のサンプル・アン
ド・ホールド回路を使っていたのに対し、第２の実施例
ではサンプル・アンド・ホールド回路を試験時と通常動
作時に同じものを使用しているので、サンプル・アンド
・ホールド回路の試験も行えるという長所がある。
実施例では試験時と、通常動作時に別のサンプル・アン
ド・ホールド回路を使っていたのに対し、第２の実施例
ではサンプル・アンド・ホールド回路を試験時と通常動
作時に同じものを使用しているので、サンプル・アンド
・ホールド回路の試験も行えるという長所がある。
以上説明したように本発明は、シングルチップ・マイ
クロコンピュータ内のCPUに負荷を与えることなく内蔵
されたADCのセルフテストを行うことにより、装置に組
み込まれた後のシングチップ・マイクロコンピュータに
内蔵されたADCの試験を容易にし、シンルグチップ・マ
イクロコンピュータの信頼性を高めることができる効果
がある。
クロコンピュータ内のCPUに負荷を与えることなく内蔵
されたADCのセルフテストを行うことにより、装置に組
み込まれた後のシングチップ・マイクロコンピュータに
内蔵されたADCの試験を容易にし、シンルグチップ・マ
イクロコンピュータの信頼性を高めることができる効果
がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来のADC内蔵のシングルチップ・マイクロコンピュー
タを示すブロック図である。 １……シングルチップ・マイクロコンピュータ、２……
DAC、２……制御部、４……立ち下がり検出器、５……
フリップフロップ、６……カウンタ、７……比較器、８
……マルチプレクサ、９……アナログコンパレータ、10
……制御部３よりのディジタル出力、11……カウンタ６
よりのディジタル出力、12……マルチプレクサ８のディ
ジタル出力、13……ANDゲート、14……ORゲート、15…
…インバータ、16,17……MOSFETによるスイッチ、18…
…ADCの変換結果、101,102……サンプル・アンド・ホー
ルド回路。
図は本発明の第２の実施例を示すブロック図、第３図は
従来のADC内蔵のシングルチップ・マイクロコンピュー
タを示すブロック図である。 １……シングルチップ・マイクロコンピュータ、２……
DAC、２……制御部、４……立ち下がり検出器、５……
フリップフロップ、６……カウンタ、７……比較器、８
……マルチプレクサ、９……アナログコンパレータ、10
……制御部３よりのディジタル出力、11……カウンタ６
よりのディジタル出力、12……マルチプレクサ８のディ
ジタル出力、13……ANDゲート、14……ORゲート、15…
…インバータ、16,17……MOSFETによるスイッチ、18…
…ADCの変換結果、101,102……サンプル・アンド・ホー
ルド回路。
Claims (1)
- 【請求項１】テストモード時にテスト信号を発生させる
手段と、アナログ・ディジタル変換器と、前記アナログ
・ディジタル変換器から出力される変換終了信号の発生
回数を計数するカウンタと、前記アナログ・ディジタル
変換器の変換結果値と前記カウンタの計数値を比較して
不一致の場合に不一致信号を発生する比較器と、ディジ
タル・アナログ変換器と、前記アナログ・ディジタル変
換器のディジタル出力値と前記カウンタの計数値のいず
れかを前記テスト信号及び前記アナログ・ディジタル変
換器から出力される制御信号に応じて前記ディジタル・
アナログ変換器に選択して出力する手段と、前記テスト
信号に応じてアナログ入力端からの入力値と前記ディジ
タル・アナログ変換器のアナログ出力値のいずれを出力
値とするかを選択する選択手段と、前記選択手段の出力
値と前記ディジタル・アナログ変換器の出力値を比較し
てその結果を前記アナログ・ディジタル変換器に出力す
るアナログ・コンパレータとを有することを特徴とする
シングルチップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209896A JP2995817B2 (ja) | 1990-08-08 | 1990-08-08 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209896A JP2995817B2 (ja) | 1990-08-08 | 1990-08-08 | シングルチップ・マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496144A JPH0496144A (ja) | 1992-03-27 |
| JP2995817B2 true JP2995817B2 (ja) | 1999-12-27 |
Family
ID=16580440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2209896A Expired - Lifetime JP2995817B2 (ja) | 1990-08-08 | 1990-08-08 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2995817B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3085759A1 (fr) * | 2018-09-12 | 2020-03-13 | Stmicroelectronics (Grenoble 2) Sas | Puce electronique a entrees/sorties analogiques comprenant des moyens d'auto-diagnostic |
-
1990
- 1990-08-08 JP JP2209896A patent/JP2995817B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496144A (ja) | 1992-03-27 |
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