JPS58107949A

JPS58107949A - アナログ出力回路

Info

Publication number: JPS58107949A
Application number: JP56207602A
Authority: JP
Inventors: Shintaro Yamamoto; 山本　新太郎
Original assignee: Chino Works Ltd
Current assignee: Chino Corp
Priority date: 1981-12-21
Filing date: 1981-12-21
Publication date: 1983-06-27
Also published as: JPS6156810B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１ン発明の技術分野（１）この発明は２時系列的な複数のデータ信号をサンプルホ
ールドして出力するアナログ出力回路に関するものであ
る。

（２）従来技術中央処理装置よシの時系列的な複数のデータ信号を切換
えてサンプルホールドして出力する場合。

中央処理装置が故障等で誤動作を起こすと、正しいサン
プルホールド信号が得られない不都合がある。

（３）発明の目的この発明の目的は２以上の点に鑑み、中央処理装置の誤
動作を検知するようにしたアナログ出力回路を提供する
ことである（４）発明の実施例第１図は、この発明の一実施例を示す構成説明図である
。

図において、１は９時系列的な複数のデータ信うな中央
処理装置、２１は中央処理装置１のデータ（２）信号を一時保持しクロック信号によ多出力する第１のレ
ジスタ、３は第１のレジスタ２１の出力をアナログ信号
に変換するＤ−Ａ変換器、４はＤ−Ａ変換器３のアナロ
グ出力を順次切換選択して取シ出す例えばＦ’ＥＴのよ
うな半導体のアナログのスイッチ４１　、４２　、・・
・よシなる切換回路、５１，５２．・・・は切換回路４
の各スイッチ４１．４２・・・によ）取シ出された出力
をサンプルホールドする抵抗ｒ１．ｒ２．・・・。

コンデンサＣＩ、Ｃ２，・・・よシなる時定数回路およ
び増幅器ＡＩ、Ａ２．・・・を含むサンプルホールド回
路、６１゜６２、・・・はサンプルホールド回路５１　
、５２　、・・・の出力を取り出す出力端子である。

また、２２は、中央処理装置１の箇所選択信号を一時保
持しクロック信号により出力する第２のレジスタ、７は
複数のオア回路よりなシ切換回路４のいずれかのスイッ
チ４１　、４２　、・・・を駆動するゲート回路、８は
中央処理装置１のクロック信号の有無を検出し、クロッ
ク信号が来なくなったとき第１のレジスタ２１の内容を
リセットするとともにゲート回路７の全箇所をハイレベ
ルとする検知回路（３）である。なお検知回路８は９例えば、クロ、り信号を反
転するインバータＩ、このインバータＩの出力が抵抗Ｒ
３を介してベースＢに供給されるトランジスタＴｒ等の
スイッチ手段、トランジスタＴｒのれ、コンデンサＣ′
の出力が第１のレジスタ２１．ゲート回路７に供給され
るよう構成されている。なお、　Ｒ１＞Ｒ２とされてコ
ンデンサＣ′の充電は遅く。

放電は速いものとされている。

次に動作を説明する。

中央処理装置１は、所定の周期で各チャンネルに対応し
たデータ信号および箇所選択信号を発生される。このデ
ータ信号がどの箇所から出力するかを決める箇所選択信
号も第２のレジスタ２２．ゲート回路７を経て切換回路
４の各スイッチ４１，４２゜・・・を順次所定の時間ず
つオンとなるよう働き、各サンプルホールド回路５１　
、５２　、・・・にＤ−Ａ変換器（４）３の出力信号が取シ込まれ、出力端子６１　、６２　、
・・・よ多出力される。そして、こうした動作は順次く
り返えされ、チャンネル毎に連続的なアナログ出力が得
られることになる。

他方、検知回路８は、第２図（ａ）前半のクロック信号
が中央処理装置１より来る毎にトランジスタＴｒはオン
してコンデンサＣ′に充電された電荷を放電し９次のク
ロック信号が来るまで充電を続ける。

再び次のクロック信号によシコンデンサＣ′の電荷は放
電される（第２図（ｂ）参照）。このように中央処理装
置１が正常に動作しておシ、クロック信号が所定の周期
で到来しているとコンデンサＣ′の電荷はいつも低レベ
ルとされている。

ところで、中央処理装置１が故障等で異常状態となると
第２図（ａ）の後半のようにクロック信号は検知回路８
に来なくなる。するとコンデンサ（、に充電された電荷
は放電されることがなく、第２図Ｇ）の後半のように、
ついには所定のレベルＥｃを越えてしまう。このため、
このレベルＥｃ以上の出力により、はじめて第１のレジ
スタ２１はリセットされてゼロ出力をＤ−Ａ変換器３に
供給し、又、このレベルＥｃ以上の出力はゲート回路７
のすべてのオア回路に供給され全箇所のゲートがハイレ
ベルとされる。従って、切換回路４の全スイッチ４１゜
４２、・・・にはゼロ出力が供給され、しかも全スイッ
チ４１　、４２　、・・・がオンとされ、全サンプルホ
ールド回路５１　、５２　、・・・の内容は０となシ、
ゼロ出力が出力端子６１　、６２　、・・・よシ取り出
されることになる。

なお、第２図Φ）は第２図（ａ）に対して拡大された図
となっている。

（５）発明の要約以上述べたように、この発明は、クロック信号の有無を
検知回路で検出し、データ信号用のレジスタをリセット
するとともに箇所選択信号用のゲート回路の全箇所をハ
イレベルとし、中央処理装置の異常に対応したアナログ
出力回路である。

（６）発明の効果従って、きわめて簡単な構成にて、中央処理装置の異常
を検知することができ、全アナログ出力をゼロとするこ
とができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す構成説明図、第２
図は動作説明用波形図である。１・・・中央処理装置、２１．２２・・・レジスタ、３
・・・Ｄ−Ａ変換器、４・・・切換回路、　　４１．４
２・・・スイッチ。５１　、５２・・・サンプルホールド回路、７・・・ゲ
ート回路。８・・・検知回路特許出願人　株式会社　千野製作所

Claims

【特許請求の範囲】１、　複数のデータ信号、箇所選択信号、およびこれら
の信号を送出するためのクロック信号を発生する中央処
理装置と、この中央処理装置のデータ信号を一時保持す
るレジスタと、このレジスタの出力をアナログ信号に変
換するＤ−Ａ変換器と。このＤ−Ａ変換器の出力を切換える複数のスイッチよシ
なる切換回路と、この切換回路の出力をサンプルホール
ドする複数のサンプルホールド回路と、前記中央処理装
置の箇所選択信号が供給され前記切換回路のいずれかの
スイッチを駆動するゲート回路と、前記中央処理装置の
クロック信号が来なくなったときに出力信号を発生して
前記レジスタをリセットするとともにゲート回路の全箇
所をハイレベルとする検知回路とを備えたことを特徴と
するアナログ出力回路。