JP2557106Y2

JP2557106Y2 - 二重化制御装置

Info

Publication number: JP2557106Y2
Application number: JP1987173177U
Authority: JP
Inventors: 徹平野
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 1987-11-12
Filing date: 1987-11-12
Publication date: 1997-12-08
Anticipated expiration: 2002-11-12
Also published as: JPH0179102U

Description

【考案の詳細な説明】（イ）産業上の利用分野この考案は、各制御装置が非同期で演算を実行する二
重化制御装置の改良に関する。（ロ）従来の技術一般に、プラント制御等において、システムの安定動
作を確保するために非同期ではあるが、同一演算処理を
実行する第１と第２の制御装置を並設し、同一の入力信
号を加えて、制御動作を行う、いわゆる二重化制御装置
が採用されることがある。（ハ）考案が解決しようとする問題点上記従来の二重化制御装置は、第１と第２の制御装置
が非同期であるため、同一の入力信号をサンプリングし
て取込むタイミングが相違する。そのため、例えば第２
図に示すように、入力信号として、インパルスノイズＮ
がたまたま入力されたタイミングが、第２の制御装置の
サンプリングタイムt_b2であると、第２の制御装置は、
これを入力信号として取込む。しかし、第１の制御装置
のサンプリングタイムがt_a1、t_a2ならば、インパルスノ
イズＮの入力タイミングと外れているので、第１の制御
装置は、これを取込まない。また、制御装置内に微分要
素が組込まれた場合やエマジエンシー動作などで入力の
急変があった場合、それらの信号による演算結果のデジ
タル信号出力は、やはり信号検出タイミングで変わる場
合がある。このように、一方と他方の制御装置の出力が
相違すると、つまり一方の制御装置のデジタル信号が誤
動作すると、常用／穴長待機系において、両制御装置の
二重化された出力も誤動作するという問題がある。この考案は、上記問題点に着目してなされたもので、
一方の制御装置が正常に動作しているのに、他方の制御
装置がサンプリング時点の差異のため、１サンプリング
周期誤動作した場合でも、正常な出力が導出される二重
化制御装置を提供することを目的としている。（ニ）問題点を解決するための手段及び作用この考案の二重化制御装置は、同一の入力信号を、互
いに非同期の個別のサンプリングタイムで取込み、同一
の演算処理を行い、前記入力信号や演算処理後の信号が
所定の範囲を越えたときに、デジタル出力処理部よりデ
ジタル信号を出力する第１と第２の制御装置を備える二
重化制御装置において、前記第１と前記第２の制御装置
のデジタル出力処理部の出力に、前記サンプリングタイ
ムの周期よりもやや長い遅延時間を持つ積分型遅延回路
をそれぞれ設け、これら積分型遅延回路の出力を論理回
路を通して、前記第１、第２の制御装置の動作状態を表
すそれぞれの信号を導出するようにしている。この二重化制御装置において、今例えば、第２図に示
す雑音Ｎが入力された場合、第２の制御装置がt_b2のタ
イミングで、これを取込み、デジタル出力処理部より、
出力信号“1"を出しても、この出力信号は積分型遅延回
路で遅延を受け、そのタイミングには積分型遅延回路か
ら“1"に相当する信号が出力されない。そして、第２の
制御装置の次のサンプリングタイム（t_b3）に正常な入
力信号が入力されると、この正常な入力信号のため、サ
ンプリング周期より、やや長い遅延時間を持つ、積分型
遅延回路の入力が、前回のサンプリングタイム（t_b2）
の雑音Ｎによる第２の制御装置の出力信号の“1"が“0"
に変わり、このサンプリングタイムにおいても、第２の
制御装置の出力に接続される積分型遅延回路は、雑音Ｎ
による“1"に相当する出力信号を出さない。このように
して、一方の制御装置が突発的な信号により誤動作して
も、二重化制御装置としては誤動作しない。（ホ）実施例以下実施例により、この考案をさらに詳細に説明す
る。第１図（Ａ）、第１図（Ｂ）は、この考案の一実施例
を示す二重化制御装置のブロック図である。この二重化
制御装置は、制御装置10と、制御装置20と、二重化出力
回路30とから構成されている。制御装置10は、入力信号をサンプリングして取込むア
ナログ入力処理部１、上下限突変検出モニタ２、微分演
算要素３、上下限突変検出モニタ４、ロジッグ演算部
５、デジタル出力処理部６及びアナログ出力処理部７と
から構成されている。制御装置20も、制御装置10と、全
く同様の構成要素を備えている。二重化出力回路30は、抵抗ＲとコンデンサＣとからな
る積分型遅延回路11、12を備え、積分型遅延回路11に
は、制御装置10のデジタル出力D_0Aが入力され、積分型
遅延回路12には、制御装置20のデジタル出力D_0Bが入力
されるようになっている。デジタル出力D_0Aは、制御装
置10の上下限突変モニタ２、４で信号の値が所定の上限
下限レベルを越えるような異常値を検出した場合にはそ
の出力値がハイ信号（“1"）になり、そうでない場合に
は正常であるものとして、ロー信号（“0"）が出力され
るようになっており、デジタル出力D_0Bは、制御装置20
の上下限突変モニタ２、４で信号の値が所定の上限下限
レベルを越えるような異常値を検出した場合にはその出
力値がハイ信号（“1"）になり、そうでない場合には正
常であるものとして、ロー信号（“0"）が出力されるよ
うになっている。積分型遅延回路11の出力は、インバー
タ13とオアゲート14の入力端に接続され、また積分型遅
延回路12の出力が、オアゲート14とインバータ15の入力
端に接続されている。さらに、インバータ13、15の出力
は、アンドゲート16に入力されるようになっている。積
分型遅延回路11、12の遅延時間T_dは、制御装置10、20の
サンプリング周期t_sより、若干大きく設定されている。この実施例二重化制御装置において、制御装置10のサ
ンプリングタイムを、第２図に示すt_a1、t_a2、…とし、
制御装置20のサンプリングタイムを第２図に示すt_b1、t
_b2、…とし、両者のサンプリングタイムがずれていると
する。先ず、t_b1で、制御装置20がデータの取込みを行いt_a1
で制御装置10がデータの取込みを行うが、第２図の例で
は、このタイミングでは、異常信号が入力されていず、
従って、第３図に示すように制御装置10、20のデジタル
出力処理部６の出力D_0A、D_0Bはロー（“0"）であり、し
たがって積分型遅延回路11、12の出力はいずれもロー
（“0"）であり、オアゲート14の出力D₀₁はロー
（“0"）（第３図参照）であり、アンドゲート16の出力
はハイ（“1"）（第３図参照）となる。今、もし第２図に示すようにt_b2のタイミングで雑音
Ｎが入ると、たまたまt_b2がサンプリングタイムである
制御装置20のアナログ入力処理部１を通して取込まれ、
上下限突変モニタ検出回路２でこれが検出され、ロジッ
ク演算部５を通して、デジタル出力処理部６より、デジ
タル出力D_0B“1"が出力される（第２図、第３図参
照）。この出力D_0B“1"は制御装置20の誤動作出力であ
る。この出力信号D_0Bは、積分型遅延回路12に入力さ
れ、遅延を受けるためt_b2のタイミングでは、積分型遅
延回路12の出力はロー（“0"）であり、したがって、オ
アゲート14の出力D₀₁は、ロー（“0"）、アンドゲート1
6の出力D₀₂はハイ（“1"）（第３図参照）であり、二重
化装置としては正常動作する。次に、t_b3のタイミングに至ると、雑音Ｎが消滅して
おり、制御装置20のデジタル出力処理部６は出力D_0Bが
ロー（“0"）となる。積分型遅延回路12は遅延時間T_dに
よりサンプリングタイムt_b2におけるハイ（“1"）信号
入力D_0Bによる出力がハイ信号（“1"）出力になるまで
に、ロー（“0"）信号が入力され、積分型遅延回路12の
出力は、ロー（“0"）となり、やはりオアゲート14の出
力D₀₁は、ロー（“0"）、アンドゲート16の出力D₀₂はハ
イ（“1"）（第３図参照）であり、二重化装置として、
正常動作する。また、雑音Ｎのような場合であると、デ
ジタル出力D_0Bが連続的に“1"になるのではなく、１回
程度であるので、この信号によって積分型遅延回路12の
コンデンサＣに充電される電圧のレベルは、通常のロジ
ック素子が持っているハイ信号（“1"）を認識する閾値
のレベルに達せず、積分型遅延回路12から遅延された信
号が出力されてもオアゲート14の入力は“0"となり、D
_0Aは“0"であるので、オアゲート14の出力D₀₁は“0"、
アンドゲート16の出力D₀₂は“1"となり、正常動作を確
保できる。そして、積分型遅延回路12のコンデンサＣに
蓄積された電荷は放電される。一方、制御装置へのアナログ入力が異常値になったよ
うな場合には、上下限突変検出モニタにより、この異常
値が検出され、デジタル出力D_0B“1"が検出される。し
かし、この出力は、上記の誤動作出力と異なり、異常値
が継続的に検出されるので、最初は積分型遅延回路12で
遅延されても、その後は各サンプリングタイムで連続的
に“1"が検出されるので、オアゲート14の入力は“1"と
なり、オアゲート14の出力D₀₁は制御装置10からの出力
が正常値のD_0A“0"であっても、“1"となる。また、D_0A“0"、D_0B“1"であるから、アンドゲート16
の出力D₀₂は、“0"となって異常信号を検出することが
できる。（ヘ）考案の効果この考案によれば、各制御装置のデジタル出力処理部
の出力に、サンプリング周期よりやや長い遅延時間を待
つ積分型遅延回路を設けているので、いずれかの制御装
置がスパイク的な雑音を入力信号として受け、誤動作
し、デジタル出力を出す場合でも、この出力信号を積分
型遅延回路で吸収するので、二重化装置としては、一方
の制御装置の誤動作の影響を受けず、正常動作を確保で
きる。

【図面の簡単な説明】第１図（Ａ）、第１図（Ｂ）は、この考案の一実施例を
示す二重化制御装置のブロック図、第２図は、同二重化
制御装置の入力信号とサンプリングタイムの関係を説明
するための波形図、第３図は、同二重化制御装置の制御
装置の出力と二重化回路の出力との関係を説明するため
の図である。 10・20:制御装置、30:二重化回路、11・12:積分型遅延
回路。

Claims

(57)【実用新案登録請求の範囲】１．同一の入力信号を、互いに非同期の個別のサンプリ
ングタイムで取込み、同一の演算処理を行い、前記入力
信号や演算処理後の信号が所定の範囲を越えたときに、
デジタル出力処理部よりデジタル信号を出力する第１と
第２の制御装置を備える二重化制御装置において、前記第１と前記第２の制御装置のデジタル出力処理部の
出力に、前記サンプリングタイムの周期よりもやや長い
遅延時間を持つ積分型遅延回路をそれぞれ設け、これら
積分型遅延回路の出力を論理回路を通して、前記第１、
第２の制御装置の動作状態を表すそれぞれの信号を導出
するようにした二重化制御装置。