KR100489144B1 - 아날로그-디지탈컨버터테스트방법및집적회로 - Google Patents

Abstract

단지 최하위 비트의 값, 또는 약간의 하위 비트의 값만이 집적 회로내의 아날로그-디지탈 컨버터를 테스트하기 위해 사용된다. 미적분 비선형성과 관련한 정보는 상기 하위 비트의 값들로부터 결정될 수 있다. 또한, 아날로그-디지탈 컨버터의 기능성은 최하위 비트의 변화들의 수를 카운트하고 이 수를 다른 비트들로 형성된 값과 비교함으로써 테스트된다.

Description

아날로그-디지탈 컨버터 테스트 방법 및 집적 회로

본 발명은 집적 회로내의 아날로그-디지탈 컨버터를 테스트하는 방법에 관한 것이다. 본 발명은 또한 테스트 신호를 수신하기 위한 입력과 상기 테스트 신호로부터 변환된 코드워드를 함께 구성하는 복수의 비트를 공급하기 위한 출력들을 포함하는 아날로그-디지탈 컨버터를 갖는 집적회로에 관한 것이다.

유럽 특허 출원 EP0447117은 빌트-인-셀프-테스트(BIST) 회로를 포함하는 아날로그-디지탈 컨버터(ADC)를 갖는 집적회로를 개시한다. 상기 BIST 회로는 단조성(monotonicity)를 체크하기 위한 것으로, 또한 전형적으로, 상(state) 기계가 상기 출력을 모니터하는 동안, 계단형 전압을 상기 ADC 입력에 인가하여 모든 가능한 코드들이 존재하는지를 체크하기 위한 것이다. 상기 상 기계는 상기 출력이 변할 때마다 상기 출력이 오직 하나의 최하위 비트 만큼 증가하는 것을 보증하도록 체크할 수 있다. 상기 테스트의 마지막에 모든 가능한 코드들을 얻도록 보증하도록 카운터가 체크될 수 있다. 상기 BIST 회로는 칩이 패키지된 후 패키지 터미널을 통해, 상기 모니터된 결과를 액티베이트하여 바운더리 스캔 테스팅을 허용한다.

테스트 신호로부터 코드워드를 변환하는 유형의 방법은 책 "Integrated analog-to-digital and digital-to-analog converters", Rudy van de Plassche, Kluwer Academic Publishers. Boston/Dordrecht/London, ISBN 0-7923-9436-4에 공지되어 있다. 상기 인용된 책의 87-88페이지에는 아날로그-디지탈 컨버터를 포함하는 집적 회로의 테스트 방법이 기술되어 있다. 상기 방법에 따르면, 테스터는 아날로그 테스트 신호를 아날로그-디지탈 컨버터의 입력에 인가하고, 컨버터의 출력들로부터, 컨버터의 품질을 평가하기 위해 컨버터에 의해 테스트 신호로부터 형성된 코드워드를 수신한다. 아날로그-디지탈 컨버터에 의해 변환된 코드워드는 매우 정확한 디지탈-아날로그 컨버터에 의해 아날로그 결과 신호로 변환된다. 원래의(original) 아날로그 테스트 신호와 상기 아날로그 결과 신호의 비교는 소위 컨버터의 미적분 비선형성의 특성을 제공한다.

원래 아날로그 신호들 상에서 소정의 디지탈 동작을 실행하는 집적 회로들은 관련 아날로그 신호들을 디지탈 신호들로 변환시키는 1개 또는 그 이상의 아날로그-디지탈 컨버터들을 종종 포함한다. 아날로그-디지탈 컨버터의 이러한 애플리케이션에 있어서, 디지탈 코드워드들은 출력되지 않고 상기 회로 내에서 처리된다. 그러나, 공지된 방법이 이와 같은 회로에서 아날로그-디지탈 컨버터를 테스트하는데 적용되면, 상기 디지탈 코드워드가 검사를 위해 상기 회로에 공급되어야만 한다. 이는 오직 이러한 테스트만을 위한 다수의 부가적 외부 핀들을 필요로 한다는 결점을 갖는다. 이 결점을 완화하는 한 방법은, 원하는 대로, 기능 모드에서의 기능 신호 공급 및/또는 테스트 모드에서의 상기 코드워드 공급을 통해 각 외부 핀들에 각각의 멀티플렉서를 제공하는 것이다. 그러나, 이는 추가적인 제어 논리부가 필요한 결점을 갖는다. 또한, 아날로그-디지탈 컨버터들을 포함하는 집적 회로들은 몇몇 모든 아날로그-디지탈 컨버터들의 코드워드들을 테스트 모드에서 동시에 출력하기에 충분한 외부 핀을 갖지 않는다. 상기 컨버터들은 그후 연속하여 테스트되어야 한다. 이는 긴 테스트 시간과 고가의 테스트 장비의 연장된 사용을 의미한다.

도 1은 아날로그-디지탈 컨버터의 입력 신호 및 연관된 이상적인 응답을 도시하는 도면.

도 2는 아날로그-디지탈 컨버터의 입력 신호 및 연관된 실제 응답 및 최하위 비트의 변화를 도시하는 도면.

도 3은 아날로그-디지탈 컨버터의 샘플링의 원리를 도시하는 도면.

도 4는 본 발명에 따라 아날로그-디지탈 컨버터를 테스트하는 방법을 도시하는 도면.

도 5는 본 발명에 따라 테스트하기 위해 배치된 집적 회로의 일부분들을 도시하는 도면.

도 6은 본 발명에 따른 집적 회로의 다른 실시예를 도시하는 도면.

도 7은 최하위 비트의 저역 필터의 실시예를 도시하는 도면.

도 8은 본 발명에 따른 아날로그-디지탈 컨버터를 테스트하는 다른 방법을 도시하는 도면.

본 발명의 목적은 상기한 방법을 개선하기 위한 것이다. 본 발명의 또 다른 목적은 공지된 집적 회로보다 용이하게 테스트될 수 있는 유형의 집적회로를 제공하는 것이다. 본 발명은 독립항들에 의해 정의된다. 종속항들은 유리한 실시예들을 정의한다. 본 발명은 아날로그-디지탈 컨버터의 비선형성의 특징이 전체 코드워드 대신에 상기 코드워드의 하위 비트들의 단지 한 개 또는 약간을 검사함으로써 이루어질 수 있다는 사실의 인식에 기초한다. 그래서, 상기 집적 회로에서 상기 코드워드의 모든 비트들을 외부 핀들을 통해 공급하는 것이 더 이상 필요하지 않다.

본 발명에 따른 한 버전에 있어서, 발생 수의 결정은 코드워드마다 다음의 단계들, 즉,

관련 코드워드의 하위 비트들의 수와 관련 코드워드에 대응하는 테스트 신호의 값에 기초하여 관련 코드워드를 재구성하는 단계와,

관련 코드워드의 발생을 기록하는 단계를 포함한다.

상기 테스트 신호, 예를 들면 톱니형 신호에 대해 예상될 변화들에 관한 지식을 사용하면, 다음 코드워드가 하위 비트들의 값의 변화로부터 재구성될 수 있다. 따라서, 예를 들면 코드워드들의 발생의 막대 그래프가 형성될 수 있고 테스트 신호에 기초하여 예상된 막대 그래프와 비교될 수 있다. 따라서 상기 막대 그래프는 코드워드들의 단지 약간의 비트들에 기초하여 형성될 수 있다.

본 발명에 따른 다른 버전에 있어서, 상기 발생 수는 나머지 비트들은 제외한, 상기 코드워드의 최하위 비트에 기초하여 결정된다. 테스트 신호의 주파수가 아날로그-디지탈 컨버터의 샘플링 주파수와 비교하여 낮은 경우, 각 코드워드는 이러한 테스트 신호의 존재시 적어도 한번 샘플링된다, 배타적으로 최하위 비트 값들의 변화들은 코드워드들을 재구성하기에 충분하다. 이 경우, 오직 하나의 비트만이 테스트를 위해 집적 회로로부터 공급될 필요가 있다.

본 발명에 따른 방법의 버전에 있어서, 테스트 신호는 서로 동일한 값을 갖는 코드워드의 서브시리즈(sub-series)를 출력들 상에 형성하기 위해 시간상 선형적으로 변하는 전압을 포함하고, 상기 일련의 발생 수는 최하위 비트 값에 기초하여 서브시리즈에서 코드워드들의 수를 결정함으로써 결정된다. 대응 값을 갖는 코드워드들의 발생 수는 최하위 비트 값의 변화들에 기초하여 서브시리즈에서 코드워드들의 수에 따라 결정된다. 컨버터의 비선형성은 상기한 것에 기초하여 특성화될 수 있다.

본 발명에 따른 방법의 버전에 있어서, 상기 아날로그-디지탈 컨버터는 클록 신호의 제어 하에서 상기 테스트 신호의 샘플들을 취하고 상기 샘플을 코드워드로 변환시키며, 서브시리즈에서 코드워드들의 수는, 상기 최하위 비트 값의 변화에 의해 리셋(reset)되고 상기 최하위 비트 값의 다음 변화 때까지 경과하는 상기 클록 신호의 주기들의 수를 카운트하는 카운터에 의해 결정된다. 상기 아날로그-디지탈 컨버터는 클록 신호의 주기마다 제공된 아날로그 신호로부터 출력 중에 1개의 코드워드를 형성한다. 그러므로, 클록 신호의 주기들의 수를 카운트하는 카운터를 사용하는 것은 서브시리즈에서 코드워드들의 수를 결정하는 간단한 방법이다.

본 발명에 따른 방법의 다른 버전에 있어서, 상기 테스트 신호는 서로 동일한 다른 값의 코드워드들의 다른 서브시리즈를 형성하기 위해 상기 입력에 제공되고, 상기 방법은,

다른 서브시리즈에서 코드워드들의 수를 결정하는 단계와,

이렇게 결정된 코드워드들의 수에 기초하여 상기 아날로그-디지탈 컨버터의 적분 비선형성을 더 특성화하는 단계를 더 포함한다.

따라서 테스트 신호의 제공은 상이한 서브시리즈의 코드워드들을 산출하고, 각각의 서브시리즈는 서로 각각 동일한 값들을 갖는 코드워드들을 포함한다. 적분 비선형성은 상기 상이한 서브시리즈의 코드워드들의 수의 결정에 의해 더 특성화되어질 수 있다.

본 발명에 따른 방법의 버전에 있어서, 다른 카운터는 상기 테스트 신호의 제공으로 인해 상기 최하위 비트의 값의 변화와 원래의 값으로의 복귀를 포함하는 사이클들을 카운트하고, 이러한 카운트는, 상기 아날로그-디지탈 컨버터의 정확한 동작을 검출하기 위해 상기 아날로그-디지탈 컨버터의 출력들 상에서 상기 코드워드의 나머지 비트들에 의해 형성된 다른 코드워드와 비교된다. 다른 카운터에 의한 최하위 비트의 값의 변화들의 수의 카운팅 및 원래의 값으로의 복귀 때문에, 다른 비트에 의해 형성되는 다른 코드워드에 대응한 그 내용은 테스트 신호에 따라 예정된 코드워드의, 최하위 비트를 뺀 모든 비트들인 나머지 비트들에 의해 형성되는 다른 코드워드에 대응한다. 내용의 변화에 기초하여, 다른 카운터의 내용을 사실상 상기 컨버터에 의해 형성된 다른 코드워드의 다른 비트와 비교함으로써, 상기 컨버터가 코드워드를 정확히 재생하는지가 점검된다. 이는 컨버터의 원하는 기능성의 다른 테스트를 구성한다.

본 발명에 따른 집적 회로에서, 아날로그-디지탈 컨버터의 테스트를 위한 회로의 핀들의 이용은 외부 핀들로의 컨버터의 제한된 수의 출력들만을 결합함으로써 감소된다. 그후 컨버터는 상기한 방법으로 테스트될 수 있다. 본 발명에 따른 집적 회로의 소정의 실시예에서 최하위 비트를 전달하기 위해 배열되는 출력은 외부 핀에 결합된다. 본 발명의 사용은 복수의 아날로그-디지탈 컨버터들을 포함하는 집적 회로의 경우에 사실상 두드러진 이점을 제공한다. 제한된 수의 부가적인 핀들이 요구되기 때문에, 그후 아날로그-디지탈 컨버터들은 병렬로, 즉 동시에 테스트될 수 있다. 따라서 테스트 시간이 실질적으로 감소되며, 테스트 장비의 사용 기간 및 비용이 사실상 절약된다.

본 발명에 따른 실시예의 집적 회로는 테스트 신호의 제공으로 인한 코드워드의 최하위 비트의 값의 변화 및 원래의 값으로의 복귀를 포함하는 사이클들을 카운트하기 위해 배열되는 카운터를 포함하고, 또한 상기 집적 회로는 카운터의 내용을 아날로그-디지탈 컨버터의 다른 출력에서 형성된 다른 코드워드와 비교하기 위한 비교 회로를 포함한다. 최하위 비트의 값의 변화와 원래의 값으로의 복귀를 카운트하는 카운터가 집적 회로에 제공되는 경우, 컨버터가 원하는 코드워드들을 발생할 수 있는지의 여부를 간단히 점검할 수 있다. 이와 같은 카운터의 내용들은 컨버터의 다른 출력들에서의 순간 비트들에 의해 형성된 코드워드에 대응하여야 하는 코드워드를 구성한다. 그 후, 컨버터의 정확한 또는 부정확한 동작은 내용들과 코드워드의 단순 비교를 통해 표시된다.

본 발명에 따른 집적 회로의 실시예에서, 최하위 비트를 필터링하기 위한 저역 필터는 최하위 비트를 출력하기 위해 배열되는 아날로그-디지탈 컨버터의 출력과 각각의 외부 핀 사이의 연결부에 접속되어 있다. 저역 필터의 사용은 만약 최하위 비트로부터 지터가 있는 경우, 이를 제거한다. 이와 같은 지터는 테스트 신호의 잡음과 컨버터의 양자화 효과들에 기인될 수 있으며 테스트 측정들을 부정확하게 할 수 있다.

본 발명에 따른 실시예의 집적 회로는, 테스트 신호를 수신하기 위한 입력과 테스트 신호로부터 변환된 코드워드를 함께 구성하는 복수의 비트들을 공급하기 위한 출력들을 갖는 아날로그-디지탈 컨버터를 포함하며, 상기 아날로그-디지탈 컨버터는 클록 신호의 제어 하에서 테스트 신호의 샘플들을 취하기 위해 배열되고, 최하위 비트의 값의 변화간의 클록 신호의 복수의 주기들을 카운트하기 위한 제1 카운터를 포함하는 것을 특징으로 한다. 코드워드 마다의, 즉 시간상 선형적으로 변하는 전압을 테스트 신호에 제공함에 의해 최하위 비트의 연속적인 변화들 사이의 샘플들의 수는 간단히 결정될 수 있다. 이는 아날로그-디지탈 컨버터의 비선형성 특성을 가져온다.

본 발명에 따른 집적 회로의 실시예는 테스트 신호를 발생하는 제너레이터를 포함한다. 테스트 신호가 상기 회로 내에서 발생되는 경우, 더 이상 외부 테스트 신호를 공급할 필요가 없다. 테스트에 따라, 테스트 신호는 상이한 양상을 갖는다. 몇몇 예들은 비교적 느리게 증가하는 전압, 저주파 또는 고주파의 톱니파, 저주파 또는 고주파의 사인파이다. 이러한 관계에 있어서, 고주파는 컨버터의 샘플링 주파수 절반 범위의 주파수를 의미하는 것으로 이해되며, 저주파는 샘플링 주파수 미만의 주파수를 의미하는 것으로 이해된다. 저주파 신호에 의한 테스트는 예를 들면 컨버터의 미적분 비선형의 표시를 제공하고 컨버터가 모든 코드워드들을 발생시킬 수 있는지 여부를 제공한다. 저주파 신호를 사용하는 테스트를 위해, 최하위 비트만을 고려하는 것으로 충분하다. 또한 고주파 신호를 사용하는 테스트는 컨버터의 동적 반응과 관련한 정보를 제공한다. 그러나, 그때 약간의 하위 비트들이 고려되어야만 한다.

본 발명에 따른 상기한 실시예의 집적 회로에 있어서, 일부 다른 버전은 아날로그-디지탈 컨버터의 소위 빌트-인 셀프-테스트(BIST, built-in self-test)로 가정되었다. 그때 상기 회로의 셀프 테스트는 명령, 가능하면 외부 제어에 따라 트리거된다. 핀을 통해, 셀프 테스트의 결과는 주위에, 예를 들면 코드의 형태로 출력된다. 이와 같은 테스트는 더 이상 고가의 테스트 장비를 필요로 하지 않으며 간단한 테스트 환경을 사용하는 것으로서 충분하다. 아날로그-디지탈 컨버터를 포함하는 집적 회로내의 BIST의 사용은 미국 특허 제 5,132,685호에 공지되어 있다. 공지된 회로의 테스트 동안, 순간 코드워드와 선행하는 코드워드는 각각의 N비트 레지스터에 기억된다. N은 컨버터의 폭이며 예를 들면, 6비트들에 달한다. N-1비트 카운터는 본 발명에 따른 상기 회로에서 갱신된다. 계속해서, 아날로그-디지탈 컨버터의 비교 테스트를 실행하기 위해서, 본 발명에 따른 회로는 공지된 회로에 의해 요구된 실리콘 표면적의 절반보다 작은 것을 필요로 한다. 공지된 회로는 또한 2개의 N비트 코드워드들을 비교하는 비교 회로와, 상기 비교 회로의 4개의 상태들을 디코드하는 제어 논리부를 포함한다. 그러나 본 발명에 따른 상기 회로는 2개의 N-1 비트 코드워드들, 즉 카운터의 내용과 즉시 형성된 코드워드와, 2개의 코드워드들이 동일한지의 여부 검출만을 필요로 하는 더 간단한 제어 논리부를 포함한다. 본 발명에 따른 비교 회로는 2개의 코드워드들의 점진적인 비교를 할 수 있기 때문에 더 간단하다. 따라서, 에러의 비교 및 검출은 또한 본 발명에 따른 회로에서 더 간단하여, 공지된 회로보다 실리콘 표면적에 대하여 오버헤드(overhead) 미만을 필요로 한다.

본 발명의 이들과 다른 양태들은 이하 설명하는 실시예를 참조함으로써 분명해지고 명료해진다.

도 1은 아날로그-디지탈 컨버터의 입력 신호 및 연관된 이상적인 응답을 도시하고 있다. 입력 신호는 소정의 최소값에서 소정의 최대값까지 시간상 선형으로 증가하는 전압이며, 선(102)으로 표시된다. 아날로그-디지탈 컨버터의 출력들 상에는, 불연속 계단 모양으로 시간상 선형 증가하는 신호가 형성되고, 따라서 입력 신호를 따른다. 선(104)은 입력 신호(102)와 연관된 이상적인 출력 신호를 나타낸다. 선(104)의 각 계단은 아날로그-디지탈 컨버터의 출력에 형성되는 디지탈 코드워드를 산출한다.

도 2는 아날로그-디지탈 컨버터의 입력 신호와 연관된 실제 응답 및 최하위 비트의 변화를 도시하고 있다. 입력 신호는 같은 신호(102)이고 출력 신호는 또한 계단선(202)으로 형성된다. 아날로그-디지탈 컨버터의 불완전함으로 인해, 출력 신호는 이상적인 출력 신호(104)에서 벗어나고 테스터에 의한 신호(202)의 측정은 아날로그-디지탈 컨버터의 품질 특성을 제공한다. 204, 206, 208등의 계단들의 폭은 아날로그-디지탈 컨버터의 관련 미분 비선형성(DNL; differential non-linearity)의 측정이다. DNL을 위한 완성된 아날로그-디지탈 컨버터의 테스트는 최대 허용 가능한 편차와 관련한 소정의 기준으로 제시된다. 이러한 기준을 만족하지 않는 아날로그-디지탈 컨버터는 불합격된다. 테스트 신호로서 신호(102)를 측정된 응답으로서 신호(202)를 사용하는 테스트로부터 결정된 다른 파라미터는 소위 디지탈-아날로그 컨버터의 적분 비선형성(INL; integral non-linearity)이다. 이 변수는 출력들의 기대 변화점과 실제 변화점 사이의 차이를 나타낸다. 소정의 점에서의 INL은 또한 단계마다 관련된 점까지의 DNL의 개별 값들을 더하여 결정될 수 있다. 상기 측정은 또한 단계(000)의 폭을 측정, 즉 0보다 큰 제1 코드워드를 컨버터가 출력할 때의 전압을 결정함으로써 아날로그-디지탈 컨버터의 오프셋을 결정하기에 적합하다.

설명한 바와 같이, 예를 들면, 인용된 책 "Integrated analog-to-digital and digital-to-analog converters(집적 아날로그-디지탈 및 디지탈-아날로그 컨버터들)", Rudy van de Plassche, Kluwer Academic Publishers, Boston/Dordrecht/London, ISBN 0-7923-9436-4의 87-88쪽에서, 검사를 위한 테스트 장비에 대해 모든 코드워드를 각 시간에 인가함으로써 상기한 테스트들이 실행된다. 선(210)은 시간이 지나면서 코드워드의 최하위 비트에 의해 가정된 값을 나타낸다. 코드워드가 다음의 값을 가정하는 경우, 즉 선(202)에 따라 다음 단계로 나아가는 경우, 최하위 비트의 값은 그 즉시 변화한다. 본 발명은 신호(202)의 변화점들이 최하위 비트의 변화들을 정확히 따라갈 수 있다는 사실을 이용하고 있다. 폭(212)은 204에 대응하고 그것으로부터 DNL은 코드워드(001)에 대해 결정될 수 있고, 폭(214)은 206에 대응하고 그것으로부터 DNL은 코드워드(010)에 대해 결정될 수 있다. 따라서 DNL은 최하위 비트의 값을 배타적으로 측정하여 결정될 수 있다. 같은 이유로, 아날로그-디지탈 컨버터의 INL은 또한 최하위 비트를 배타적으로 측정하여 결정될 수 있다. 폭(218)에 따라 최하위 비트로부터 유도된 디지탈-아날로그 컨버터의 오프셋에 대해 동일하게 유지된다. 도 2는 입력 신호의 일부와 3비트 아날로그-디지탈 컨버터의 응답을 도시하고 있다. 그러나, 비트들의 수는 부적절하고, 본 발명의 아이디어는 또한 상이한 비트들의 수를 포함하는 코드워드들을 갖는 아날로그-디지탈 컨버터들의 경우에 사용될 수 있다.

도 3은 아날로그-디지탈 컨버터의 샘플링 원리를 도시하고 있다. 아날로그-디지탈 컨버터는 소정 순간에 입력 신호의 샘플을 취하고 컨버터의 출력들 상에서 샘플을 코드워드로 변환한다. 이러한 유형의 샘플은 선(302)으로 나타난다. 2개의 연속된 샘플들 사이를 경과하는 시간(Δt)은 (이와 같은 시간 간격의 예는 수(304)로 표시된다) 얼마나 자주 아날로그-디지탈 컨버터가 식 f_sample=1/Δt에 따라 입력 신호의 샘플을 취하는지를 결정한다. DNL 및 INL에 대하여 아날로그-디지탈 컨버터의 정확한 테스트를 위해서는, 코드워드마다 샘플들의 수가 충분히 커야한다. 실제의 예는 10MHz의 샘플링 주파수 f_sample를 갖는 6비트 아날로그-디지탈 컨버터의 테스트를 포함하며, 코드워드마다 64샘플들을 취하도록 테스터가 배열된다. 샘플은 테스트의 신뢰성을 과도하게 떨어뜨리지 않는 범위에서, 더 작은 수가 선택된다.

도 4는 본 발명에 따른 아날로그-디지탈 컨버터의 테스트 방법을 도시하고 있다. 아날로그-디지탈 컨버터(402)는 도 1 내지 도 3에 도시한 바와 같이 입력(404)상에 테스트 신호를 수신하고 출력(406)상에 응답을 형성한다. 출력들 중 소정의 하나는 상기 응답으로부터 소정 비트의 코드워드를 전달한다. 출력(408)은 코드워드의 최하위 비트를 전한다. 아날로그-디지탈 컨버터(402)는 클록 단자(412)상에서 클록 신호(410)를 수신한다. 클록 신호는 아날로그-디지탈 컨버터가 입력 신호의 샘플을 취하고 그것을 출력들 상의 코드워드로 변환하는 때를 결정한다. 도 2를 참조하여 설명한 바와 같이, 아날로그-디지탈 컨버터의 일부 중요한 파라미터들을 결정하기 위한 정보는 최하위 비트의 변화들로부터 유도될 수 있다. 따라서, 최하위 비트에 대응하는 각종 부분들, 예를 들면 도 2의 부분(212-216)의 폭이 결정된다. 이와 같은 부분의 폭은 얼마나 많은 샘플들이 소정의 부분으로부터 취해지는 지를 결정함으로서 결정된다. 이는 최하위 비트의 관련된 2개의 변화들 사이의 클록 신호의 기간들의 수를 카운터(414)내에서 카운트함으로써 달성된다. 이를 실현하기 위해서, 카운터(414)는 카운터의 리셋 입력(416)에 최하위 비트의 신호를 부가함으로써 리셋되며, 클록 신호(410)는 카운터 입력(418)에 인가된다. 최하위 비트값이 변화할 때마다, 카운터(414)의 내용들은 이상적인 값(420)과 비교되며, 차이(422)가 결정된다. 이 차이는 아날로그-디지탈 컨버터의 미분 비선형성(DNL)의 측정이며, 스펙(424)에 의해 허용된 최대 편차와 비교된다. 비교부(426)는 아날로그-디지탈 컨버터의 DNL과 관련하는 패스/페일 플래그(pass/fail flag)를 나타내는 신호(428)를 산출한다. 아날로그-디지탈 컨버터의 적분 비선형성(INL)을 결정하기 위해서, 상기 차이(422)는 그 동안에 패스된 코드워드에 대해 합해진다. 이 목적을 위해, 최하위 비트가 그 값을 변화시킬 때마다, 상기 차이(422)는 이전에 결정된 합(430)에 부가된다. 상기 합(430)은 이어서 스펙(4324에 의해 허용된 최대 편차와 비교된다. 비교부(434)는 아날로그-디지탈 컨버터의 INL과 관련한 패스/페일 플래그를 나타내는 신호(436)를 산출한다.

비선형성의 상기한 테스트를 추가할 때 소위 기능성 테스트가 실행될 수 있고, 그에 의해 아날로그-디지탈 컨버터가 상기 컨버터의 범위에 따라 출력(406)상에 모든 코드워드를 발생할 수 있는지의 여부가 점검된다. 이 목적을 위해, 다른 카운터(438)는 얼마나 자주 최하위 비트가 그 값의 변화 및 원래의 값으로의 복귀 사이클을 끝마치는지 카운트한다. 이 카운터(438)의 내용들은 최하위 비트를 전달하는 출력(408)을 뺀 출력들(406)상에 형성된 코드워드와 비교된다. 1비트보다 짧은 이 코드워드는 카운터(438)의 내용과 동일하여야 한다. 비교부(440)는 코드워드들의 정확한 발생과 관련한 패스/페일 플래그를 나타내는 신호(442)를 산출한다. 비교부(440)는 각 샘플에 대해 실행될 수 있지만, 그 값을 변화시킨 최하위 비트 후에 한 번 실행하는 것으로 충분하다. 이 목적을 위해, 비교부(440)는 최하위 비트의 값의 변화에 의해 트리거될 수 있다. 따라서 아날로그-디지탈 컨버터는 새로운 코드워드를 발생할 수 있다는 것이 입증된다. 최하위 비트의 사이클은 다른 비트들의 통과로 이르게되어, 사이클들의 수가 항상 상기 다른 비트들에 의해 형성된 값에 대응하도록 한다.

소정의 순간, 최하위 비트는 1개의 샘플링 간격동안, 예를 들면 잡음 때문에, 변화점 부근에서 그 값을 과도하게 변화시킬 수 있고, 원래의 값을 다시 연이어 취한다. 이와 같은 상황은, 복수의 샘플들 사이에 변화점 부근에서 전압이 존속하도록 예를 들면 작은 기울기로 도 1의 선(102)의 경우에 입력 신호의 값이 단지 느리게 변화하는 경우에 발생될 수 있다. 이와 같은 한 번의 부정확한 값은 테스트에서의 오류를 발생하고 정확하게 동작하는 아날로그-디지탈 컨버터의 과도한 거부 반응에 이르게 한다. 이 최하위 비트의 토글(toggle)의 문제는 더 사용하기 이전에 저역 필터(444)를 통해 이 비트의 신호를 통과함으로써 해결될 수 있다. 그 결과, 최하위 비트의 값의 변화는 샘플들의 수가 이 새로운 값을 갖는 경우에만 발생한다. 이와 같은 저역 필터는 도 7에 도시되어 있다. 저역 필터의 존재로 인해, 최하위 비트의 값들이 소정 지연되어 이용되게 된다. 그러나 이는 상기한 테스트를 실행하는데 문제가 있을 정도는 아니다. 저역 필터가 사용되는 경우, 비교부(440)는 같은 지연으로 실행되어야 한다. 즉 카운터(438)의 내용은 최하위 비트를 전달하는 출력(438)을 뺀 출력들(406) 상에 형성된 코드워드로서 다시 같아진다. 이는 비교부(440)를 트리거하기 위해 필터링된 최하위 비트를 변화시킴으로써 달성될 수 있다.

도 5는 본 발명에 따라 테스트하기 위해 배열된 집적 회로의 일부분들을 도시하고 있다. 집적 회로(502)는 외부 핀(504)을 통해 수신된 아날로그 신호를 디지탈 신호로 변환하는 아날로그-디지탈 컨버터(402)를 포함한다. 디지탈 신호는 처리 회로(506)에 의해 처리되고, 그 실제 기능은 본 발명과 관련이 없으므로 이하 부연하지 않는다. 아날로그-디지탈 컨버터의 출력(408)은 디지탈 신호를 형성하는 코드워드들의 최하위 비트를 매시간 운반한다. 출력(408)은 상기한 바와 같이 아날로그-디지탈 컨버터(402)를 테스트하기 위해 집적 회로로부터 최하위 비트를 공급하기 위해 외부 핀(508)에 연결된다. 출력(408)은 상기 저역 필터(444)를 통해 외부 핀(508)에 연결될 수 있지만, 거기에 반드시 연결되지는 않는다. 또한, 집적 회로는 카운터(438)와 상기한 기능성 테스트를 하기 위한 비교 회로(440)를 포함할 수 있다. 이 테스트의 결과는 외부 핀(510)을 통해 출력된다. 상기 회로는 또한 상기 회로의 테스트 모드에서 외부 핀(508, 510)을 통해 상기 테스트 신호들을 공급하고 정상 기능 모드에서 이러한 핀들을 통해 기능 신호들을 교환하기 위한 멀티플렉서들을 포함한다. 상기 회로는 또한 핀(504)을 위한, 예를 들면 상기 핀과 아날로그-디지탈 컨버터 사이의 소정의 회로에 접속하거나 또는 접속하지 않기 위한 멀티플렉서를 포함할 수 있다. 집적 회로(502)는 복수의 아날로그-디지탈 컨버터들을 포함할 수 있으며, 상기 각각의 컨버터는 아날로그 신호를 처리 회로(506)에 의해 처리하기 위한 디지탈 신호로 변환한다. 상기 컨버터들의 각각에 대해, 최하위 비트를 전달하는 출력은 다음으로 외부 핀에 연결될 수 있다.

도 6은 본 발명에 따른 다른 실시예의 집적 회로를 도시하고 있다. 집적 회로(602)는 핀(604)상의 아날로그 신호를 처리 회로(506)의 디지탈 신호로 변환하는 아날로그-디지탈 컨버터(402)를 포함한다. 그러나 본 실시예에서, 최하위 비트는 공급되지 않고 비선형성 테스트가 회로 자체 내에서 실행된다. 이 목적을 위해, 집적 회로(602)는 카운터(414)와 도 4를 참조하여 상기한 바와 같은 테스트를 실행하기 위한 회로(606)를 포함한다. 회로(606)는 도 4에 도시된 소자들(420-436)에 해당한다. 비선형성 테스트의 결과는 핀(608)을 통해 출력된다. 카운터(414)에 의해 카운트된 클록 신호(410)는 외부 클록 신호로 될 수 있거나 회로 자체 내에서 발생될 수 있다. 이는 본 발명과는 관련이 없다. 집적 회로((602)는 또한 카운터(438)와, 설명된 기능성 테스트를 실행하기 위한 비교 회로(440)를 포함한다. 그 결과는 다음으로 상기 회로로부터 핀(610)을 통해 출력된다. 핀들(608, 610)은 또한 멀티플렉서를 통해 다중 사용을 위해 적합하게 만들어질 수 있다. 다른 실시예의 집적 회로는 상기 테스트를 실행하기 위해 아날로그-디지탈 컨버터에 대해 제공된 테스트 신호를 발생하기 위한 제너레이터(612)를 포함할 수 있다.

도 7은 최하위 비트의 저역 필터의 실시예를 도시하고 있다. 필터의 입력(700)은 최하위 비트의 3개의 연속된 값들을 기억할 수 있는 시프트 레지스터(702)에 연결되어 있다. 시프트 레지스터의 3개의 셀들은 NAND 게이트(704)의 3개의 각각의 입력들과 NOR 게이트(706)의 3개의 각각의 입력들에 연결되어 있다. 필터는 또한 트랜지스터들(708, 710)과, 필터의 출력(714)에 연결되는 페드-백 버퍼(712, fed-back buffer)를 포함한다. 시프트 레지스터내의 모든 비트들이 동일한 값을 갖는 경우, 즉 최하위 비트의 3개의 연속적인 값들이 동일한 경우, 이 값은 출력(714)에 인가된다. 상기 필터는 시프트 레지스터내의 비트들 중 적어도 하나가 편차값을 갖는 한 출력상의 원래의 값을 계속 유지한다. 이는 트랜지스터들의 입력이 각각 상이한 값을 수신하는 경우(시프트 레지스터내의 비트들이 모두 동일하지 않은 경우) 상기 버퍼(712)가 원래의 값을 유지하는 방식으로 트랜지스터들과 상기 버퍼를 조절함으로써 이루어진다. 시프트 레지스터의 길이와 NAND 게이트 및 NOR 게이트의 입력들의 연관된 수는, 새로운 값이 안정 상태와 관계한다고 가정하기 전에 최하위 비트가 얼마나 자주 토글될 수 있는지를 결정한다.

도 8은 본 발명에 따른 아날로그-디지탈 컨버터의 다른 테스트 방법을 도시하고 있다. 테스트하기 위해 아날로그-디지탈 컨버터(802)는 입력(804)상의 주파수 f_test를 갖는 아날로그 테스트 신호를 수신하고 샘플링 주파수 f_sample와 함께 n개의 출력들(806)상의 n비트 코드워드들로 변환한다. 코드워드마다 q개의 출력(808)상에 전달된 q개의 하위 비트의 수는 도 4를 참조하여 설명한 바와 같이 아날로그-디지탈 컨버터의 비선형성을 결정하기 위해 테스터(810)에 인가된다. 도 4를 참조하여 설명된 카운터(414)는 이 경우에, 비트(q)의 변화들 사이의 클록 신호의 기간들의 수를 카운트하는 (n-q) 비트 카운터(812)이다. 카운터(812)는 또한 테스터(810)에 포함될 수 있다는 것에 주의해야 한다. q비트가 전술한 바와 같이 단지 1개의 비트 대신에 테스터에 인가되는 경우, 보다 고주파인 테스트 신호에 의해 테스트가 실현될 수 있다. 테스트 신호가 보다 고주파인 경우, 테스터는 단지 q비트에 기초하여 출력들(806)상에 발생된 코드워드를 여전히 재구성할 수 있다. 이는 단지 q비트들만이 완전한 n비트 코드워드 대신에 집적 회로로부터 공급될 필요가 있다는 이점을 제공한다. 필요한 q비트들의 수는 수학식 1로 주어진다.

[수학식 1]

여기서, ceil은 라운딩 업(rounding up)을 위한 수학적 함수이고, NL_margin은 아날로그-디지탈 컨버터의 허용된 비선형성 편차이다. 이 마진(margin)은 다음 수학식 2로 주어진다.

[수학식 2]

여기서, min은 가장 작은 독립 변수를 얻기 위한 수학적 함수이고, DNL과 INL은 도 1의 이상적인 응답(104)의 계단들의 폭으로 표시되고, 예를 들면 0.5에 달한다.

본 변형에 있어서, 기능성 테스트는 또한 카운터(814)내의 비트(q)의 값의 변화 사이클의 수를 카운트하고 이 수를 아날로그-디지탈 컨버터의 출력(806)상의 다른 n-q 비트에 의해 형성된 코드워드와 비교함으로써 실행될 수 있다. 비교부(816)는 그때 코드워드의 정확한 발생에 따라 패스/페일 플래그인 신호(818)를 산출한다.

아날로그-디지탈 컨버터는 설명한 선형적으로 증가하는 전압보다 다른 테스트 신호에 의해 테스트될 수 있다. 예를 들면, 사인 곡선 신호들 또는 톱니형 신호가 사용될 수 있고, 이와 같은 신호들은 아날로그-디지탈 컨버터의 동적 반응을 결정하기 위해 상이한 주파수로 매시간 가능한 한 반복적으로 존재한다. 그때 테스터는 모든 값 범위를 통해 코드워드의 분포를 기록하고 그로부터 막대 그래프를 구성한다. 관련된 테스트 신호에 근거하여 예상된 막대 그래프와의 비교는 아날로그-디지탈 컨버터에 대해 결정될 각종 파라미터 정보를 제공한다. 이와 같은 신호를 사용하는 테스트는 코드워드의 변화가 일부 하위 비트나 최하위 비트의 변화에 해당한다는 사실을 또한 이용할 수 있다. 상기 테스터는 하위 비트와 테스트 신호의 반응에 기초하여 모든 코드워드를 재구성할 수 있다.

Claims (18)

1. 집적 회로내의 아날로그-디지탈 컨버터 테스트 방법으로서, 상기 방법은,

   상기 아날로그-디지탈 컨버터의 출력들 상에 복수의 비트들을 각각 포함하는 일련의 연속적인 코드워드(codeword)들을 형성하기 위해, 시변하고 주어진 전압 범위를 커버하는 테스트 신호를, 상기 아날로그-디지탈 컨버터의 입력에 공급하는 단계와,

   일련의 하나 또는 그 이상의 주어진 값들을 갖는 코드워드들의 상기 발생 수를 결정하는 단계와,

   결정된 발생 수에 기초하여 상기 아날로그-디지탈 컨버터의 미분 및/또는 적분 비선형성을 특성화하는 단계를 포함하는, 집적 회로내의 아날로그-디지탈 컨버터 테스트 방법에 있어서,

   상기 발생 수는 오직 상기 코드워드들의 복수의 하위 비트들에 기초하여 결정되고, 상기 하위 비트들의 수는 상기 코드워드의 비트들의 수보다 실질적으로 더 작은 것을 특징으로 하는 아날로그-디지탈 컨버터 테스트 방법.
2. 제 1 항에 있어서, 상기 발생 수의 결정은 코드워드마다,

   관련 코드워드의 하위 비트들의 수와 상기 관련 코드워드에 대응하는 상기 테스트 신호의 값에 기초하여 상기 관련 코드워드를 재구성하는 단계와,

   상기 관련 코드워드의 발생을 기록하는 단계 포함하는 아날로그-디지탈 컨버터 테스트 방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 발생 수의 결정은 오직 상기 코드워드의 상기 최하위 비트에 기초하여 행해지는 아날로그-디지탈 컨버터 테스트 방법.
4. 제 1 항에 있어서, 상기 테스트 신호는 서로 동일한 값의 코드워드들의 서브시리즈를 출력들 상에 형성하기 위해 시간상 선형적으로 변하는 전압을 포함하고, 상기 일련의 발생 수는 상기 최하위 비트에 기초하여 서브시리즈에서 상기 코드워드들의 수를 결정함으로써 결정되는 아날로그-디지탈 컨버터 테스트 방법.
5. 제 4 항에 있어서, 상기 아날로그-디지탈 컨버터는 클록 신호의 제어 하에 상기 테스트 신호의 샘플들을 취하고 상기 샘플들을 코드워드로 변환하며, 상기 서브시리즈에서 코드워드들의 상기 수는, 상기 최하위 비트값의 변화에 의해 리셋(reset)되고 상기 최하위 비트의 값의 다음 변화 때까지 경과하는 상기 클록 신호 주기들의 수를 카운트하는 카운터에 의해 결정되는, 아날로그-디지탈 컨버터 테스트 방법.
6. 제 5 항에 있어서, 상기 특성화는 상기 카운트된 클록 신호의 주기들의 수를 미리 정해진 값과 비교함으로써 수행되는 아날로그-디지탈 컨버터 테스트 방법.
7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,

   상기 테스트 신호는 서로 동일한 다른 값의 코드워드들의 다른 서브시리즈를 형성하기 위해 상기 입력에 제공되고, 상기 방법은,

   다른 서브시리즈에서 코드워드들의 수를 결정하는 단계와,

   이와 같이 결정된 코드워드들의 상기 수에 기초하여 상기 아날로그-디지탈 컨버터의 적분 비선형성을 더 특성화하는 단계를 더 포함하는 아날로그-디지탈 컨버터 테스트 방법.
8. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 다른 카운터가 상기 테스트 신호의 제공으로 인해 최하위 비트의 값의 변화와 원래의 값으로의 복귀를 포함하는 사이클들을 카운트하고, 이와 같이 형성된 상기 카운트는, 상기 아날로그-디지탈 컨버터의 정확한 동작을 검출하기 위해 상기 아날로그-디지탈 컨버터의 출력들 상에서 상기 코드워드의 나머지 비트들에 의해 형성된 다른 코드워드와 비교되는, 아날로그-디지탈 컨버터 테스트 방법.
9. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 최하위 비트는 저역 필터를 통해 필터링되고, 그 결과는 상기 발생 수를 결정하는데 사용되는, 아날로그-디지탈 컨버터 테스트 방법.
10. 아날로그-디지탈 컨버터를 포함하는 집적 회로에 있어서, 상기 컨버터는

    복수의 비트들을 각각 포함하는 일련의 연속적인 코드워드(codeword)들을 형성하기 위해, 시변하고 주어진 전압 범위를 커버하는 테스트 신호를 수신하는 입력과;

    일련의 하나 또는 그 이상의 주어진 값들을 갖는 코드워드들의 상기 발생 수를 결정하기 위한, 상기 복수의 발생 비트를 공급하기 위한 출력들을 포함하며;

    상기 하위 비트들의 수에 기초하여 상기 발생 수를 결정하기 위해 상기 코드워드들의 복수의 하위 비트들만을 출력하기 위한, 복수의 출력들만이 상기 집적 회로의 각 외부 핀에 결합되며, 상기 하위 비트들의 수는 상기 코드워드 비트들의 수 보다 실질적으로 더 작은 것을 특징으로 하는 집적 회로.
11. 제 10 항에 있어서, 상기 최하위 비트를 출력하기 위해 배열되는 상기 출력만이 외부 핀에 결합되는 집적 회로.
12. 제 11 항에 있어서, 상기 테스트 신호의 제공으로 인해 상기 코드워드의 상기 최하위 비트의 값의 변화와 원래의 값으로의 복귀를 포함하는 사이클들을 카운트하기 위해 배열되는 카운터를 포함하며, 상기 집적 회로는 상기 카운터의 내용을 상기 아날로그-디지탈 컨버터의 나머지 출력들 상에 형성된 다른 코드워드와 비교하기 위한 비교 회로를 또한 포함하는 집적 회로.
13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 최하위 비트를 출력하기 위해 배열되는 상기 아날로그-디지탈 컨버터의 상기 출력과 상기 각각의 외부 핀 사이의 연결부에 접속되는 상기 최하위 비트를 필터링하기 위한 저역 필터를 포함하는 집적 회로.
14. 일련의 연속적인 코드워드(codeword)들을 형성하기 위해, 복수의 비트들을 각각 포함하는 시변하고 주어진 전압 범위를 커버하는 테스트 신호를 수신하기 위한 입력과 상기 비트 수를 공급하기 위한 출력들을 갖는 아날로그-디지탈 컨버터를 포함하고;

    상기 아날로그-디지탈 컨버터는 클록 신호의 제어 하에 상기 테스트 신호의 샘플들을 취하도록 배열되어 있는 집적 회로에 있어서,

    상기 집적회로는 일련의 하나 또는 그 이상의 주어진 값을 갖는 코드워드의 발생을 오직 상기 코드워드의 하위 비트의 수에만 기초하여 결정하기 위한 출력과 결합된 제1 카운터를 포함하며, 상기 하위비트의 수는 실질적으로 상기 코드워드 비트 수보다 더 작고;

    상기 제1 카운터와 결합되며, 상기 결정된 발생수를 미리 정해진 값과 비교하여 상기 아날로그-디지탈 컨버터의 미분 비-선형성을 특성화하기 위한 제1비교기를 포함하는 것을 특징으로 하는, 집적회로.
15. 제 14 항에 있어서, 상기 제1 카운터는 일련의 하나 또는 그 이상의 주어진 값을 갖는 코드워드의 발생을 상기 코드워드의 하위 비트의 숫자에만 기초하여 결정하도록 배열되어 있는 것을 특징으로 하는 집적회로.
16. 제 15 항에 있어서, 상기 테스트 신호의 제공으로 인한 코드워드의 최하위 비트의 값의 변화와 원래의 값으로의 복귀를 포함하는 사이클들을 카운트하기 위해 배열되는 제2 카운터와, 상기 카운터의 내용과 상기 아날로그-디지탈 컨버터의 나머지 출력들 상에 형성된 다른 코드워드를 비교하기 위한 제2 비교 회로를 포함하는 집적 회로.
17. 제 15 항 또는 제 16 항에 있어서, 상기 최하위 비트를 공급하기 위해 배열되는 상기 아날로그-디지탈 컨버터의 출력과 상기 제1 카운터 사이의 연결부에 접속되는 저역 필터를 포함하는 집적 회로.
18. 제 14 항 내지 제 16 항중의 어느 한 항에 있어서, 상기 테스트 신호를 발생하기 위한 제너레이터를 포함하는 집적 회로.