KR100341575B1 - 아날로그-디지털 변환기 및 디지털-아날로그 변환기를테스트하기 위한 장치 및 방법 - Google Patents

아날로그-디지털 변환기 및 디지털-아날로그 변환기를테스트하기 위한 장치 및 방법 Download PDF

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Abstract

본 발명은 별도의 측정 장치나 외부에 추가되는 회로 없이 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 자동으로 테스트할 수 있는 테스트 장치 및 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 비스트 방식의 테스트 장치에 있어서, 다수의 제어신호에 응답하여 2N개의 디지털 테스트 패턴을 랜덤하게 발생하는 테스트 패턴 생성 수단; 상기 테스트 장치의 테스트 동작 시에 인에이블되는 비스트인에이블신호에 따라서 상기 테스트 패턴 생성 수단으로부터 출력되는 디지털 테스트 패턴 또는 외부로부터 인가되는 디지털 입력 신호를 선택하여 상기 디지털-아날로그 변환기로 출력하는 제1 선택 수단; 상기 비스트인에이블신호에 따라서 외부로부터 인가되는 아날로그 입력 신호 또는 상기 디지털-아날로그 변환기로부터 출력되는 아날로그 신호로 변환된 테스트 패턴을 선택하여 상기 아날로그-디지털 변환기로 출력하는 제2 선택 수단; 상기 아날로그-디지털 변환기로부터 출력되는 디지털 신호로 재변환된 테스트 패턴과 상기 제1 선택 수단에 의해 선택된 상기 디지털 테스트 패턴을 비교하는 비교 수단; 및 클럭신호 및 상기 테스트 장치의 테스트 시작을 알리는 비스트시작신호에 응답하여 상기 비스트인에이블신호 및 상기 테스트 패턴 생성 수단의 동작을 제어하기 위한 제어 신호를 생성하고, 상기 비교 수단의 비교 결과에 응답하여 상기 아날로그-디지털 변환기 및 상기 디지털-아날로그 변환기의 정상 동작 여부를 판단하는 제어 수단을 포함한다.

Description

아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 장치 및 방법{APPARATUS AND METHOD FOR TESTING ANALOG-TO-DIGITAL CONVERTER AND DIGITAL-TO-ANALOG CONVERTER AND TESTING METHOD THEREOF}
본 발명은 테스트 장치에 관한 것으로, 특히 아날로그-디지털 변환기(ANALOG-TO-DIGITAL CONVERTER)(이하, ADC라 함) 및 디지털-아날로그 변환기(DIGITAL-TO-ANALOG CONVERTER)(이하, DAC라 함)를 비스트(BIST, Built In Self Test) 방식으로 테스트하기 위한 장치 및 그 테스트 방법에 관한 것이다.
최근 다양한 기능이 요구되는 마이크로컨트롤러(MCU)의 설계 시 ADC 및 DAC 가 많이 사용되고 있다. 이때, ADC는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 형태로 변환하여 출력하는 회로이다. 또한, DAC는 디지털 형태의 입력신호를 외부의 최대 기준전압을 기준으로 하여 아날로그 신호로 변환하여 출력하는 회로이다.
도 1은 ADC를 테스트하기 위한 종래의 테스트 장치를 개념적으로 도시한 도면으로서, 도면 부호 10은 테스트하고자 하는 ADC를, 도면 부호 12는 ADC를 테스트하기 위한 외부의 DAC를, 도면 부호 14는 아날로그 가산기를 각각 나타낸 것이다.
도 1에 도시된 ADC를 테스트하기 위한 종래의 장치는, 아날로그 입력 신호(Vin) 및 기준전압(Vref)을 입력받아 아날로그 입력 신호(Vin)를 디지털 신호로 변환하는 ADC(10)와, ADC(10)로부터 출력되는 변환된 디지털 신호를 다시 아날로그 신호로 변환하는 외부의 DAC(12)와, 아날로그 입력 신호(Vin)와 DAC(12)로부터 출력되는 아날로그 신호(VDAC)를 가산하는 아날로그 가산기(14)로 이루어진다.
상기와 같이 구성되는 ADC 테스트 장치는, 테스트하고자 하는 ADC(10)에 아날로그 입력 신호(Vin)를 인가한 후 ADC(10)를 통해 변환된 디지털 신호를 외부의 DAC(12)로 보내고, DAC(12)에서 입력받은 디지털 신호를 아날로그 신호(VDAC)로 다시 변환한다. 이후, 아날로그 가산기(14)에서 아날로그 입력 신호(Vin)와 DAC(12)로부터 출력되는 아날로그 신호(VDAC)와의 차이값을 분석하여 ADC(10)가 정상적인 동작을 수행하는 지에 대한 테스트를 수행하였다.
도 2는 DAC를 테스트하기 위한 종래의 테스트 장치를 개념적으로 도시한 도면으로서, 도면 부호 20은 테스트하고자 하는 DAC를, 도면 부호 22는 DAC를 테스트하기 위한 외부의 ADC를, 도면 부호 24는 디지털 가산기를 각각 나타낸 것이다.
도 2를 참조하면, 테스트하고자 하는 DAC(20)는 기준전압(Vref)을 기준으로 하여 외부로부터 입력되는 디지털 신호(Din)를 아날로그 신호로 변환한다. 또한, ADC(22)는 DAC(20)에서 변환된 아날로그 신호를 디지털 신호(D0)로 다시 변환한다.그리고, 디지털 가산기(24)는 ADC(22)에서 출력되는 디지털 신호(D0)와 외부로부터 입력되는 디지털 신호(Din)를 가산한다.
상기와 같이 구성되는 종래의 DAC 테스트 장치는, 테스트하고자 하는 DAC(20)에 디지털 신호(Din)를 인가한 후 DAC(20)를 통해 변환된 아날로그 신호를 외부의 ADC(22)로 보내고, ADC(22)에서 입력받은 아날로그 신호를 디지털 신호(DO)로 다시 변환한다. 이후, 디지털 가산기(24)에서 디지털 신호(Din)와 ADC(22)로부터 출력되는 디지털 신호(DO)와의 차이값(DE)을 분석하여 DAC(20)가 정상적으로 동작하는 지를 판정하게 된다.
상술한 바와 같이 ADC 및 DAC를 위한 종래의 테스트 장치는, 외부에 별도의 DAC 및 ADC와 가산기를 필요로 하는 문제점이 있다. 또한, 정상 동작 여부를 판단하기 위하여 아날로그 가산기의 출력 신호를 정밀하게 측정하기 위한 측정 장치가 별도로 필요하다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 별도의 측정 장치나 외부에 추가되는 회로 없이 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 자동으로 테스트할 수 있는 테스트 장치 및 방법을 제공하는데 그 목적이 있다.
도 1은 ADC를 테스트하기 위한 종래의 테스트 장치를 개념적으로 도시한 도면.
도 2는 DAC를 테스트하기 위한 종래의 테스트 장치를 개념적으로 도시한 도면.
도 3은 ADC 및 DAC를 테스트하기 위한 본 발명의 일실시예에 따른 테스트 장치의 블록도.
도 4는 상기 도 3에 도시된 본 발명의 테스트 장치의 동작을 설명하기 위한 흐름도.
도 5는 본 발명의 다른 일실시예에 따른 ADC 및 DAC를 테스트하기 위한 테스트 장치의 블록도.
도 6은 상기 도 5에 도시된 본 발명의 다른 일실시예에 따른 테스트 장치의 동작을 설명하기 위한 흐름도.
* 도면의 주요 부분에 대한 설명
100 : ADC 120 : DAC
130 : 멀티플렉서 140 : 테스트 패턴 생성기
150 : 테스트 제어기 160 : 아날로그 멀티플렉서
170 : 비교기 300 : 지연부
상기 목적을 달성하기 위한 본 발명은, N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 비스트 방식의 테스트 장치에 있어서, 다수의 제어신호에 응답하여 2N개의 디지털 테스트 패턴을 랜덤하게 발생하는 테스트 패턴 생성 수단; 상기 테스트 장치의 테스트 동작 시에 인에이블되는 비스트인에이블신호에 따라서 상기 테스트 패턴 생성 수단으로부터 출력되는 디지털 테스트 패턴 또는 외부로부터 인가되는 디지털 입력 신호를 선택하여 상기 디지털-아날로그 변환기로 출력하는 제1 선택 수단; 상기 비스트인에이블신호에 따라서 외부로부터 인가되는 아날로그 입력 신호 또는 상기 디지털-아날로그 변환기로부터 출력되는 아날로그 신호로 변환된 테스트 패턴을 선택하여 상기 아날로그-디지털 변환기로 출력하는 제2 선택 수단; 상기 아날로그-디지털 변환기로부터 출력되는 디지털 신호로 재변환된 테스트 패턴과 상기 제1 선택 수단에 의해 선택된 상기 디지털 테스트 패턴을 비교하는 비교 수단; 및 클럭신호 및 상기 테스트 장치의 테스트 시작을 알리는 비스트시작신호에 응답하여 상기 비스트인에이블신호 및 상기 테스트 패턴 생성 수단의 동작을 제어하기 위한 제어 신호를 생성하고, 상기 비교 수단의 비교 결과에 응답하여 상기 아날로그-디지털 변환기 및 상기 디지털-아날로그 변환기의 정상 동작 여부를 판단하는 제어 수단을 포함하여 이루어진다.
또한, 본 발명은 N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 방법에 있어서, 디지털 테스트 패턴의 누적수(I)를 '1'로, 디지털 테스트 패턴을 초기값으로 각각 초기화하고, 상기 아날로그-디지털 변환기및 상기 디지털-아날로그 변환기의 동작 에러 시 엑티브되는 비스트에러신호를 제1 레벨로 초기화하는 제1 단계; 상기 디지털-아날로그 변환기에서 상기 디지털 테스트 패턴을 아날로그로 변환하는 제2 단계; 상기 디지털-아날로그 변환기의 결과를 상기 아날로그-디지털 변환기에서 다시 디지털로 변환하는 제3 단계; 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과를 비교하는 제4 단계; 상기 제4 단계의 비교 결과, 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과가 서로 동일하지 않으면 상기 비스트에러신호를 제2 레벨로 발생하여 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기에 오류가 있음을 알려주고, 테스트를 종료하는 제5 단계; 상기 제4 단계의 비교 결과, 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과가 서로 동일하면 상기 디지털 테스트 패턴의 누적수(I)의 값이 전체 테스트 패턴 수 2N보다 작은 지를 비교하는 제6 단계; 상기 제6 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 2N값과 동일하면 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기가 정상 동작하는 것으로 판단하고 테스트를 종료하는 제7 단계; 및 상기 제6 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 2N값보다 작으면 상기 디지털 테스트 패턴을 랜덤하게 생성하는 임의의 변환 함수를 이용하여 그 다음 디지털 테스트 패턴을 발생하고, 상기 디지털 테스트 패턴의 누적수(I)를 '1'증가시킨 후 상기 제2 내지 제7 단계를 반복 수행하는 제8 단계를 포함하여 이루어진다.
바람직하게, 본 발명은 N비트의 아날로그-디지털 변환기 및 디지털-아날로그변환기를 테스트하기 위한 방법에 있어서, 디지털 테스트 패턴의 누적수(I)를 '1'로, 디지털 테스트 패턴을 초기값으로 각각 초기화하고, 상기 아날로그-디지털 변환기 및 상기 디지털-아날로그 변환기의 동작 에러 시 엑티브되는 비스트에러신호를 제1 레벨로 초기화하는 제1 단계; 상기 디지털 테스트 패턴을 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기를 거쳐 변환하는 데 소요되는 변환 사이클 수(NCNV)만큼 상기 디지털 테스트 패턴을 지연하는 제2 단계; 상기 디지털-아날로그 변환기에서 상기 디지털 테스트 패턴을 아날로그로 변환하는 제3 단계; 상기 디지털-아날로그 변환개의 결과를 상기 아날로그-디지털 변환기에서 다시 디지털로 변환하는 제4 단계; 상기 디지털 테스트 패턴의 누적수(I)의 값이 상기 변환 사이클 수(NCNV)보다 작은 지를 비교하는 제5 단계; 상기 제5 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 상기 변환 사이클 수(NCNV)보다 작으면 상기 디지털 테스트 패턴을 랜덤하게 생성하는 임의의 변환 함수를 이용하여 그 다음 디지털 테스트 패턴을 발생하고, 상기 디지털 테스트 패턴의 누적수(I)를 '1'증가시킨 후 상기 제2 내지 제5 단계를 반복 수행하는 제6 단계; 상기 제5 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값과 상기 변환 사이클 수(NCNV)가 동일하면 상기 제2 단계에서 지연된 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과를 비교하는 제7 단계; 상기 제7 단계의 비교 결과, 상기 제2 단계에서 지연된 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과가 서로 동일하지 않으면 상기 비스트에러신호를 제2 레벨로 발생하여 상기디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기에 오류가 있음을 알려주고, 테스트를 종료하는 제8 단계; 상기 제7 단계의 비교 결과, 상기 제2 단계에서 지연된 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과가 서로 동일하면 상기 디지털 테스트 패턴의 누적수(I)의 값이 (전체 테스트 패턴 수 2N+ 상기 변환 사이클 수(NCNV))보다 작은 지를 비교하는 제9 단계; 상기 제9 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 (전체 테스트 패턴 수 2N+ 상기 변환 사이클 수(NCNV))와 동일하면 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기가 정상 동작하는 것으로 판단하고 테스트를 종료하는 제10 단계; 및 상기 제9 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 (전체 테스트 패턴 수 2N+ 상기 변환 사이클 수(NCNV))보다 작으면 상기 디지털 테스트 패턴을 랜덤하게 생성하는 임의의 변환 함수를 이용하여 그 다음 디지털 테스트 패턴을 발생하고, 상기 디지털 테스트 패턴의 누적수(I)를 '1'증가시킨 후 상기 제2 내지 제10 단계를 반복 수행하는 제11 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 ADC 및 DAC를 테스트하기 위한 본 발명의 일실시예에 따른 테스트 장치의 블록도로서, ADC 및 DAC의 효율적인 테스트를 위해 비스트 기법으로 구성된테스트 장치이다.
도 3을 참조하면, 본 발명의 테스트 장치는 N 비트 ADC(100) 및 DAC(120)를 테스트하기 위하여 입력되는 다수의 제어신호(RPG_RST, BIST_CLK, RPG_RUN)에 응답하여 2N개의 디지털 테스트 패턴 중 어느 하나를 발생하는 테스트 패턴 생성기(140)와, 비스트인에이블신호(BIST_En)에 따라서 테스트 패턴 생성기(140)로부터 출력되는 디지털 테스트 패턴 또는 외부로부터 인가되는 디지털 입력 신호(DAC_In)를 선택하여 DAC(120)로 출력하는 멀티플렉서(130)와, 비스트인에이블신호(BIST_En)에 따라서 아날로그 입력 신호 또는 DAC(120)로부터 출력되는 변환된 아날로그 신호를 선택하여 ADC(100)로 출력하는 아날로그 멀티플렉서(160)와, ADC(100)로부터 출력되는 변환된 디지털 신호와 멀티플렉서(130)의 출력이 동일한 지를 비교하는 비교기(170)와, 비스트클럭신호(BIST_CLK), 비스트시작신호(BIST_Start) 및 비교기(170)의 비교 결과에 따라 ADC(100) 및 DAC(120)의 정상 여부를 판단하고, 테스트 패턴 생성기(140), 멀티플렉서(130) 및 아날로그 멀티플렉서(160)를 제어하는 테스트 제어기(150)로 구성된다.
구체적으로, ADC(100) 및 DAC(120)가 N 비트일 때, 테스트 패턴 생성기(140)는 테스트 제어기(150)로부터 출력되는 패턴생성신호(RPG_Run)에 따라 2N개의 테스트 패턴 중 어느 하나를 발생한다. 이때, 테스트 방식의 선택에 따라 발생되는 테스트 패턴은 랜덤하게 발생시킬 수 있다. 그리고, 테스트 패턴 생성기(140)는 비스트클럭신호(BIST_CLK)에 동기하여 동작하고, 테스트 제어기(150)로부터 출력되는패턴생성리셋신호(RPG_RST)에 의해 초기화된다.
다음으로, 멀티플렉서(130)는 테스트 동작 시에 엑티브되는 비스트인에이블신호(BIST_En)에 따라 테스트 동작 시에 테스트 패턴 생성기(140)로부터 출력되는 디지털 테스트 패턴을 선택하여 DAC(120)로 보내고, 정상적인 ADC 및 DAC 동작 시에 외부로부터 인가되는 디지털 입력 신호(DAC_In)를 선택하여 DAC(120)로 보낸다.
그리고, 아날로그 멀티플렉서(130)는 비스트인에이블신호(BIST_En)에 따라 테스트 동작 시에 DAC(120)로부터 출력되는 아날로그 신호로 변환된 테스트 패턴을 선택하여 ADC(100)로 보내고, 정상적인 ADC 및 DAC 동작 시에 외부로부터 인가되는 아날로그 입력 신호(ADC_In)를 선택하여 ADC(100)로 보낸다. 여기서, 아날로그 멀티플렉서(160)는 두 개의 전송 게이트와 두 개의 인버터로 구성된다.
또한, 비교기(170)는 테스트 동작 시에 멀티플렉서(130)로부터 출력되는 디지털 테스트 패턴과 ADC(100)로부터 출력되는 디지털 신호로 변환된 신호를 비교하여, 그 비교 결과를 테스트 제어기(150)로 출력한다. 테스트 제어기(150)는 비교기(170)로부터 출력되는 비교 결과를 입력받아 2N개의 테스트 패턴에 대해 모두 일치할 때 ADC 및 DAC가 정상적으로 동작한다고 판단하고, 2N개의 테스트 패턴 중 어느 하나의 패턴이라도 일치하지 않을 시에 ADC 및 DAC가 오동작하는 것으로 판단하여 비스트에러신호(BIST_Err)를 출력한다. 또한, 테스트 제어기(150)는 비스트클럭신호(BIST_CLK)에 동기되어 엑티브된 비스트시작신호(BIST_Start)가 입력되면, 비스트인에이블신호(BIST_En) 및 패턴생성리셋신호(RPG_RST)를 엑티브시킨 후엑티브된 패턴생성리셋신호(RPG_RST)에 의해 테스트 패턴 생성기(140)가 리셋되면 패턴생성신호(RPG_Run)를 엑티브시킨다.
참고적으로, 도면에 도시된 ADC(100)의 출력(ADCRes)과 DAC(120)의 출력(DACRes)은 각각, ADC 및 DAC의 출력 신호를 인가받는 칩 내의 다른 회로부(도면에 도시되지 않음)로 보내진다.
상기와 같이 구성되는 테스트 장치의 동작을 상세히 살펴본다.
먼저, 엑티브된 비스트시작신호(BIST_Start)가 입력되면, 테스트 제어기(150)는 엑티브된 비스트인에이블신호(BIST_En)와 패턴생성리셋신호(RPG_RST)를 출력하고, 테스트 패턴 생성기(140)는 패턴생성리셋신호(RPG_RST)에 따라 내부 회로를 리셋시킨다. 이후, 테스트 패턴 생성기(140)는 테스트 제어기(150)로부터 출력되는 엑티브된 패턴생성신호(RPG_Run)에 따라 디지털 테스트 패턴을 생성하여 멀티플렉서(130)로 출력한다. 멀티플렉서(130)는 엑티브된 비스트인에이블신호(BIST_En)에 따라 테스트 패턴 생성기(140)로부터 출력되는 디지털 테스트 패턴을 선택한 후 DAC(120)와 비교기(170)로 출력한다.
계속해서, DAC(120)를 통해 아날로그 신호로 변환된 테스트 패턴은 아날로그 멀티플렉서(160)를 거쳐 ADC(100)로 입력되고, ADC(100)를 통해 다시 디지털 신호로 변환되어 비교기(170)로 입력된다. 비교기(170)에서 멀티플렉서(130)로부터 출력되는 초기의 디지털 테스트 패턴(RPG)과, DAC(120)와 ADC(100)를 거치면서 다시 디지털 신호로 변환된 테스트 패턴을 서로 비교한다. 비교기(170)의 결과에 따라 테스트 제어기(150)에서 비스트에러신호(BIST_Err)를 출력한다. 이때, 테스트 제어기(150)는 앞서 설명한 바와 같이 2N개의 테스트 패턴 중 어느 하나의 패턴이라도 일치하지 않으면 비스트에러신호(BIST_Err)를 엑티브시켜 출력한다.
상기와 같이 ADC 및 DAC를 테스트하기 위한 본 발명의 테스트 장치는, 외부에 추가 회로와 별도의 측정 장비를 필요로 했던 종래 기술과 달리, 패턴 생성기와 멀티플렉서를 통해 ADC 및 DAC를 쌍으로 간단히 테스트할 수 있다.
다음으로, 비스트시작신호(BIST_Start)가 인엑티브된 정상 동작 모드 시에는 멀티플렉서(130)를 통해 외부로부터 인가되는 디지털 입력 신호(DAC_In)가 선택되어, 선택된 디지털 입력 신호(DAC_In)가 DAC(120)를 거쳐 아날로그 신호로 변환된 후 출력(DACRes)된다. 또한, 정상 동작 모드 시에는 아날로그 멀티플렉서(160)를 통해 외부로부터 인가되는 아날로그 입력 신호(ADC_In)가 선택되어, 선택된 아날로그 입력 신호(ADC_In)가 ADC(100)를 거쳐 디지털 신호로 변환된 후 출력(ADCRes)된다.
도 4는 상기 도 3에 도시된 본 발명의 테스트 장치의 동작을 설명하기 위한 흐름도이다.
도 3 및 도 4를 참조하여 본 발명에 따른 테스트 장치의 동작을 살펴보면 다음과 같다.
먼저, 설명의 편의를 위하여 I는 누적되는 테스트 패턴의 수를, RPG[I]는 I 번째 테스트 패턴을, F(RPG[I])는 테스트 패턴을 랜덤하게 생성하기 위한 임의의 변환 함수, 그리고 ADCRes는 ADC(100)의 출력을, BIST_Err은 ADC(100) 및 DAC(120)의 정상 여부를 나타내는 테스트 제어기(150)의 출력 신호(비스트에러신호)를 말하는 것으로, '1'일 때 비정상을 나타낸다고 가정한다.
먼저, 초기화 동작을 수행한다(210). 즉, 누적되는 테스트 패턴의 수 I를 '1'로, 첫 번째 테스트 패턴 RPG[I]를 초기값 RPG_init로 각각 초기화한다. 또한, 비스트에러신호(BIST_Err)를 '0'으로 초기화한다.
이어서, 비교기(170)에서 테스트 패턴 생성기(140)로부터 발생된 테스트 패턴 RPG[I]와 ADC(100)의 출력 ADCRes가 동일한지를 비교한다(220). 비교 결과, RPG[I]와 ADC(100)의 출력 ADCRes가 서로 동일하지 않으면, '1'의 비스트에러신호(BIST_Err)를 발생하여(250) ADC(100) 및 DAC(120)가 비정상임을 나타낸 후 전체 테스트 동작을 중지하고, RPG[I]와 ADC(100)의 출력 ADCRes가 서로 동일하면 I 값이 2N값(N비트일 경우 전체 테스트 패턴 수)보다 작은지를 비교하여(230) I 값이 2N값과 같으면 ADC(100) 및 DAC(120)가 정상 동작하는 것으로 판단하여 테스트 동작을 종료하고, I 값이 2N값보다 작으면 반복 동작을 위하여 변환 함수를 이용하여 랜덤하게 다음 테스트 패턴을 발생하고 I값을 '1' 증가시켜(240) 상술한 비교 동작(220)에서부터 반복 수행한다.
도 5는 본 발명의 다른 일실시예에 따른 ADC 및 DAC를 테스트하기 위한 테스트 장치의 블록도로서, 도 3과 동일한 구성 요소는 반복 설명을 피하기 위하여 동일 도면 부호로 나타내었다.
도 5에 도시된 테스트 장치는 도 3에 지연부(300)를 추가로 구성한 것이다. 이때, 지연부(300)는 멀티플렉서(130)를 통해 출력되는 테스트 패턴 생성기(140)의테스트 패턴을 ADC(100)와 DAC(120)의 동작 사이클만큼 소정 시간 지연시키는 역할을 수행한다. 이는 테스트 패턴 생성기(140)에서 생성되는 테스트 패턴과, 이 테스트 패턴이 DAC(120)와 ADC(100)를 거쳐 변환되어 출력되는 값과의 동기를 맞추기 위해서이다.
도 6은 상기 도 5에 도시된 본 발명의 다른 일실시예에 따른 테스트 장치의 동작을 설명하기 위한 흐름도이다.
도 5 및 도 6을 참조하여 본 발명의 다른 일실시예에 따른 테스트 장치의 동작을 살펴보면 다음과 같다.
먼저, 설명의 편의를 위하여 I는 누적되는 테스트 패턴의 수를, RPG[I]는 I 번째 테스트 패턴을, F(RPG[I])는 테스트 패턴을 랜덤하게 생성하기 위한 임의의 변환 함수, DRPG는 지연부(300)를 통해 지연된 테스트 패턴을, NCNV는 DAC(120)와 ADC(100)을 거쳐 디지털 테스트 패턴이 아날로그로 변환된 후 다시 디지털로 변환되는 데 소요되는 변환 사이클 수를, ADCRes는 ADC(100)의 출력을, BIST_Err은 ADC(100) 및 DAC(120)의 정상 여부를 나타내는 테스트 제어기(150)의 출력 신호(비스트에러신호)를 말하는 것으로, '1'일 때 비정상을 나타낸다고 가정한다.
먼저, 초기화 동작을 수행한다(410). 즉, 누적되는 테스트 패턴의 수 I를 '1'로, 첫 번째 테스트 패턴 RPG[I]를 초기값 RPG_init로 각각 초기화한다. 또한, 비스트에러신호(BIST_Err)를 '0'으로 초기화한다.
이어서, 누적되는 테스트 패턴의 수 I와 NCNV를 비교한다(420). 비교 결과, I가 NCNV보다 작으면 DAC(120) 및 ADC(100)를 통한 변환 동작이 완료되지 않았음을 나타내므로 변환 함수를 이용하여 랜덤하게 다음 테스트 패턴을 발생하고 I값을 '1' 증가시켜(450) 상기의 비교 동작(420)을 반복 수행한다. 반면, 비교 결과, I가 NCNV보다 크거나 같으면, 비교기(170)에서 지연부(300)를 통해 지연된 테스트 패턴 DRPG와 ADC(100)의 출력 ADCRes가 동일한지를 비교한다(430). 비교 결과, DRPG와 ADC(100)의 출력 ADCRes가 서로 동일하지 않으면, '1'의 비스트에러신호(BIST_Err)를 발생하여(460) ADC(100) 및 DAC(120)가 비정상임을 나타낸 후 전체 테스트 동작을 중지한다. 반면, DRPG와 ADC(100)의 출력 ADCRes가 서로 동일하면 I 값이 (2N값 + NCNV)보다 작은지를 비교하여(440), I 값이 (2N값 + NCNV)와 같으면 ADC(100) 및 DAC(120)가 정상 동작하는 것으로 판단하여 테스트 동작을 종료하고, I 값이 (2N값 + NCNV)보다 작으면 반복 동작을 위하여 변환 함수를 이용하여 랜덤하게 다음 테스트 패턴을 발생하고 I값을 '1' 증가시켜(450) 상술한 비교 동작(420)에서부터 반복 수행한다. 여기서, 2N값은 ADC 및 DAC가 N비트일 경우의 전체 테스트 패턴 수를 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, ADC 및 DAC의 테스트를 자동화하여 테스트 시간을 대폭 줄일 수 있고, 테스트를 위해 외부에 추가되는 회로와 별도의 측정 장비가 필요없어 ADC 및 DAC 테스트 시 비용을 절감할 수 있다.

Claims (5)

  1. N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 비스트 방식의 테스트 장치에 있어서,
    다수의 제어신호에 응답하여 2N개의 디지털 테스트 패턴을 랜덤하게 발생하는 테스트 패턴 생성 수단;
    상기 테스트 장치의 테스트 동작 시에 인에이블되는 비스트인에이블신호에 따라서 상기 테스트 패턴 생성 수단으로부터 출력되는 디지털 테스트 패턴 또는 외부로부터 인가되는 디지털 입력 신호를 선택하여 상기 디지털-아날로그 변환기로 출력하는 제1 선택 수단;
    상기 비스트인에이블신호에 따라서 외부로부터 인가되는 아날로그 입력 신호 또는 상기 디지털-아날로그 변환기로부터 출력되는 아날로그 신호로 변환된 테스트 패턴을 선택하여 상기 아날로그-디지털 변환기로 출력하는 제2 선택 수단;
    상기 아날로그-디지털 변환기로부터 출력되는 디지털 신호로 재변환된 테스트 패턴과 상기 제1 선택 수단에 의해 선택된 상기 디지털 테스트 패턴을 비교하는 비교 수단; 및
    클럭신호 및 상기 테스트 장치의 테스트 시작을 알리는 비스트시작신호에 응답하여 상기 비스트인에이블신호 및 상기 테스트 패턴 생성 수단의 동작을 제어하기 위한 제어 신호를 생성하고, 상기 비교 수단의 비교 결과에 응답하여 상기 아날로그-디지털 변환기 및 상기 디지털-아날로그 변환기의 정상 동작 여부를 판단하는제어 수단
    을 포함하여 이루어지는, N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 비스트 방식의 테스트 장치.
  2. 제 1 항에 있어서,
    상기 제1 선택 수단에 의해 선택된 상기 디지털 테스트 패턴을 상기 아날로그-디지털 변환기 및 상기 디지털-아날로그 변환기의 전체 변환 사이클만큼 소정 시간 지연하여 상기 비교 수단으로 출력하는 지연 수단
    을 더 포함하여 이루어지는, N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 비스트 방식의 테스트 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제어 수단은,
    상기 비교 수단의 비교 결과에 응답하여 상기 2N개의 디지털 테스트 패턴이 모두 일치할 경우에만 상기 아날로그-디지털 변환기 및 상기 디지털-아날로그 변환기가 정상 동작하는 것으로 판단하는, N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 비스트 방식의 테스트 장치.
  4. N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 방법에 있어서,
    디지털 테스트 패턴의 누적수(I)를 '1'로, 디지털 테스트 패턴을 초기값으로 각각 초기화하고, 상기 아날로그-디지털 변환기 및 상기 디지털-아날로그 변환기의 동작 에러 시 엑티브되는 비스트에러신호를 제1 레벨로 초기화하는 제1 단계;
    상기 디지털-아날로그 변환기에서 상기 디지털 테스트 패턴을 아날로그로 변환하는 제2 단계;
    상기 디지털-아날로그 변환기의 결과를 상기 아날로그-디지털 변환기에서 다시 디지털로 변환하는 제3 단계;
    상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과를 비교하는 제4 단계;
    상기 제4 단계의 비교 결과, 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과가 서로 동일하지 않으면 상기 비스트에러신호를 제2 레벨로 발생하여 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기에 오류가 있음을 알려주고, 테스트를 종료하는 제5 단계;
    상기 제4 단계의 비교 결과, 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과가 서로 동일하면 상기 디지털 테스트 패턴의 누적수(I)의 값이 전체 테스트 패턴 수 2N보다 작은 지를 비교하는 제6 단계;
    상기 제6 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이2N값과 동일하면 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기가 정상 동작하는 것으로 판단하고 테스트를 종료하는 제7 단계; 및
    상기 제6 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 2N값보다 작으면 상기 디지털 테스트 패턴을 랜덤하게 생성하는 임의의 변환 함수를 이용하여 그 다음 디지털 테스트 패턴을 발생하고, 상기 디지털 테스트 패턴의 누적수(I)를 '1'증가시킨 후 상기 제2 내지 제7 단계를 반복 수행하는 제8 단계
    를 포함하여 이루어지는, N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 방법.
  5. N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 방법에 있어서,
    디지털 테스트 패턴의 누적수(I)를 '1'로, 디지털 테스트 패턴을 초기값으로 각각 초기화하고, 상기 아날로그-디지털 변환기 및 상기 디지털-아날로그 변환기의 동작 에러 시 엑티브되는 비스트에러신호를 제1 레벨로 초기화하는 제1 단계;
    상기 디지털 테스트 패턴을 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기를 거쳐 변환하는 데 소요되는 변환 사이클 수(NCNV)만큼 상기 디지털 테스트 패턴을 지연하는 제2 단계;
    상기 디지털-아날로그 변환기에서 상기 디지털 테스트 패턴을 아날로그로 변환하는 제3 단계;
    상기 디지털-아날로그 변환기의 결과를 상기 아날로그-디지털 변환기에서 다시 디지털로 변환하는 제4 단계;
    상기 디지털 테스트 패턴의 누적수(I)의 값이 상기 변환 사이클 수(NCNV)보다 작은 지를 비교하는 제5 단계;
    상기 제5 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 상기 변환 사이클 수(NCNV)보다 작으면 상기 디지털 테스트 패턴을 랜덤하게 생성하는 임의의 변환 함수를 이용하여 그 다음 디지털 테스트 패턴을 발생하고, 상기 디지털 테스트 패턴의 누적수(I)를 '1'증가시킨 후 상기 제2 내지 제5 단계를 반복 수행하는 제6 단계;
    상기 제5 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값과 상기 변환 사이클 수(NCNV)가 동일하면 상기 제2 단계에서 지연된 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과를 비교하는 제7 단계;
    상기 제7 단계의 비교 결과, 상기 제2 단계에서 지연된 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과가 서로 동일하지 않으면 상기 비스트에러신호를 제2 레벨로 발생하여 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기에 오류가 있음을 알려주고, 테스트를 종료하는 제8 단계;
    상기 제7 단계의 비교 결과, 상기 제2 단계에서 지연된 상기 디지털 테스트 패턴과 상기 아날로그-디지털 변환기의 결과가 서로 동일하면 상기 디지털 테스트패턴의 누적수(I)의 값이 (전체 테스트 패턴 수 2N+ 상기 변환 사이클 수(NCNV))보다 작은 지를 비교하는 제9 단계;
    상기 제9 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 (전체 테스트 패턴 수 2N+ 상기 변환 사이클 수(NCNV))와 동일하면 상기 디지털-아날로그 변환기 및 상기 아날로그-디지털 변환기가 정상 동작하는 것으로 판단하고 테스트를 종료하는 제10 단계; 및
    상기 제9 단계의 비교 결과, 상기 디지털 테스트 패턴의 누적수(I)의 값이 (전체 테스트 패턴 수 2N+ 상기 변환 사이클 수(NCNV))보다 작으면 상기 디지털 테스트 패턴을 랜덤하게 생성하는 임의의 변환 함수를 이용하여 그 다음 디지털 테스트 패턴을 발생하고, 상기 디지털 테스트 패턴의 누적수(I)를 '1'증가시킨 후 상기 제2 내지 제10 단계를 반복 수행하는 제11 단계
    를 포함하여 이루어지는, N비트의 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 테스트하기 위한 방법.
KR1020000033582A 2000-06-19 2000-06-19 아날로그-디지털 변환기 및 디지털-아날로그 변환기를테스트하기 위한 장치 및 방법 KR100341575B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11698410B2 (en) 2020-12-29 2023-07-11 Samsung Electronics Co., Ltd. Semiconductor integrated circuit and method of testing the same
US11867757B2 (en) 2020-12-14 2024-01-09 Samsung Electronics Co., Ltd. Built-in self-test circuits and semiconductor integrated circuits including the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772840B1 (ko) * 2001-04-30 2007-11-02 삼성전자주식회사 아날로그/디지털 변환기의 선형특성 테스트장치 및 그 방법
US10401391B1 (en) * 2018-02-26 2019-09-03 Samsung Display Co., Ltd. Low overhead on chip scope

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960008342A (ko) * 1994-08-31 1996-03-22 가네꼬 히사시 아날로그/디지탈 혼재 집적회로 및 그의 테스트방법
JPH09178820A (ja) * 1995-12-25 1997-07-11 Advantest Corp Ｄｃ電圧印加装置
KR980012939A (ko) * 1996-07-29 1998-04-30 김광호 아날로그/디지탈 변환기 및/또는 디지탈/아날로그 변환기 테스트 방법
JPH10221406A (ja) * 1997-01-31 1998-08-21 Toshiba Microelectron Corp 半導体試験装置
JPH11326465A (ja) * 1998-05-21 1999-11-26 Matsushita Electric Ind Co Ltd Ａｄ・ｄａコンバータ内蔵半導体集積回路およびそのテスト方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960008342A (ko) * 1994-08-31 1996-03-22 가네꼬 히사시 아날로그/디지탈 혼재 집적회로 및 그의 테스트방법
JPH09178820A (ja) * 1995-12-25 1997-07-11 Advantest Corp Ｄｃ電圧印加装置
KR980012939A (ko) * 1996-07-29 1998-04-30 김광호 아날로그/디지탈 변환기 및/또는 디지탈/아날로그 변환기 테스트 방법
JPH10221406A (ja) * 1997-01-31 1998-08-21 Toshiba Microelectron Corp 半導体試験装置
JPH11326465A (ja) * 1998-05-21 1999-11-26 Matsushita Electric Ind Co Ltd Ａｄ・ｄａコンバータ内蔵半導体集積回路およびそのテスト方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11867757B2 (en) 2020-12-14 2024-01-09 Samsung Electronics Co., Ltd. Built-in self-test circuits and semiconductor integrated circuits including the same
US11698410B2 (en) 2020-12-29 2023-07-11 Samsung Electronics Co., Ltd. Semiconductor integrated circuit and method of testing the same

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