WO2022158347A1 - 自己診断回路、および半導体装置 - Google Patents

自己診断回路、および半導体装置 Download PDF

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WO2022158347A1
WO2022158347A1 PCT/JP2022/000689 JP2022000689W WO2022158347A1 WO 2022158347 A1 WO2022158347 A1 WO 2022158347A1 JP 2022000689 W JP2022000689 W JP 2022000689W WO 2022158347 A1 WO2022158347 A1 WO 2022158347A1
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WO
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voltage
circuit
self
comparator
output
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PCT/JP2022/000689
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English (en)
French (fr)
Inventor
亮介 住井
克寛 押川
貴行 松浦
Original Assignee
ローム株式会社
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests

Definitions

  • the present disclosure relates to self-diagnostic circuits.
  • UVLO low voltage in the power supply voltage of an IC
  • TSD function for detecting and protecting an overheating state of an IC chip
  • an object of the present disclosure is to provide a self-diagnostic circuit that can realize an effective configuration for diagnosing whether a circuit that detects an abnormality is functioning normally.
  • One aspect of the present disclosure is a self-diagnostic circuit that diagnoses an abnormality detection circuit having a first comparator capable of inputting a voltage based on an abnormality detection target voltage and a first reference voltage, a voltage switching unit that switches and outputs a voltage level based on the second reference voltage; a first path switching unit that switches between a path through which the voltage output from the voltage switching unit is input to the first comparator and a path through which the voltage based on the abnormality detection target voltage is input to the first comparator; a control unit that controls the voltage switching unit and the path switching unit; and a self-diagnostic circuit.
  • the self-diagnostic circuit of the present disclosure it is possible to realize an effective configuration for diagnosing whether the circuit that detects an abnormality is functioning normally.
  • FIG. 1 is a diagram showing a configuration for external connection of a PMIC according to an exemplary embodiment of the present disclosure.
  • FIG. 2 is a diagram showing the internal configuration of a PMIC according to an exemplary embodiment of the present disclosure;
  • FIG. 3 is a diagram showing the configuration of a self-diagnostic circuit for diagnosing each of the undervoltage detection circuit and the overvoltage detection circuit.
  • FIG. 4 is a timing chart showing an operation example when the PMIC is activated.
  • FIG. 5 is a timing chart showing an example of the self-diagnosis operation of the voltage reduction detection circuit in analog self-diagnosis mode (A-BIST) or the like.
  • FIG. 6 is a diagram showing the configuration of an abnormality detection circuit according to a comparative example.
  • FIG. 6 is a diagram showing the configuration of an abnormality detection circuit according to a comparative example.
  • FIG. 6 shows the configuration of a reduced voltage detection circuit 101 as an abnormality detection circuit.
  • FIG. 6 also shows the configuration of the self-diagnosis circuit BST101.
  • the circuit configuration shown in FIG. 6 is provided in the power supply IC.
  • the power supply IC has a DC/DC converter function.
  • the voltage drop detection circuit 101 is a circuit that detects a voltage drop of the output voltage Vo (DC output voltage) due to the DC/DC converter function.
  • the voltage drop detection circuit 101 includes a comparator CMP11, an inverter IV11, resistors R11 to R15, and an NMOS transistor (N-channel MOSFET (metal-oxide-semiconductor field-effect transistor)) NM11. is doing.
  • resistor R11 One end of the resistor R11 is connected to the FB terminal. An output voltage Vo is applied to the FB terminal. The other end of resistor R11 is connected to one end of resistor R12 at node N11.
  • the node N11 is connected to the non-inverting input terminal (+) of the comparator CMP11.
  • One end of the resistor R13 is connected to the application end of the reference voltage Vref.
  • the other end of resistor R13 is connected to one end of resistor R14 at node N13.
  • the node N13 is connected to the inverting input terminal (-) of the comparator CMP11.
  • the output end of comparator CMP11 is connected to the input end of inverter IV11 at node N15.
  • the node N15 is connected to the gate of the NMOS transistor NM11.
  • the source of the NMOS transistor NM11 is connected to the ground potential application terminal.
  • a drain of the NMOS transistor NM11 is connected to a node N14 to which the other end of the resistor R14 and one end of the resistor R15 are connected.
  • the other end of the resistor R15 is connected to the ground potential application end.
  • the self-diagnostic circuit BST101 has an NMOS transistor NM12, a resistor R16, and a control logic section 100.
  • One end of resistor R16 is connected to the other end of resistor R12 at node N12.
  • the other end of the resistor R16 is connected to the ground potential application end.
  • the drain of NMOS transistor NM12 is connected to node N12.
  • the source of the NMOS transistor NM12 is connected to the ground potential application terminal.
  • the control logic unit 100 applies the BIST signal Bst12 as a gate signal to the gate of the NMOS transistor NM12.
  • the BIST signal Bst12 is Low and the NMOS transistor NM12 is off.
  • the comparator input signal CMP11INp generated at the node N11 by dividing the output voltage Vo by the resistors R11, R12, and R16 is input to the non-inverting input terminal (+) of the comparator CMP11.
  • the NMOS transistor NM11 and the resistor R15 are configured for a hysteresis function. Specifically, when the output of the comparator CMP11 is Low, the NMOS transistor NM11 is in the OFF state, and the comparator input signal CMP11INn generated at the node N13 by dividing the reference voltage Vref by the resistors R13 to R15 is the inverted input of the comparator CMP11. Entered at the end (-).
  • the NMOS transistor NM11 When the output of the comparator CMP11 is High, the NMOS transistor NM11 is on, and the comparator input signal CMP11INn generated at the node N13 by dividing the reference voltage Vref by the resistors R13 and R14 is applied to the inverting input terminal (-) of the comparator CMP11. is entered.
  • the voltage reduction detection signal UVD which is the output of the inverter IV11
  • the comparator input signal CMP11INp exceeds the comparator input signal CMP11INn and the output of the comparator CMP11 becomes High
  • the voltage reduction detection signal UVD becomes Low.
  • the control logic unit 100 determines that the output voltage Vo is in a voltage reduction abnormal state based on the voltage reduction detection signal UVD that has become High, and performs a protection operation. .
  • the control logic unit 100 sequentially switches and outputs the BIST signal Bst12 of different levels (Low, High).
  • the BIST signal Bst12 is Low
  • the NMOS transistor NM12 is in the OFF state
  • the comparator input signal CMP11INp generated at the node N11 by dividing the output voltage Vo by the resistors R11, R12, and R16 is applied to the non-inverting input terminal (+ ).
  • the NMOS transistor NM12 When the BIST signal Bst12 is High, the NMOS transistor NM12 is on, and the comparator input signal CMP11INp generated at the node N11 by dividing the output voltage Vo by the resistors R11 and R12 is the non-inverting input terminal (+ ).
  • the comparator CMP11 when the comparator CMP11 is operating normally, after the power supply IC starts up and the output voltage Vo rises, in the BIST mode, if the BIST signal Bst12 is Low, the output of the comparator CMP11 becomes High and the voltage is reduced. The detection signal UVD becomes Low. On the other hand, in the BIST mode, when the BIST signal Bst12 is High, the output of the comparator CMP11 becomes Low and the voltage reduction detection signal UVD becomes High.
  • the self-diagnostic circuit BST101 forcibly switches the level of the comparator input signal CMP11INp to detect whether or not the level of the voltage reduction detection signal UVD is switched, so that the voltage reduction detection circuit 101 can operate normally. It is possible to determine whether
  • the self-diagnostic operation described above is performed in a state where the output voltage Vo has risen and stabilized.
  • the self-diagnostic operation takes a certain amount of time, even if the abnormality detection function is abnormal, the abnormality detection function will be determined to be abnormal by the self-diagnosis and the abnormal output will not be produced until the IC is shut down. There is a possibility that the voltage Vo may be output.
  • the self-diagnostic operation may not operate normally depending on the output voltage Vo. For example, when the output voltage Vo is 0 V at startup, in the configuration shown in FIG. 6, even if the level of the BIST signal Bst12 is switched, the comparator input signal CMP11INp is only 0 V, and the output logic of the comparator CMP11 cannot be switched. . Therefore, the self-diagnostic operation becomes impossible.
  • the abnormality detection target voltage (the output voltage Vo in the example of FIG. 6), which is the target of abnormality detection by the abnormality detection circuit.
  • FIG. 1 is a diagram showing a configuration for external connection of PMIC 1 according to an exemplary embodiment of the present disclosure.
  • FIG. 2 is a diagram showing the internal configuration of the PMIC1.
  • the PMIC 1 shown in FIGS. 1 and 2 is a semiconductor device (power supply IC package) that includes a plurality of power supply circuits for supplying power to a CMOS sensor device 30 mounted on a vehicle.
  • the CMOS sensor device 30 is mounted on an in-vehicle camera system.
  • the PMIC 1 includes external terminals for establishing electrical connection with the outside, such as a VIN terminal, a VREG50 terminal, a VREG15 terminal, a BOOT1 terminal, a SW1 terminal, a PGND1 terminal, an FB1 terminal, an FB2 terminal, and a PVIN2 terminal. terminal, SW2 terminal, PGND23 terminal, SW3 terminal, PVIN3 terminal, FB3 terminal, VO4 terminal, RSTOUT terminal, WAROUT terminal, SCL terminal, SDA terminal, and GND terminal.
  • the PMIC 1 includes an internal voltage generator 2, an internal voltage generator 3, a reference voltage generator 4, a power supply voltage UVLO (Under Voltage Lock Out) circuit 5, and an internal voltage UVLO circuit 6. , an internal voltage UVLO circuit 7, an OTP (One Time Programmable ROM) 8, a TSD (Thermal Shut Down) circuit 9, a TW (Thermal Warning) circuit 10, a first DC/DC circuit 11, and a second DC/DC circuit 12, a third DC/DC circuit 13, an LDO (Low Dropout) 14, a control logic unit 15, an I2C input/output unit 16, a reset input/output unit 17, and a warning input/output unit 18.
  • the PMIC 1 further includes a first overvoltage detection circuit 19, a first undervoltage detection circuit 20, a second overvoltage detection circuit 21, a second undervoltage detection circuit 22, and a second undervoltage protection circuit.
  • the VIN terminal is connected to the application end of the power supply voltage (input power supply voltage) Vin.
  • the internal voltage Vreg 50 serves as power supply voltages for the internal voltage generator 3 and the first DC/DC circuit 11 .
  • the internal voltage Vreg50 can be externally output from the VREG50 terminal.
  • the internal voltage Vreg15 becomes the power supply voltage for each part in the PMIC1.
  • Internal voltage Vreg15 is used as a reference voltage in first, second and third DC/DC circuits 11, 12 and 13 and LDO14.
  • the internal voltage Vreg15 can be externally output from the VREG15 terminal.
  • the reference voltage generator 4 generates the first reference voltage Vref1 and the second reference voltage Vref2 based on the internal voltage Vreg15.
  • the first reference voltage Vref1 is used as a reference voltage for various fault detection circuits and fault protection circuits in the PMIC1.
  • the second reference voltage Vref2 is used as a reference voltage for a self-diagnostic circuit, which will be described later.
  • the power supply voltage UVLO circuit 5 is an anomaly protection circuit that detects low voltage anomalies in the power supply voltage Vin.
  • the power supply voltage UVLO circuit 5 outputs a UVLO signal UVLOVIN to the control logic unit 15 .
  • the control logic unit 15 shuts down the IC when the low voltage abnormality of the power supply voltage Vin is detected.
  • the internal voltage UVLO circuit 6 is an anomaly protection circuit that detects low voltage anomalies in the internal voltage Vreg50.
  • the internal voltage UVLO circuit 6 outputs a UVLO signal UVLOREG50 to the control logic section 15.
  • FIG. The control logic unit 15 shifts to the safe mode state when the low voltage abnormality of the internal voltage Vreg50 is detected.
  • the internal voltage UVLO circuit 7 is an anomaly protection circuit that detects low voltage anomalies in the internal voltage Vreg15.
  • the internal voltage UVLO circuit 7 outputs a UVLO signal UVLOREG15 to the control logic section 15 .
  • the control logic unit 15 shifts to a standby state when a low voltage abnormality of the internal voltage Vreg15 is detected.
  • OTP8 is a ROM that can be written only once, and stores various data. Data is read from the OTP 8 by the control logic unit 15 .
  • the TSD circuit 9 is an overheat protection circuit and outputs an overheat protection signal TSD to the control logic section 15 .
  • a first predetermined temperature eg, 175° C.
  • the TW circuit 10 is an overheat detection circuit and outputs an overheat warning signal TW to the control logic section 15 .
  • a second predetermined temperature eg, 140° C.
  • the first DC/DC circuit 11 configures a first DC/DC converter 41 (FIG. 1) together with an inductor L1, an output capacitor Co1, and a boot capacitor Cb1 arranged outside the PMIC1.
  • the first DC/DC converter 41 is a step-down converter (Buck Converter) that inputs a power supply voltage Vin (eg, 15.0 V) and outputs an output voltage Vo1 (eg, 3.7 V).
  • the SW1 terminal is a terminal to which the switching output of the first DC/DC circuit 11 is applied.
  • the SW1 terminal is connected to one end of the inductor L1.
  • the other end of inductor L1 is connected to one end of output capacitor Co1.
  • the other end of the output capacitor Co1 is connected to the PGND1 terminal.
  • a PGND1 terminal is a ground terminal for the first DC/DC circuit 11 and is connected to a ground potential application terminal.
  • a boot capacitor Cb1 constitutes a bootstrap.
  • One end of the boot capacitor Cb1 is connected to the BOOT1 terminal.
  • the other end of the boot capacitor Cb1 is connected to the SW1 terminal.
  • a boot voltage generated at the BOOT1 terminal is supplied to the high side driver in the first DC/DC circuit 11 .
  • an output voltage Vo1 is generated at the node where the inductor L1 and the output capacitor Co1 are connected.
  • the output voltage Vo1 is applied to the PVIN2 terminal and the PVIN3 terminal and used as the input power supply for the second DC/DC circuit 12 and the third DC/DC circuit 13, respectively.
  • the output voltage Vo1 is applied to the FB1 terminal.
  • the FB1 terminal is a terminal for feeding back the output voltage Vo1 to the first DC/DC circuit 11 .
  • the output voltage Vo1 applied to the FB1 terminal is also used as an input power source for the LDO 14.
  • the second DC/DC circuit 12 constitutes a second DC/DC converter 42 (FIG. 1) together with an inductor L2 and an output capacitor Co2 arranged outside the PMIC1.
  • the second DC/DC converter 42 is a step-down converter (Buck Converter) that receives the output voltage Vo1 applied to the PVIN2 terminal and outputs an output voltage Vo2 (for example, 1.1 V).
  • the SW2 terminal is a terminal to which the switching output of the second DC/DC circuit 12 is applied.
  • the SW2 terminal is connected to one end of the inductor L2.
  • the other end of inductor L2 is connected to one end of output capacitor Co2.
  • the other end of the output capacitor Co2 is connected to the PGND23 terminal.
  • the PGND 23 terminal is connected to the ground potential application end and serves as a ground terminal for the second DC/DC circuit 12 and the third DC/DC circuit 13 .
  • an output voltage Vo2 is generated at the node where the inductor L2 and the output capacitor Co2 are connected.
  • the output voltage Vo2 is supplied to the CMOS sensor device 30 as a power supply voltage.
  • the output voltage Vo2 is applied to the FB2 terminal.
  • the FB2 terminal is a terminal for feeding back the output voltage Vo2 to the second DC/DC circuit 12 .
  • the third DC/DC circuit 13 constitutes a third DC/DC converter 43 (FIG. 1) together with an inductor L3 and an output capacitor Co3 arranged outside the PMIC1.
  • the third DC/DC converter 43 is a step-down converter (Buck Converter) that receives the output voltage Vo1 applied to the PVIN3 terminal and outputs an output voltage Vo3 (for example, 1.8V).
  • the SW3 terminal is a terminal to which the switching output of the third DC/DC circuit 13 is applied.
  • the SW3 terminal is connected to one end of the inductor L3.
  • the other end of inductor L3 is connected to one end of output capacitor Co3.
  • the other end of the output capacitor Co3 is connected to the PGND23 terminal.
  • an output voltage Vo3 is generated at the node where the inductor L3 and the output capacitor Co3 are connected.
  • the output voltage Vo3 is supplied to the CMOS sensor device 30 as a power supply voltage.
  • the output voltage Vo3 is applied to the FB3 terminal.
  • the FB3 terminal is a terminal for feeding back the output voltage Vo3 to the third DC/DC circuit 13 .
  • the LDO 14 is a linear regulator that receives the output voltage Vo1 applied to the FB1 terminal and outputs an output voltage Vo4 (eg, 3.3 V).
  • Vo4 an output voltage
  • the output voltage Vo4 is externally output from the VO4 terminal and supplied to the CMOS sensor device 30 as a power supply voltage.
  • the VO4 terminal is also used as a terminal for feeding back the output voltage Vo4 to the LDO14.
  • the control logic unit 15 is a control unit that controls the PMIC 1 in an integrated manner.
  • the I2C input/output unit 16 performs I2C communication with the CMOS sensor device 30 via the SDA terminal and SCL terminal.
  • I2C is a type of serial interface.
  • the SDA terminal is used for input/output of serial interface data.
  • the SCL terminal is used to input the serial interface clock.
  • the reset input/output unit 17 outputs the reset output signal Rsto to the CMOS sensor device 30 via the RSTOUT terminal.
  • the reset output signal Rsto is set to a level indicating an abnormality (for example, Low) when an abnormality is detected by the abnormality protection circuit.
  • the warning input/output unit 18 outputs the warning output signal Wo to the CMOS sensor device 30 via the WAROUT terminal.
  • the warning output signal Wo is set to a level indicating an abnormality (for example, Low) when an abnormality is detected by an abnormality detection circuit or an abnormality protection circuit.
  • the first overvoltage detection circuit 19, the second overvoltage detection circuit 21, the third overvoltage detection circuit 24, and the fourth overvoltage detection circuit 27 are abnormality detection circuits that detect an overvoltage abnormality.
  • the first overvoltage detection circuit 19 is a circuit that detects an overvoltage of the output voltage Vo1 applied to the FB1 terminal, and outputs an overvoltage detection signal OVD1.
  • the second overvoltage detection circuit 21 is a circuit for detecting an overvoltage of the output voltage Vo2 applied to the FB2 terminal, and outputs an overvoltage detection signal OVD2.
  • the third overvoltage detection circuit 24 is a circuit for detecting an overvoltage of the output voltage Vo3 applied to the FB3 terminal, and outputs an overvoltage detection signal OVD3.
  • the fourth overvoltage detection circuit 27 is a circuit for detecting an overvoltage of the output voltage Vo4 applied to the VO4 terminal, and outputs an overvoltage detection signal OVD4.
  • the first reduced voltage detection circuit 20, the second reduced voltage detection circuit 22, the third reduced voltage detection circuit 25, and the fourth reduced voltage detection circuit 28 are abnormality detection circuits that detect a reduced voltage abnormality.
  • the first voltage drop detection circuit 20 is a circuit that detects a voltage drop of the output voltage Vo1 applied to the FB1 terminal, and outputs a voltage drop detection signal UVD1.
  • the second voltage drop detection circuit 22 is a circuit that detects voltage drop of the output voltage Vo2 applied to the FB2 terminal, and outputs a voltage drop detection signal UVD2.
  • the third voltage drop detection circuit 25 is a circuit for detecting a voltage drop of the output voltage Vo3 applied to the FB3 terminal, and outputs a voltage drop detection signal UVD3.
  • the fourth voltage drop detection circuit 28 is a circuit for detecting a voltage drop of the output voltage Vo4 applied to the VO4 terminal, and outputs a voltage drop detection signal UVD4.
  • the TW circuit 10 is an abnormality detection circuit that detects an overheating abnormality.
  • the control logic unit 15 When an abnormality is detected by any of the above-described abnormality detection circuits, the control logic unit 15 continues the active state (normal operation state), but sets the warning output signal Wo to a level indicating abnormality (for example, Low). , alerts the CMOS sensor device 30 . At this time, the reset output signal Rsto is set to a level indicating normality (for example, High).
  • the second undervoltage protection circuit 23, the third undervoltage protection circuit 26, and the fourth undervoltage protection circuit 29 are abnormality protection circuits that detect undervoltage abnormality.
  • the second undervoltage protection circuit 23 is a circuit that detects a voltage drop in the output voltage Vo2 applied to the FB2 terminal, and outputs a undervoltage protection signal UVP2.
  • the third under-voltage protection circuit 26 is a circuit that detects a voltage drop in the output voltage Vo3 applied to the FB3 terminal, and outputs a under-voltage protection signal UVP3.
  • the fourth undervoltage protection circuit 29 is a circuit for detecting a voltage reduction of the output voltage Vo4 applied to the VO4 terminal, and outputs a undervoltage protection signal UVP4.
  • the power supply voltage UVLO circuit 5, the internal voltage UVLO circuits 6 and 7, and the TSD circuit 9 are all abnormal protection circuits.
  • the control logic unit 15 transitions to any one of shutdown state, safe mode state, and standby state.
  • the control logic section 15 shifts to the safe mode. Also, at this time, the control logic unit 15 sets both the warning output signal Wo and the reset output signal Rsto to a level indicating an abnormality (for example, Low), and notifies the CMOS sensor device 30 of the abnormality.
  • the anomaly protection circuit has the function of detecting an anomaly, it can also be regarded as an anomaly detection circuit.
  • the PMIC 1 has a built-in self test (BIST) function for diagnosing whether the abnormality detection circuit and the abnormality protection circuit are operating normally.
  • BIST built-in self test
  • first to fourth overvoltage detection circuits 19, 21, 24 and 27, first to fourth undervoltage detection circuits 20, 22, 25 and 28, and second to fourth undervoltage protection circuits A self-diagnostic circuit is provided corresponding to each of 23, 26 and 29 ("A-BIST" in FIG. 2).
  • the voltage drop detection circuit 20 has a comparator CMP1, an inverter IV1, resistors R1 to R3, and an NMOS transistor NM1. More specifically, one end of the resistor R1 is connected to the FB1 terminal. The other end of resistor R1 is connected to one end of resistor R2 at node N1. The node N1 is connected to one end of a second path changeover switch SW_UVD2 included in the self-diagnostic circuit BST1, which will be described later. The other end of the second path switch SW_UVD2 is connected to the non-inverting input terminal (+) of the comparator CMP1 at the node N3. The inverting input terminal (-) of the comparator CMP1 is connected to the application terminal of the first reference voltage Vref1 generated by the reference voltage generator 4. FIG. The output terminal of the comparator CMP1 is connected to the input terminal of the inverter IV1.
  • the NMOS transistor NM1 and resistor R3 are provided for hysteresis function.
  • the output terminal of the inverter IV1 is connected to the gate of the NMOS transistor NM1.
  • the source of the NMOS transistor NM1 is connected to the ground potential application terminal.
  • a drain of the NMOS transistor NM1 is connected to a node N2 to which the other end of the resistor R2 and one end of the resistor R3 are connected.
  • the other end of the resistor R3 is connected to the ground potential application end.
  • the self-diagnostic circuit BST1 includes a first path switch SW_UVD1, a second path switch SW_UVD2, a first path switch SW_OVD1, a second path switch SW_OVD2, a high side switch SW_BIST_H, a low side switch SW_BIST_L, resistors R7 to R9, and a control logic unit 15 .
  • the first path changeover switch SW_UVD1, the second path changeover switch SW_UVD2, the first path changeover switch SW_OVD1, the second path changeover switch SW_OVD2, the high side switch SW_BIST_H, and the low side switch SW_BIST_L are on/off controlled by the control logic unit 15, respectively.
  • resistor R7 One end of the resistor R7 is connected to the application end of the second reference voltage Vref2 generated by the reference voltage generator 4.
  • the other end of resistor R7 is connected to one end of resistor R8 at node N4.
  • the other end of resistor R8 is connected to one end of resistor R9 at node N5.
  • the other end of the resistor R9 is connected to the ground potential application end.
  • the node N4 is connected to one end of the high side switch SW_BIST_H.
  • the other end of the high side switch SW_BIST_H is connected to one end of the first path changeover switch SW_UVD1 at the node N6.
  • the other end of the first path changeover switch SW_UVD1 is connected to the node N3.
  • the node N5 is connected to one end of the low-side switch SW_BIST_L.
  • the other end of the low-side switch SW_BIST_L is connected to node N6 at node N7.
  • the overvoltage detection circuit 19 also has a comparator CMP2, an inverter IV2, resistors R4 to R6, and an NMOS transistor NM2.
  • the node N7 is connected to one end of the first path switch SW_OVD1.
  • the other end of the first path changeover switch SW_OVD1 is connected to a node N8 to which the second path changeover switch SW_OVD2 and the non-inverting input terminal (+) of the comparator CMP2 are connected.
  • the first path changeover switch SW_OVD1 is turned off, and the second path changeover switch SW_OVD2 is turned on.
  • the voltage generated by dividing the output voltage Vo1 applied to the FB1 terminal by R4 to R6 is applied to the non-inverting input terminal (+) of the comparator CMP2 via the second path switch SW_OVD2 as the comparator input signal CMP2IN.
  • the comparator CMP2 compares the comparator input signal CMP2IN with the first reference voltage Vref1.
  • the overvoltage detection signal OVD1 which is the output of the comparator CMP2
  • the comparator input signal CMP2IN exceeds the first reference voltage Vref1
  • the overvoltage detection signal OVD1 output from the comparator CMP2 becomes High.
  • the overvoltage detection signal OVD 1 is input to the control logic section 15 . In this manner, when an overvoltage occurs in the output voltage Vo1, the control logic unit 15 can be notified of the high overvoltage detection signal OVD1 indicating an abnormality.
  • the control logic unit 15 turns on the first path switch SW_UVD1 and turns off the second path switch SW_UVD2. Further, the control logic unit 15 turns off the first path changeover switch SW_OVD1. In this case, the control logic unit 15 has a first state in which the high side switch SW_BIST_H is turned on and the low side switch SW_BIST_L is turned off, and a second state in which the high side switch SW_BIST_H is turned off and the low side switch SW_BIST_L is turned on. , switch.
  • the voltage (first level voltage) generated at the node N4 by dividing the second reference voltage Vref2 by the resistors R7 to R9 is the high-side switch SW_BIST_H and the first path switch SW_UVD1.
  • the non-inverting input terminal (+) of the comparator CMP1 as the comparator input signal CMP1IN.
  • the comparator CMP1 is operating normally, the output of the comparator CMP1 becomes High and the voltage reduction detection signal UVD1 becomes Low.
  • the voltage (second level voltage) generated at the node N5 by dividing the second reference voltage Vref2 by the resistors R7 to R9 passes through the low side switch SW_BIST_L and the first path switch SW_UVD1. is input to the non-inverting input terminal (+) of the comparator CMP1 as the comparator input signal CMP1IN.
  • the comparator CMP1 operates normally, the output of the comparator CMP1 becomes Low and the voltage drop detection signal UVD1 becomes High.
  • control logic unit 15 can diagnose whether the voltage reduction detection circuit 20 is normal by determining whether the level of the voltage reduction detection signal UVD1 is switched between High and Low.
  • control logic unit 15 turns on the first path changeover switch SW_OVD1 and turns off the second path changeover switch SW_OVD2. Further, the control logic unit 15 turns off the first path switch SW_UVD1. In this case, the control logic unit 15 switches between the first state and the second state.
  • the voltage generated at the node N4 by dividing the second reference voltage Vref2 by the resistors R7 to R9 passes through the high-side switch SW_BIST_H and the first path switch SW_OVD1 to the non-voltage of the comparator CMP2.
  • a comparator input signal CMP2IN is input to the inverting input terminal (+). In this case, if the comparator CMP2 is operating normally, the overvoltage detection signal OVD1, which is the output of the comparator CMP2, becomes High.
  • the voltage generated at the node N5 by dividing the second reference voltage Vref2 by the resistors R7 to R9 is applied to the non-inverting input of the comparator CMP2 via the low-side switch SW_BIST_L and the first path switch SW_OVD1.
  • a comparator input signal CMP2IN is input to the terminal (+). In this case, if the comparator CMP2 is operating normally, the overvoltage detection signal OVD1, which is the output of the comparator CMP2, becomes Low.
  • control logic unit 15 can diagnose whether the overvoltage detection circuit 19 is normal by determining whether the level of the overvoltage detection signal OVD1 is switched between High and Low.
  • the voltage switching unit 50 that switches the level of the voltage based on the second reference voltage Vref2 and outputs the voltage is configured from the resistors R7 to R9, the high side switch SW_BIST_H, and the low side switch SW_BIST_L.
  • the first path switching switches SW_UVD1 and SW_OVD1 and the second path switching switches SW_UVD2 and SW_OVD2 are the first path for applying the voltage based on the second reference voltage Vref2 to the comparator and the voltage based on the output voltage Vo1 for applying to the comparator.
  • Route switching units 51 and 52 for switching between the second route and the second route are configured.
  • the first path switching unit 51 includes a first path switching switch SW_UVD1 and a second path switching switch SW_UVD2.
  • the second path switching unit 52 includes a first path switching switch SW_OVD1 and a second path switching switch SW_OVD2.
  • the first path selector switches SW_UVD1 and SW_OVD1 are turned on, and the second path selector switches SW_UVD2 and SW_OVD2 are turned off, thereby blocking the second path and securing the first path. .
  • the control logic unit 15 can diagnose the abnormality detection circuit based on whether the output level of the comparator is switched.
  • diagnosis of the abnormality detection circuit can be performed regardless of the value of the output voltage Vo1, which is the voltage to be detected for abnormality. As will be described later, this makes it possible to perform a self-diagnostic operation before the output voltage Vo1 rises when the IC is started.
  • switching between the first state and the second state by the high-side switch SW_BIST_H and the low-side switch SW_BIST_L may be started from any state, and the number of times of switching is not limited as long as it is one or more times. .
  • the on/off state of the second path changeover switches SW_UVD2 and SW_OVD2 does not matter in one abnormality detection circuit that performs the self-diagnostic operation and the other abnormality detection circuit.
  • self-diagnosis circuits can be provided in the same configuration as in FIG. 3 for the second overvoltage detection circuit 21 and the second undervoltage detection circuit 22 .
  • the second undervoltage protection circuit 23 and its self-diagnostic circuit the same configurations as the first undervoltage detection circuit 20, the first path changeover switch SW_UVD1, and the second path changeover switch SW_UVD2 shown in FIG. It may be added to the overvoltage detection circuit 21 and the second undervoltage detection circuit 22 .
  • the third overvoltage detection circuit 24 the third undervoltage detection circuit 25, the third undervoltage protection circuit 26, and their self-diagnosis circuits
  • the fourth overvoltage detection circuit 27, the fourth undervoltage detection circuit 28, and the fourth Undervoltage protection circuit 29 and their self-diagnosis circuits may be configured in the same manner as second overvoltage detection circuit 21, second undervoltage detection circuit 22, and second undervoltage protection circuit 23 and their self-diagnosis circuits. Just do it.
  • the voltages to be detected for abnormality are the output voltages Vo1 to Vo4 of the power supply circuit.
  • a self-diagnostic circuit may be constructed. That is, it is possible to apply a self-diagnostic circuit in a UVLO circuit or an overheat detection/protection circuit.
  • FIG. 4 is a timing chart showing an operation example when the PMIC 1 is activated.
  • the control logic unit 15 is in a standby state, and the IC stops operating.
  • the internal voltages Vreg50 and Vreg15 also start to rise.
  • control logic unit 15 In the digital self-diagnostic mode state, when it is diagnosed that it is normal, the control logic unit 15 shifts to the OTP load state. Here, the control logic unit 15 reads data from the OTP 8 and initializes settings.
  • the control logic unit 15 shifts to the analog self-diagnostic mode state (A-BIST).
  • A-BIST analog self-diagnostic mode state
  • self-diagnostic operations of various overvoltage detection circuits, undervoltage detection circuits, and undervoltage protection circuits are performed.
  • the self-diagnostic operation of the UVLO circuit and overheating abnormality detection/protection circuit may be performed.
  • the analog self-diagnostic mode state if all circuits are diagnosed as normal, and under the conditions that the UVLO of the power supply voltage Vin is canceled and the UVLO of the internal voltage Vreg50 is canceled, control is performed.
  • the logic unit 15 transitions from the analog self-diagnostic mode state to the startup state.
  • the control logic unit 15 controls the first to third DC/DC circuits 11, 12, 13 and the LDO 14 to sequentially raise the output voltages Vo1 to Vo4. More specifically, first, the rise of the output voltage Vo1 is started, the voltage reduction state of the output voltage Vo1 is canceled, and when it is detected that the output voltage Vo1 has risen normally, the rise of the output voltage Vo2 is started. Start. When the voltage reduction state of the output voltage Vo2 is canceled and it is detected that the output voltage Vo2 has risen normally, the rise of the output voltage Vo3 is started. Then, when the voltage reduction state of the output voltage Vo3 is canceled and it is detected that the output voltage Vo3 has risen normally, the rise of the output voltage Vo4 is started.
  • the control logic unit 15 raises the warning output signal Wo to High. If no abnormality is detected by the abnormality protection circuit within a predetermined delay time after the warning output signal Wo rises to High, the control logic unit 15 raises the reset output signal Rsto to High, Transition from the startup state to the active state (normal operating state).
  • the self-diagnostic operation (A-BIST) can be performed before the output voltages Vo1 to Vo4 rise.
  • diagnosis can be performed without outputting abnormal output voltages Vo1 to Vo4.
  • the control logic unit 15 shifts to the safe mode.
  • FIG. 5 is a timing chart showing an example of the self-diagnosis operation of the first reduced voltage detection circuit 20 (FIG. 3) in analog self-diagnosis mode (A-BIST) or the like.
  • A-BIST analog self-diagnosis mode
  • FIG. 5 regarding the state of the switch, High indicates an ON state, and Low indicates an OFF state.
  • the first path changeover switch SW_UVD1 is turned on, and the second path changeover switch SW_UVD2 is turned off.
  • the ON/OFF states of the high side switch SW_BIST_H and the low side switch SW_BIST_L are switched in the order of the first state ⁇ second state ⁇ first state.
  • the comparator input signal CMP1IN is switched from High ⁇ Low ⁇ High.
  • the control logic unit 15 diagnoses that the voltage reduction detection circuit 20 is normal.
  • control logic unit 15 can shift from the active state to the self-diagnostic mode state (SELF TEST). This transition is performed in accordance with a command from the CMOS sensor device 30 through I2C communication. In this self-diagnostic mode state as well, the self-diagnostic operation in the voltage reduction detection circuit 20 is performed in the same manner as in the analog self-diagnostic mode state.
  • SELF TEST self-diagnostic mode state
  • the self-diagnostic circuit (BST1) includes a first comparator ( A self-diagnostic circuit for diagnosing an abnormality detection circuit (20) having CMP1), a voltage switching unit (50) that switches and outputs a voltage level based on the second reference voltage (Vref2); A first path switching unit (51) that switches between a path through which the voltage output from the voltage switching unit is input to the first comparator and a path through which the voltage based on the abnormality detection target voltage is input to the first comparator.
  • a control section (15) for controlling the voltage switching section and the path switching section first configuration.
  • the voltage switching unit (50) has a first node (50) having one end connected to a first node (N4) at which a first level voltage based on the second reference voltage (Vref2) is generated.
  • a second switch having a switch (SW_BIST_H), one end connected to a second node (N5) generating a second level voltage based on the second reference voltage, and the other end connected to the other end of the first switch. and a switch (SW_BIST_L), and the first switch and the second switch may be on/off controlled by the control unit (15) (second configuration).
  • the voltage switching unit (50) A first resistor (R7) having one end connected to the application end of the second reference voltage (Vref2), and a second resistor (R7) having one end connected to the other end of the first resistor and the first node (N4). It has a configuration including a resistor (R8) and a third resistor (R9) having one end connected to the other end of the second resistor and the second node (N5) (third configuration).
  • the first path switching section (51) includes a third node (N6) to which the voltage output from the voltage switching section (50) is applied, and the A third switch (SW_UVD1) arranged between the input terminal of the first comparator (CMP1), a fourth node (N1) to which a voltage based on the abnormality detection target voltage (Vo1) is applied, and the first comparator and a fourth switch (SW_UVD2) disposed between the input end of the (fourth configuration).
  • the abnormality detection circuit (20) includes a fourth resistor (R1) having one end connected to the application terminal of the abnormality detection target voltage (Vo1), and a resistor other than the fourth resistor.
  • a fifth resistor (R2) having one end connected to the fourth node (N1) and a sixth resistor (R3) having one end connected to the other end of the fifth resistor at the fifth node (N2).
  • an NMOS transistor (NM1) including a gate driven based on the output of the first comparator and a drain connected to the fifth node (fifth configuration).
  • the first reference voltage (Vref1) is applied to one input terminal of the first comparator (CMP1)
  • the abnormality detection circuit (20, 19) has a second comparator (CMP2) having one input terminal to which the first reference voltage is applied
  • the self-diagnostic circuit (BST1) detects the voltage output from the voltage switching section (50) as the A second path switching unit that switches between a path through which the other input terminal of the second comparator is inputted and a path through which the voltage based on the abnormality detection target voltage (Vo1) is inputted to the other input terminal of the second comparator.
  • (52) may be used (sixth configuration).
  • the abnormality detection target voltage (Vo1) may be the output voltage of the power supply circuit (41) (seventh configuration).
  • the self-diagnostic operation may be performed before the output voltage (Vo1) rises when starting the IC (1) including the self-diagnostic circuit (BST1) (eighth configuration). .
  • the semiconductor device (1) has a configuration including the self-diagnostic circuit (BST1) having any one of the first to eighth configurations (ninth configuration).
  • a power supply circuit (14) for supplying power to the in-vehicle device (30) may be provided, and the abnormality detection target voltage (Vo4) may be the output voltage of the power supply circuit.
  • the present disclosure can be used, for example, for in-vehicle PMICs.

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Abstract

自己診断回路（ＢＳＴ１）は、異常検出対象電圧（Ｖｏ１）に基づく電圧と、第１基準電圧（Ｖｒｅｆ１）とを入力可能な第１コンパレータ（ＣＭＰ１）を有する異常検出回路（２０）を診断する自己診断回路であって、第２基準電圧（Ｖｒｅｆ２）に基づく電圧のレベルを切り替えて出力する電圧切替え部（５０）と、前記電圧切替え部から出力される電圧が前記第１コンパレータに入力される経路と、前記異常検出対象電圧に基づく電圧が前記第１コンパレータに入力される経路とを切り替える第１経路切替え部（５１）と、前記電圧切替え部および前記経路切替え部を制御する制御部（１５）と、を有する。

Description

自己診断回路、および半導体装置
　本開示は、自己診断回路に関する。
　従来、電源ＩＣなどの各種ＩＣには、異常を検出・保護する機能が備えられる場合が多い。このような機能の一例としては、電源回路の出力電圧の減電圧を検出・保護する機能、上記出力電圧の過電圧を検出・保護する機能、ＩＣの電源電圧の低電圧を検出・保護する機能（ＵＶＬＯ）、およびＩＣチップの過熱状態を検出・保護する機能（ＴＳＤ）などが挙げられる（ＵＶＬＯ機能の一例については特許文献１参照）。
特開２０１２－１７５８１６号公報
　ここで、昨今、車載用機器などにおいて、自己診断機能（ＢＩＳＴ：Built-In　Self　Test）を備えることが重要となっている。そこで、ＩＣにおいて、上記のような異常を検出・保護する機能が正常に機能しているかを診断する自己診断機能を備えることが要望されている。
　上記状況に鑑み、本開示は、異常を検出する回路が正常に機能しているかを診断する効果的な構成を実現できる自己診断回路を提供することを目的とする。
　本開示の一態様は、異常検出対象電圧に基づく電圧と、第１基準電圧とを入力可能な第１コンパレータを有する異常検出回路を診断する自己診断回路であって、
　第２基準電圧に基づく電圧のレベルを切り替えて出力する電圧切替え部と、
　前記電圧切替え部から出力される電圧が前記第１コンパレータに入力される経路と、前記異常検出対象電圧に基づく電圧が前記第１コンパレータに入力される経路とを切り替える第１経路切替え部と、
　前記電圧切替え部および前記経路切替え部を制御する制御部と、
　を有する、自己診断回路としている。
　本開示の自己診断回路によれば、異常を検出する回路が正常に機能しているかを診断する効果的な構成を実現できる。
図１は、本開示の例示的な実施形態に係るＰＭＩＣの外部接続に関する構成を示す図である。 図２は、本開示の例示的な実施形態に係るＰＭＩＣの内部構成を示す図である。 図３は、減電圧検出回路および過電圧検出回路それぞれを診断する自己診断回路の構成を示す図である。 図４は、ＰＭＩＣの起動時における動作例を示すタイミングチャートである。 図５は、アナログ自己診断モード状態（Ａ－ＢＩＳＴ）等における減電圧検出回路の自己診断動作の一例を示すタイミングチャートである。 図６は、比較例に係る異常検出回路の構成を示す図である。
　以下、本開示の例示的な実施形態について、図面を参照して説明する。
＜１．比較例＞
　まず、本開示の実施形態について説明する前に、本開示の実施形態と比較するための比較例について説明する。比較例について説明することで、本開示の意義が明らかとなる。
　図６は、比較例に係る異常検出回路の構成を示す図である。図６においては、異常検出回路として、減電圧検出回路１０１の構成を示す。また、図６においては、異常検出回路に加えて、自己診断回路ＢＳＴ１０１の構成も示されている。図６に示される回路構成は、電源ＩＣに備えられる。当該電源ＩＣは、ＤＣ／ＤＣコンバータ機能を有している。
　減電圧検出回路１０１は、上記ＤＣ／ＤＣコンバータ機能による出力電圧Ｖｏ（ＤＣ出力電圧）の減電圧を検出する回路である。具体的には、減電圧検出回路１０１は、コンパレータＣＭＰ１１と、インバータＩＶ１１と、抵抗Ｒ１１～Ｒ１５と、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor  field-effect  transistor））ＮＭ１１と、を有している。
　抵抗Ｒ１１の一端は、ＦＢ端子に接続される。ＦＢ端子には、出力電圧Ｖｏが印加される。抵抗Ｒ１１の他端は、ノードＮ１１において抵抗Ｒ１２の一端に接続される。ノードＮ１１は、コンパレータＣＭＰ１１の非反転入力端（＋）に接続される。抵抗Ｒ１３の一端は、基準電圧Ｖｒｅｆの印加端に接続される。抵抗Ｒ１３の他端は、ノードＮ１３において抵抗Ｒ１４の一端に接続される。ノードＮ１３は、コンパレータＣＭＰ１１の反転入力端（－）に接続される。コンパレータＣＭＰ１１の出力端は、ノードＮ１５においてインバータＩＶ１１の入力端に接続される。ノードＮ１５は、ＮＭＯＳトランジスタＮＭ１１のゲートに接続される。ＮＭＯＳトランジスタＮＭ１１のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＮＭ１１のドレインは、抵抗Ｒ１４の他端と抵抗Ｒ１５の一端とが接続されるノードＮ１４に接続される。抵抗Ｒ１５の他端は、グランド電位の印加端に接続される。
　また、自己診断回路ＢＳＴ１０１は、ＮＭＯＳトランジスタＮＭ１２と、抵抗Ｒ１６と、制御ロジック部１００と、を有する。抵抗Ｒ１６の一端は、ノードＮ１２において抵抗Ｒ１２の他端に接続される。抵抗Ｒ１６の他端は、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＮＭ１２のドレインは、ノードＮ１２に接続される。ＮＭＯＳトランジスタＮＭ１２のソースは、グランド電位の印加端に接続される。制御ロジック部１００は、ゲート信号としてＢＩＳＴ信号Ｂｓｔ１２をＮＭＯＳトランジスタＮＭ１２のゲートに印加させる。
　通常動作時には、ＢＩＳＴ信号Ｂｓｔ１２はＬｏｗであり、ＮＭＯＳトランジスタＮＭ１２はオフ状態である。これにより、出力電圧Ｖｏを抵抗Ｒ１１，Ｒ１２，Ｒ１６により分圧してノードＮ１１に発生するコンパレータ入力信号ＣＭＰ１１ＩＮｐがコンパレータＣＭＰ１１の非反転入力端（＋）に入力される。
　また、ＮＭＯＳトランジスタＮＭ１１および抵抗Ｒ１５は、ヒステリシス機能のための構成である。具体的には、コンパレータＣＭＰ１１の出力がＬｏｗの場合、ＮＭＯＳトランジスタＮＭ１１はオフ状態であり、基準電圧Ｖｒｅｆを抵抗Ｒ１３～Ｒ１５により分圧してノードＮ１３に発生するコンパレータ入力信号ＣＭＰ１１ＩＮｎがコンパレータＣＭＰ１１の反転入力端（－）に入力される。コンパレータＣＭＰ１１の出力がＨｉｇｈの場合、ＮＭＯＳトランジスタＮＭ１１はオン状態であり、基準電圧Ｖｒｅｆを抵抗Ｒ１３，Ｒ１４により分圧してノードＮ１３に発生するコンパレータ入力信号ＣＭＰ１１ＩＮｎがコンパレータＣＭＰ１１の反転入力端（－）に入力される。
　コンパレータ入力信号ＣＭＰ１１ＩＮｐがコンパレータ入力信号ＣＭＰ１１ＩＮｎを上回ってコンパレータＣＭＰ１１の出力がＨｉｇｈとなった場合、インバータＩＶ１１の出力である減電圧検出信号ＵＶＤはＬｏｗとなる。一方、コンパレータ入力信号ＣＭＰ１１ＩＮｐがコンパレータ入力信号ＣＭＰ１１ＩＮｎ以下であり、コンパレータＣＭＰ１１の出力がＬｏｗとなった場合、減電圧検出信号ＵＶＤはＨｉｇｈとなる。減電圧検出信号ＵＶＤは制御ロジック部１００に入力されるため、制御ロジック部１００はＨｉｇｈとなった減電圧検出信号ＵＶＤにより、出力電圧Ｖｏが減電圧異常状態であると判断し、保護動作を行う。
　また、ＢＩＳＴモード（診断モード）においては、制御ロジック部１００は、異なるレベル（Ｌｏｗ、Ｈｉｇｈ）のＢＩＳＴ信号Ｂｓｔ１２を順に切り替えて出力する。ＢＩＳＴ信号Ｂｓｔ１２がＬｏｗの場合、ＮＭＯＳトランジスタＮＭ１２はオフ状態であり、出力電圧Ｖｏを抵抗Ｒ１１，Ｒ１２，Ｒ１６により分圧してノードＮ１１に発生するコンパレータ入力信号ＣＭＰ１１ＩＮｐがコンパレータＣＭＰ１１の非反転入力端（＋）に入力される。
　また、ＢＩＳＴ信号Ｂｓｔ１２がＨｉｇｈの場合、ＮＭＯＳトランジスタＮＭ１２はオン状態であり、出力電圧Ｖｏを抵抗Ｒ１１，Ｒ１２により分圧してノードＮ１１に発生するコンパレータ入力信号ＣＭＰ１１ＩＮｐがコンパレータＣＭＰ１１の非反転入力端（＋）に入力される。
　従って、コンパレータＣＭＰ１１が正常に動作している場合、電源ＩＣが起動して出力電圧Ｖｏが立ち上がった後では、ＢＩＳＴモードにおいて、ＢＩＳＴ信号Ｂｓｔ１２がＬｏｗの場合、コンパレータＣＭＰ１１の出力がＨｉｇｈとなり、減電圧検出信号ＵＶＤはＬｏｗとなる。一方、ＢＩＳＴモードにおいて、ＢＩＳＴ信号Ｂｓｔ１２がＨｉｇｈの場合、コンパレータＣＭＰ１１の出力がＬｏｗとなり、減電圧検出信号ＵＶＤはＨｉｇｈとなる。
　このように、自己診断回路ＢＳＴ１０１は、コンパレータ入力信号ＣＭＰ１１ＩＮｐのレベルを強制的に切り替えることで、減電圧検出信号ＵＶＤのレベルが切り替わるか否かを検出し、減電圧検出回路１０１が正常に動作しているかを判定できる。
　しかしながら、上記の自己診断動作は、出力電圧Ｖｏが立ち上がって安定化した状態で実施されるものである。この場合、自己診断動作には一定の時間がかかるため、仮に異常検出機能が異常であった場合に、自己診断により異常検出機能が異常であると判定されてＩＣがシャットダウンされるまで異常な出力電圧Ｖｏが出力される虞があった。
　そこで、出力電圧Ｖｏが立ち上がる前に自己診断動作を実施することが考えられる。この場合、異常検出機能が異常であった場合に、出力電圧Ｖｏを立ち上げることなくＩＣのシャットダウンが可能である。しかしながら、ＩＣが起動するタイミングによって起動時の出力電圧Ｖｏは不定となるため、出力電圧Ｖｏによっては自己診断動作が正常に動作しない可能性がある。例えば、起動時に出力電圧Ｖｏが０Ｖであった場合は、図６に示す構成では、ＢＩＳＴ信号Ｂｓｔ１２のレベルを切り替えてもコンパレータ入力信号ＣＭＰ１１ＩＮｐは０Ｖにしかならず、コンパレータＣＭＰ１１の出力論理を切り替えることができない。従って、自己診断動作が不可能となってしまう。
　本願発明者は、上記のように独自に見出した課題に鑑み、異常検出回路により異常を検出する対象である異常検出対象電圧（図６の例であれば出力電圧Ｖｏ）の値によらずに自己診断動作が可能となる構成を考案した。以下、本開示の実施形態について説明する。
＜２．ＰＭＩＣの構成＞
　ここでは、本開示の例示的な実施形態に係るＰＭＩＣ（Power  Management  IC）の構成について説明する。図１は、本開示の例示的な実施形態に係るＰＭＩＣ１の外部接続に関する構成を示す図である。図２は、ＰＭＩＣ１の内部構成を示す図である。
　図１および図２に示すＰＭＩＣ１は、車載用のＣＭＯＳセンサ装置３０に電源を供給するための複数の電源回路を備える半導体装置（電源ＩＣパッケージ）である。ＣＭＯＳセンサ装置３０は、車載カメラシステムに搭載される。
　図１に示すように、ＰＭＩＣ１は、外部との電気的接続を確立するための外部端子として、ＶＩＮ端子、ＶＲＥＧ５０端子、ＶＲＥＧ１５端子、ＢＯＯＴ１端子、ＳＷ１端子、ＰＧＮＤ１端子、ＦＢ１端子、ＦＢ２端子、ＰＶＩＮ２端子、ＳＷ２端子、ＰＧＮＤ２３端子、ＳＷ３端子、ＰＶＩＮ３端子、ＦＢ３端子、ＶＯ４端子、ＲＳＴＯＵＴ端子、ＷＡＲＯＵＴ端子、ＳＣＬ端子、ＳＤＡ端子、およびＧＮＤ端子を有している。
　図２に示すように、ＰＭＩＣ１は、内部電圧生成部２と、内部電圧生成部３と、基準電圧生成部４と、電源電圧ＵＶＬＯ（Under  Voltage　Lock　Out）回路５と、内部電圧ＵＶＬＯ回路６と、内部電圧ＵＶＬＯ回路７と、ＯＴＰ（One  Time  Programmable  ROM）８と、ＴＳＤ（Thermal  Shut  Down）回路９と、ＴＷ（Thermal  Warning）回路１０と、第１ＤＣ／ＤＣ回路１１と、第２ＤＣ／ＤＣ回路１２と、第３ＤＣ／ＤＣ回路１３と、ＬＤＯ（Low  Dropout）１４と、制御ロジック部１５と、Ｉ２Ｃ入出力部１６と、リセット入出力部１７と、ワーニング入出力部１８と、を有している。
　ＰＭＩＣ１は、さらに図２に示すように、第１過電圧検出回路１９と、第１減電圧検出回路２０と、第２過電圧検出回路２１と、第２減電圧検出回路２２と、第２減電圧保護回路２３と、第３過電圧検出回路２４と、第３減電圧検出回路２５と、第３減電圧保護回路２６と、第４過電圧検出回路２７と、第４減電圧検出回路２８と、第４減電圧保護回路２９と、を有している。
　ＶＩＮ端子は、電源電圧（入力電源電圧）Ｖｉｎの印加端に接続される。内部電圧生成部２は、ＶＩＮ端子に印加される電源電圧Ｖｉｎに基づいて内部電圧Ｖｒｅｇ５０（＝５．０Ｖ）を生成する。内部電圧Ｖｒｅｇ５０は、内部電圧生成部３および第１ＤＣ／ＤＣ回路１１の各電源電圧となる。内部電圧Ｖｒｅｇ５０は、ＶＲＥＧ５０端子から外部出力可能である。
　内部電圧生成部３は、内部電圧Ｖｒｅｇ５０に基づいて内部電圧Ｖｒｅｇ１５（＝１．５Ｖ）を生成する。内部電圧Ｖｒｅｇ１５は、ＰＭＩＣ１における各部の電源電圧となる。また、内部電圧Ｖｒｅｇ１５は、第１，２，３ＤＣ／ＤＣ回路１１，１２，１３およびＬＤＯ１４における基準電圧として使用される。内部電圧Ｖｒｅｇ１５は、ＶＲＥＧ１５端子から外部出力可能である。
　基準電圧生成部４は、内部電圧Ｖｒｅｇ１５に基づいて第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２を生成する。第１基準電圧Ｖｒｅｆ１は、ＰＭＩＣ１における各種の異常検出回路および異常保護回路の基準電圧として使用される。また、第２基準電圧Ｖｒｅｆ２は、後述する自己診断回路の基準電圧として使用される。
　電源電圧ＵＶＬＯ回路５は、電源電圧Ｖｉｎの低電圧異常を検出する異常保護回路である。電源電圧ＵＶＬＯ回路５は、ＵＶＬＯ信号ＵＶＬＯＶＩＮを制御ロジック部１５に出力する。制御ロジック部１５は、電源電圧Ｖｉｎの低電圧異常が検出されると、ＩＣをシャットダウンさせる。
　内部電圧ＵＶＬＯ回路６は、内部電圧Ｖｒｅｇ５０の低電圧異常を検出する異常保護回路である。内部電圧ＵＶＬＯ回路６は、ＵＶＬＯ信号ＵＶＬＯＲＥＧ５０を制御ロジック部１５に出力する。制御ロジック部１５は、内部電圧Ｖｒｅｇ５０の低電圧異常が検出されると、セーフモード状態へ移行する。
　内部電圧ＵＶＬＯ回路７は、内部電圧Ｖｒｅｇ１５の低電圧異常を検出する異常保護回路である。内部電圧ＵＶＬＯ回路７は、ＵＶＬＯ信号ＵＶＬＯＲＥＧ１５を制御ロジック部１５に出力する。制御ロジック部１５は、内部電圧Ｖｒｅｇ１５の低電圧異常が検出されると、スタンバイ状態へ移行する。
　ＯＴＰ８は、１回のみ書き込みが可能なＲＯＭであり、各種データが格納されている。ＯＴＰ８は、制御ロジック部１５によりデータを読み込まれる。
　ＴＳＤ回路９は、過熱保護回路であり、過熱保護信号ＴＳＤを制御ロジック部１５に出力する。ＴＳＤ回路９によりＩＣチップのジャンクション温度が第１所定温度（例えば１７５℃）を上回ったことが検出されると、制御ロジック部１５はＩＣをシャットダウンさせる。
　ＴＷ回路１０は、過熱検出回路であり、過熱警告信号ＴＷを制御ロジック部１５に出力する。ＴＷ回路１０は、ＩＣチップのジャンクション温度が第２所定温度（＜第１所定温度、例えば１４０℃）を上回ったことを検出すると、過熱異常を警告する。
　第１ＤＣ／ＤＣ回路１１は、ＰＭＩＣ１外部に配置されるインダクタＬ１、出力コンデンサＣｏ１、およびブートコンデンサＣｂ１とともに第１ＤＣ／ＤＣコンバータ４１（図１）を構成する。第１ＤＣ／ＤＣコンバータ４１は、電源電圧Ｖｉｎ（例えば１５．０Ｖ）を入力として出力電圧Ｖｏ１（例えば３．７Ｖ）を出力する降圧コンバータ（Buck　Converter）である。
　ＳＷ１端子は、第１ＤＣ／ＤＣ回路１１のスイッチング出力が印加される端子である。ＳＷ１端子は、インダクタＬ１の一端に接続される。インダクタＬ１の他端は、出力コンデンサＣｏ１の一端に接続される。出力コンデンサＣｏ１の他端は、ＰＧＮＤ１端子に接続される。ＰＧＮＤ１端子は、グランド電位の印加端に接続され、第１ＤＣ／ＤＣ回路１１用のグランド端子である。ブートコンデンサＣｂ１は、ブートストラップを構成する。ブートコンデンサＣｂ１の一端は、ＢＯＯＴ１端子に接続される。ブートコンデンサＣｂ１の他端は、ＳＷ１端子に接続される。ＢＯＯＴ１端子に発生するブート電圧は、第１ＤＣ／ＤＣ回路１１におけるハイサイドドライバに供給される。
　第１ＤＣ／ＤＣ回路１１におけるスイッチング制御により、インダクタＬ１と出力コンデンサＣｏ１とが接続されるノードに出力電圧Ｖｏ１が生成される。出力電圧Ｖｏ１は、ＰＶＩＮ２端子およびＰＶＩＮ３端子に印加され、第２ＤＣ／ＤＣ回路１２および第３ＤＣ／ＤＣ回路１３のそれぞれの入力電源とされる。
　出力電圧Ｖｏ１は、ＦＢ１端子に印加される。ＦＢ１端子は、出力電圧Ｖｏ１を第１ＤＣ／ＤＣ回路１１に帰還させるための端子である。また、ＦＢ１端子に印加される出力電圧Ｖｏ１は、ＬＤＯ１４の入力電源としても使用される。
　第２ＤＣ／ＤＣ回路１２は、ＰＭＩＣ１外部に配置されるインダクタＬ２、および出力コンデンサＣｏ２とともに第２ＤＣ／ＤＣコンバータ４２（図１）を構成する。第２ＤＣ／ＤＣコンバータ４２は、ＰＶＩＮ２端子に印加される出力電圧Ｖｏ１を入力として出力電圧Ｖｏ２（例えば１．１Ｖ）を出力する降圧コンバータ（Buck　Converter）である。
　ＳＷ２端子は、第２ＤＣ／ＤＣ回路１２のスイッチング出力が印加される端子である。ＳＷ２端子は、インダクタＬ２の一端に接続される。インダクタＬ２の他端は、出力コンデンサＣｏ２の一端に接続される。出力コンデンサＣｏ２の他端は、ＰＧＮＤ２３端子に接続される。ＰＧＮＤ２３端子は、グランド電位の印加端に接続され、第２ＤＣ／ＤＣ回路１２および第３ＤＣ／ＤＣ回路１３用のグランド端子である。
　第２ＤＣ／ＤＣ回路１２におけるスイッチング制御により、インダクタＬ２と出力コンデンサＣｏ２とが接続されるノードに出力電圧Ｖｏ２が生成される。出力電圧Ｖｏ２は、ＣＭＯＳセンサ装置３０に電源電圧として供給される。また、出力電圧Ｖｏ２は、ＦＢ２端子に印加される。ＦＢ２端子は、出力電圧Ｖｏ２を第２ＤＣ／ＤＣ回路１２に帰還させるための端子である。
　第３ＤＣ／ＤＣ回路１３は、ＰＭＩＣ１外部に配置されるインダクタＬ３、および出力コンデンサＣｏ３とともに第３ＤＣ／ＤＣコンバータ４３（図１）を構成する。第３ＤＣ／ＤＣコンバータ４３は、ＰＶＩＮ３端子に印加される出力電圧Ｖｏ１を入力として出力電圧Ｖｏ３（例えば１．８Ｖ）を出力する降圧コンバータ（Buck　Converter）である。
　ＳＷ３端子は、第３ＤＣ／ＤＣ回路１３のスイッチング出力が印加される端子である。ＳＷ３端子は、インダクタＬ３の一端に接続される。インダクタＬ３の他端は、出力コンデンサＣｏ３の一端に接続される。出力コンデンサＣｏ３の他端は、ＰＧＮＤ２３端子に接続される。
　第３ＤＣ／ＤＣ回路１３におけるスイッチング制御により、インダクタＬ３と出力コンデンサＣｏ３とが接続されるノードに出力電圧Ｖｏ３が生成される。出力電圧Ｖｏ３は、ＣＭＯＳセンサ装置３０に電源電圧として供給される。また、出力電圧Ｖｏ３は、ＦＢ３端子に印加される。ＦＢ３端子は、出力電圧Ｖｏ３を第３ＤＣ／ＤＣ回路１３に帰還させるための端子である。
　ＬＤＯ１４は、ＦＢ１端子に印加される出力電圧Ｖｏ１を入力として出力電圧Ｖｏ４（例えば３．３Ｖ）を出力するリニアレギュレータである。出力電圧Ｖｏ４は、ＶＯ４端子から外部出力され、ＣＭＯＳセンサ装置３０に電源電圧として供給される。また、ＶＯ４端子は、出力電圧Ｖｏ４をＬＤＯ１４に帰還させる端子としても使用される。
　制御ロジック部１５は、ＰＭＩＣ１を統括的に制御する制御部である。
　Ｉ２Ｃ入出力部１６は、ＳＤＡ端子およびＳＣＬ端子を介してＣＭＯＳセンサ装置３０との間でＩ２Ｃ通信を行う。Ｉ２Ｃは、シリアルインタフェースの一種である。ＳＤＡ端子は、シリアルインタフェースデータの入出力に使用される。ＳＣＬ端子は、シリアルインタフェースクロックの入力に使用される。
　リセット入出力部１７は、ＲＳＴＯＵＴ端子を介してリセット出力信号ＲｓｔｏをＣＭＯＳセンサ装置３０に出力する。リセット出力信号Ｒｓｔｏは、後述するように、異常保護回路により異常が検出された場合に、異常を示すレベル（例えばＬｏｗ）とされる。
　ワーニング入出力部１８は、ＷＡＲＯＵＴ端子を介してワーニング出力信号ＷｏをＣＭＯＳセンサ装置３０に出力する。ワーニング出力信号Ｗｏは、後述するように、異常検出回路または異常保護回路により異常が検出された場合に、異常を示すレベル（例えばＬｏｗ）とされる。
＜３．異常検出回路＞
　第１過電圧検出回路１９、第２過電圧検出回路２１、第３過電圧検出回路２４、および第４過電圧検出回路２７は、過電圧異常を検出する異常検出回路である。
　第１過電圧検出回路１９は、ＦＢ１端子に印加される出力電圧Ｖｏ１の過電圧を検出する回路であり、過電圧検出信号ＯＶＤ１を出力する。第２過電圧検出回路２１は、ＦＢ２端子に印加される出力電圧Ｖｏ２の過電圧を検出する回路であり、過電圧検出信号ＯＶＤ２を出力する。第３過電圧検出回路２４は、ＦＢ３端子に印加される出力電圧Ｖｏ３の過電圧を検出する回路であり、過電圧検出信号ＯＶＤ３を出力する。第４過電圧検出回路２７は、ＶＯ４端子に印加される出力電圧Ｖｏ４の過電圧を検出する回路であり、過電圧検出信号ＯＶＤ４を出力する。
　第１減電圧検出回路２０、第２減電圧検出回路２２、第３減電圧検出回路２５、および第４減電圧検出回路２８は、減電圧異常を検出する異常検出回路である。
　第１減電圧検出回路２０は、ＦＢ１端子に印加される出力電圧Ｖｏ１の減電圧を検出する回路であり、減電圧検出信号ＵＶＤ１を出力する。第２減電圧検出回路２２は、ＦＢ２端子に印加される出力電圧Ｖｏ２の減電圧を検出する回路であり、減電圧検出信号ＵＶＤ２を出力する。第３減電圧検出回路２５は、ＦＢ３端子に印加される出力電圧Ｖｏ３の減電圧を検出する回路であり、減電圧検出信号ＵＶＤ３を出力する。第４減電圧検出回路２８は、ＶＯ４端子に印加される出力電圧Ｖｏ４の減電圧を検出する回路であり、減電圧検出信号ＵＶＤ４を出力する。
　また、ＴＷ回路１０は、過熱異常を検出する異常検出回路である。
　このような上記いずれかの異常検出回路により異常が検出された場合、制御ロジック部１５は、アクティブ状態（通常動作状態）を継続するが、ワーニング出力信号Ｗｏを異常を示すレベル（例えばＬｏｗ）とし、ＣＭＯＳセンサ装置３０に警告する。このとき、リセット出力信号Ｒｓｔｏは、正常を示すレベル（例えばＨｉｇｈ）とさせる。
＜４．異常保護回路＞
　第２減電圧保護回路２３、第３減電圧保護回路２６、および第４減電圧保護回路２９は、減電圧異常を検出する異常保護回路である。
　第２減電圧保護回路２３は、ＦＢ２端子に印加される出力電圧Ｖｏ２の減電圧を検出する回路であり、減電圧保護信号ＵＶＰ２を出力する。第３減電圧保護回路２６は、ＦＢ３端子に印加される出力電圧Ｖｏ３の減電圧を検出する回路であり、減電圧保護信号ＵＶＰ３を出力する。第４減電圧保護回路２９は、ＶＯ４端子に印加される出力電圧Ｖｏ４の減電圧を検出する回路であり、減電圧保護信号ＵＶＰ４を出力する。
　また、電源電圧ＵＶＬＯ回路５、内部電圧ＵＶＬＯ回路６，７、およびＴＳＤ回路９は、いずれも異常保護回路である。
　このような上記いずれかの異常保護回路により異常が検出された場合、制御ロジック部１５は、シャットダウン状態、セーフモード状態、スタンバイ状態のいずれかに移行する。上記減電圧保護回路により異常が検出された場合は、制御ロジック部１５は、セーフモードへ移行する。また、このとき、制御ロジック部１５は、ワーニング出力信号Ｗｏとリセット出力信号Ｒｓｔｏをともに異常を示すレベル（例えばＬｏｗ）とし、ＣＭＯＳセンサ装置３０に異常を通知する。
　なお、異常保護回路は、異常を検出する機能は有するので、異常検出回路としても捉えることができる。
＜５．自己診断機能＞
　本実施形態に係るＰＭＩＣ１は、異常検出回路および異常保護回路が正常に動作しているかを診断する自己診断（ＢＩＳＴ：Built-In　Self　Test）機能を有している。以下、自己診断機能について説明する。
　図２に示すように、第１～第４過電圧検出回路１９，２１，２４，２７、第１～第４減電圧検出回路２０，２２，２５，２８、および第２～第４減電圧保護回路２３，２６，２９のそれぞれに対応して自己診断回路が設けられる（図２の「Ａ－ＢＩＳＴ」）。
＜５－１．自己診断回路の構成＞
　ここでは、図３を用いて、減電圧検出回路２０および過電圧検出回路１９それぞれを診断する自己診断回路ＢＳＴ１の構成について説明する。
　減電圧検出回路２０は、コンパレータＣＭＰ１と、インバータＩＶ１と、抵抗Ｒ１～Ｒ３と、ＮＭＯＳトランジスタＮＭ１と、を有している。より具体的には、抵抗Ｒ１の一端は、ＦＢ１端子に接続される。抵抗Ｒ１の他端は、ノードＮ１において抵抗Ｒ２の一端に接続される。ノードＮ１は、後述する自己診断回路ＢＳＴ１に含まれる第２経路切替スイッチＳＷ_ＵＶＤ２の一端に接続される。第２経路切替スイッチＳＷ_ＵＶＤ２の他端は、ノードＮ３においてコンパレータＣＭＰ１の非反転入力端（＋）に接続される。コンパレータＣＭＰ１の反転入力端（－）は、基準電圧生成部４により生成される第１基準電圧Ｖｒｅｆ１の印加端に接続される。コンパレータＣＭＰ１の出力端は、インバータＩＶ１の入力端に接続される。
　ＮＭＯＳトランジスタＮＭ１および抵抗Ｒ３は、ヒステリシス機能のために設けられる。インバータＩＶ１の出力端は、ＮＭＯＳトランジスタＮＭ１のゲートに接続される。ＮＭＯＳトランジスタＮＭ１のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＮＭ１のドレインは、抵抗Ｒ２の他端と抵抗Ｒ３の一端とが接続されるノードＮ２に接続される。抵抗Ｒ３の他端は、グランド電位の印加端に接続される。
　また、自己診断回路ＢＳＴ１は、第１経路切替スイッチＳＷ_ＵＶＤ１、第２経路切替スイッチＳＷ_ＵＶＤ２、第１経路切替スイッチＳＷ_ＯＶＤ１、第２経路切替スイッチＳＷ_ＯＶＤ２、ハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈ、ローサイドスイッチＳＷ_ＢＩＳＴ_Ｌ、抵抗Ｒ７～Ｒ９、および制御ロジック部１５を有している。第１経路切替スイッチＳＷ_ＵＶＤ１、第２経路切替スイッチＳＷ_ＵＶＤ２、第１経路切替スイッチＳＷ_ＯＶＤ１、第２経路切替スイッチＳＷ_ＯＶＤ２、ハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈ、およびローサイドスイッチＳＷ_ＢＩＳＴ_Ｌは、それぞれ制御ロジック部１５によりオンオフ制御される。
　抵抗Ｒ７の一端は、基準電圧生成部４により生成される第２基準電圧Ｖｒｅｆ２の印加端に接続される。抵抗Ｒ７の他端は、ノードＮ４において抵抗Ｒ８の一端に接続される。抵抗Ｒ８の他端は、ノードＮ５において抵抗Ｒ９の一端に接続される。抵抗Ｒ９の他端は、グランド電位の印加端に接続される。
　ノードＮ４は、ハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈの一端に接続される。ハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈの他端は、ノードＮ６において第１経路切替スイッチＳＷ_ＵＶＤ１の一端に接続される。第１経路切替スイッチＳＷ_ＵＶＤ１の他端は、ノードＮ３に接続される。
　ノードＮ５は、ローサイドスイッチＳＷ_ＢＩＳＴ_Ｌの一端に接続される。ローサイドスイッチＳＷ_ＢＩＳＴ_Ｌの他端は、ノードＮ７においてノードＮ６に接続される。
　また、過電圧検出回路１９は、コンパレータＣＭＰ２と、インバータＩＶ２と、抵抗Ｒ４～Ｒ６と、ＮＭＯＳトランジスタＮＭ２と、を有している。
　過電圧検出回路１９の構成は、減電圧検出回路２０の構成における接続関係と同様であるため、過電圧検出回路１９の構成における接続関係については詳述は省く。ノードＮ７は、第１経路切替スイッチＳＷ_ＯＶＤ１の一端に接続される。第１経路切替スイッチＳＷ_ＯＶＤ１の他端は、第２経路切替スイッチＳＷ_ＯＶＤ２とコンパレータＣＭＰ２の非反転入力端（＋）が接続されるノードＮ８に接続される。
＜５－２．異常検出回路および自己診断回路の動作＞
　次に、このような図３に示す構成における動作について説明する。通常動作時などにおいて、第１経路切替スイッチＳＷ_ＵＶＤ１はオフ状態、第２経路切替スイッチＳＷ_ＵＶＤ２はオン状態とされる。この場合、ハイサイドＳＷ_ＢＩＳＴ_ＨとローサイドスイッチＳＷ_ＢＩＳＴ_Ｌは、ともにオフ状態とされる。これにより、ＦＢ１端子に印加される出力電圧Ｖｏ１をＲ１～Ｒ３により分圧されて生成される電圧が第２経路切替スイッチＳＷ_ＵＶＤ２を介してコンパレータＣＭＰ１の非反転入力端（＋）にコンパレータ入力信号ＣＭＰ１ＩＮとして入力される。コンパレータＣＭＰ１は、コンパレータ入力信号ＣＭＰ１ＩＮと第１基準電圧Ｖｒｅｆ１とを比較する。
　これにより、出力電圧Ｖｏ１に基づく電圧であるコンパレータ入力信号ＣＭＰ１ＩＮが第１基準電圧Ｖｒｅｆ１を上回っている場合、コンパレータＣＭＰ１の出力がＨｉｇｈとなり、インバータＩＶ１の出力である減電圧検出信号ＵＶＤ１はＬｏｗとなる。一方、コンパレータ入力信号ＣＭＰ１ＩＮが第１基準電圧Ｖｒｅｆ１以下の場合、コンパレータＣＭＰ１の出力がＬｏｗとなり、インバータＩＶ１の出力である減電圧検出信号ＵＶＤ１はＨｉｇｈとなる。減電圧検出信号ＵＶＤ１は、制御ロジック部１５に入力される。このようにして、出力電圧Ｖｏ１に減電圧が生じた場合、異常を示すＨｉｇｈの減電圧検出信号ＵＶＤ１を制御ロジック部１５に通知することができる。
　また、通常動作時などにおいて、第１経路切替スイッチＳＷ_ＯＶＤ１はオフ状態、第２経路切替スイッチＳＷ_ＯＶＤ２はオン状態とされる。この場合、ＦＢ１端子に印加される出力電圧Ｖｏ１をＲ４～Ｒ６により分圧されて生成される電圧が第２経路切替スイッチＳＷ_ＯＶＤ２を介してコンパレータＣＭＰ２の非反転入力端（＋）にコンパレータ入力信号ＣＭＰ２ＩＮとして入力される。コンパレータＣＭＰ２は、コンパレータ入力信号ＣＭＰ２ＩＮと第１基準電圧Ｖｒｅｆ１とを比較する。
　これにより、出力電圧Ｖｏ１に基づく電圧であるコンパレータ入力信号ＣＭＰ２ＩＮが第１基準電圧Ｖｒｅｆ１以下の場合、コンパレータＣＭＰ２の出力である過電圧検出信号ＯＶＤ１はＬｏｗとなる。一方、コンパレータ入力信号ＣＭＰ２ＩＮが第１基準電圧Ｖｒｅｆ１を上回っている場合、コンパレータＣＭＰ２の出力である過電圧検出信号ＯＶＤ１がＨｉｇｈとなる。過電圧検出信号ＯＶＤ１は、制御ロジック部１５に入力される。このようにして、出力電圧Ｖｏ１に過電圧が生じた場合、異常を示すＨｉｇｈの過電圧検出信号ＯＶＤ１を制御ロジック部１５に通知することができる。
　また、減電圧検出回路２０の自己診断動作時においては、制御ロジック部１５は、第１経路切替スイッチＳＷ_ＵＶＤ１をオン状態、第２経路切替スイッチＳＷ_ＵＶＤ２をオフ状態とする。また、制御ロジック部１５は、第１経路切替スイッチＳＷ_ＯＶＤ１はオフ状態とする。この場合、制御ロジック部１５は、ハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈをオン状態、ローサイドスイッチＳＷ_ＢＩＳＴ_Ｌをオフ状態とする第１状態と、ハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈをオフ状態、ローサイドスイッチＳＷ_ＢＩＳＴ_Ｌをオン状態とする第２状態と、を切り替える。
　これにより、上記第１状態の場合、第２基準電圧Ｖｒｅｆ２を抵抗Ｒ７～Ｒ９により分圧してノードＮ４に生成される電圧（第１レベルの電圧）がハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈおよび第１経路切替スイッチＳＷ_ＵＶＤ１を介してコンパレータＣＭＰ１の非反転入力端（＋）にコンパレータ入力信号ＣＭＰ１ＩＮとして入力される。この場合、コンパレータＣＭＰ１が正常に動作していれば、コンパレータＣＭＰ１の出力はＨｉｇｈとなり、減電圧検出信号ＵＶＤ１はＬｏｗとなる。
　一方、上記第２状態の場合、第２基準電圧Ｖｒｅｆ２を抵抗Ｒ７～Ｒ９により分圧してノードＮ５に生成される電圧（第２レベルの電圧）がローサイドスイッチＳＷ_ＢＩＳＴ_Ｌおよび第１経路切替スイッチＳＷ_ＵＶＤ１を介してコンパレータＣＭＰ１の非反転入力端（＋）にコンパレータ入力信号ＣＭＰ１ＩＮとして入力される。この場合、コンパレータＣＭＰ１が正常に動作していれば、コンパレータＣＭＰ１の出力はＬｏｗとなり、減電圧検出信号ＵＶＤ１はＨｉｇｈとなる。
　従って、制御ロジック部１５は、減電圧検出信号ＵＶＤ１のレベルがＨｉｇｈとＬｏｗで切り替わっているかを判断することで、減電圧検出回路２０が正常であるか否かを診断できる。
　また、過電圧検出回路１９の自己診断動作時においては、制御ロジック部１５は、第１経路切替スイッチＳＷ_ＯＶＤ１をオン状態、第２経路切替スイッチＳＷ_ＯＶＤ２をオフ状態とする。また、制御ロジック部１５は、第１経路切替スイッチＳＷ_ＵＶＤ１はオフ状態とする。この場合、制御ロジック部１５は、上記第１状態と上記第２状態とを切り替える。
　これにより、上記第１状態の場合、第２基準電圧Ｖｒｅｆ２を抵抗Ｒ７～Ｒ９により分圧してノードＮ４に生成される電圧がハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈおよび第１経路切替スイッチＳＷ_ＯＶＤ１を介してコンパレータＣＭＰ２の非反転入力端（＋）にコンパレータ入力信号ＣＭＰ２ＩＮとして入力される。この場合、コンパレータＣＭＰ２が正常に動作していれば、コンパレータＣＭＰ２の出力である過電圧検出信号ＯＶＤ１はＨｉｇｈとなる。
　一方、上記第２状態の場合、第２基準電圧Ｖｒｅｆ２を抵抗Ｒ７～Ｒ９により分圧してノードＮ５に生成される電圧がローサイドスイッチＳＷ_ＢＩＳＴ_Ｌおよび第１経路切替スイッチＳＷ_ＯＶＤ１を介してコンパレータＣＭＰ２の非反転入力端（＋）にコンパレータ入力信号ＣＭＰ２ＩＮとして入力される。この場合、コンパレータＣＭＰ２が正常に動作していれば、コンパレータＣＭＰ２の出力である過電圧検出信号ＯＶＤ１はＬｏｗとなる。
　従って、制御ロジック部１５は、過電圧検出信号ＯＶＤ１のレベルがＨｉｇｈとＬｏｗで切り替わっているかを判断することで、過電圧検出回路１９が正常であるか否かを診断できる。
　このように、本実施形態では、抵抗Ｒ７～Ｒ９と、ハイサイドスイッチＳＷ_ＢＩＳＴ_Ｈと、ローサイドスイッチＳＷ_ＢＩＳＴ_Ｌとから、第２基準電圧Ｖｒｅｆ２に基づく電圧のレベルを切り替えて出力する電圧切替え部５０が構成される。また、第１経路切替スイッチＳＷ_ＵＶＤ１，ＳＷ_ＯＶＤ１と第２経路切替スイッチＳＷ_ＵＶＤ２，ＳＷ_ＯＶＤ２は、第２基準電圧Ｖｒｅｆ２に基づく電圧をコンパレータに印加させる第１経路と、出力電圧Ｖｏ１に基づく電圧をコンパレータに印加させる第２経路と、を切り替える経路切替え部５１，５２を構成する。第１経路切替え部５１は、第１経路切替スイッチＳＷ_ＵＶＤ１および第２経路切替スイッチＳＷ_ＵＶＤ２から構成される。第２経路切替え部５２は、第１経路切替スイッチＳＷ_ＯＶＤ１および第２経路切替スイッチＳＷ_ＯＶＤ２から構成される。
　そして、自己診断動作時には、第１経路切替スイッチＳＷ_ＵＶＤ１，ＳＷ_ＯＶＤ１をオン状態、第２経路切替スイッチＳＷ_ＵＶＤ２，ＳＷ_ＯＶＤ２をオフ状態とすることで、上記第２経路を遮断して上記第１経路を確保する。その状態で、ハイサイドスイッチＳＷ_ＢＩＳＴ_ＨとローサイドスイッチＳＷ_ＢＩＳＴ_Ｌによる上記第１状態と上記第２状態とを切り替えることで、出力電圧Ｖｏ１とは関係なしにレベルの異なる電圧を電圧切替え部５０から出力させコンパレータに印加させる。これにより、コンパレータの出力レベルが切り替わっているかに基づいて制御ロジック部１５は異常検出回路の診断を行うことができる。
　このように、本実施形態では、異常検出対象電圧である出力電圧Ｖｏ１の値とは関係なしに、異常検出回路の診断を行うことができる。これにより、後述するように、ＩＣ起動時の出力電圧Ｖｏ１の立上り前に、自己診断動作を実施することが可能となる。
＜５－３．変形例等＞
　なお、減電圧検出回路２０用の自己診断動作と、過電圧検出回路１９用の自己診断動作は、時系列的に順に実施するが、実施する順番は問わない。
　また、ハイサイドスイッチＳＷ_ＢＩＳＴ_ＨとローサイドスイッチＳＷ_ＢＩＳＴ_Ｌによる上記第１状態と上記第２状態との切り替えについては、いずれの状態から開始してもよいし、切り替える回数は１回以上であれば回数は問わない。
　また、自己診断動作を実施する一方の異常検出回路とは他方の異常検出回路において、第２経路切替スイッチＳＷ_ＵＶＤ２，ＳＷ_ＯＶＤ２のオンオフ状態は問わない。
　また、第２過電圧検出回路２１および第２減電圧検出回路２２についても、図３と同様な構成で自己診断回路を設けることができる。なお、第２減電圧保護回路２３およびその自己診断回路については、図３に示す第１減電圧検出回路２０、第１経路切替スイッチＳＷ_ＵＶＤ１、および第２経路切替スイッチＳＷ_ＵＶＤ２と同様な構成を第２過電圧検出回路２１および第２減電圧検出回路２２に追加すればよい。
　第３過電圧検出回路２４、第３減電圧検出回路２５、および第３減電圧保護回路２６、ならびにそれらの自己診断回路について、第４過電圧検出回路２７、第４減電圧検出回路２８、および第４減電圧保護回路２９、ならびにそれらの自己診断回路についても、第２過電圧検出回路２１、第２減電圧検出回路２２、および第２減電圧保護回路２３、ならびにそれらの自己診断回路と同様に構成すればよい。
　さらに、上記では異常検出対象電圧としては、電源回路の出力電圧Ｖｏ１～Ｖｏ４であったが、これに限らず、電源電圧Ｖｉｎ、内部電圧（Ｖｒｅｇ５０など）、またはジャンクション温度の検出電圧として、上記と同様に自己診断回路を構成してもよい。すなわち、ＵＶＬＯ回路、または過熱検出・保護回路において自己診断回路を適用することが可能である。
＜６．ＩＣ起動時の動作例＞
　ここで、図４は、ＰＭＩＣ１の起動時における動作例を示すタイミングチャートである。図４において、まず制御ロジック部１５は、スタンバイ状態であり、ＩＣは動作を停止している。この状態でタイミングｔ１において、電源電圧Ｖｉｎの立ち上がりが開始されると、それに伴い、内部電圧Ｖｒｅｇ５０およびＶｒｅｇ１５の立ち上がりも開始される。
　そして、タイミングｔ２において、内部電圧Ｖｒｅｇ１５のＵＶＬＯ解除が内部電圧ＵＶＬＯ回路７により検出されると、制御ロジック部１５は、スタンバイ状態からデジタル自己診断モード状態（Ｄ－ＢＩＳＴ）へ移行する。
　デジタル自己診断モード状態において、正常である旨が診断されると、制御ロジック部１５は、ＯＴＰロード状態へ移行する。ここで、制御ロジック部１５は、ＯＴＰ８からデータを読み込み、設定を初期化する。
　ＯＴＰロード状態が完了すると、制御ロジック部１５は、アナログ自己診断モード状態（Ａ－ＢＩＳＴ）へ移行する。アナログ自己診断モード状態において、先述した各種の過電圧検出回路、減電圧検出回路、および減電圧保護回路の自己診断動作が実施される。なお、ここで、先述したようにＵＶＬＯ回路および過熱異常検出・保護回路の自己診断動作を実施してもよい。
　そして、アナログ自己診断モード状態において、すべての回路について正常であるとの診断がなされた場合、かつ、電源電圧ＶｉｎのＵＶＬＯ解除状態、かつ内部電圧Ｖｒｅｇ５０のＵＶＬＯ解除状態であることを条件として、制御ロジック部１５は、アナログ自己診断モード状態からスタートアップ状態へ移行する。
　スタートアップ状態へ移行すると、制御ロジック部１５は、第１～第３ＤＣ／ＤＣ回路１１，１２，１３、およびＬＤＯ１４を制御して、出力電圧Ｖｏ１～Ｖｏ４を順に立ち上げる。より具体的には、まず出力電圧Ｖｏ１の立ち上げを開始し、出力電圧Ｖｏ１の減電圧状態が解除され、出力電圧Ｖｏ１が正常に立ち上がったことが検出されると、出力電圧Ｖｏ２の立ち上げを開始する。そして、出力電圧Ｖｏ２の減電圧状態が解除され、出力電圧Ｖｏ２が正常に立ち上がったことが検出されると、出力電圧Ｖｏ３の立ち上げを開始する。そして、出力電圧Ｖｏ３の減電圧状態が解除され、出力電圧Ｖｏ３が正常に立ち上がったことが検出されると、出力電圧Ｖｏ４の立ち上げを開始する。
　そして、出力電圧Ｖｏ４の減電圧状態が解除され、出力電圧Ｖｏ４が正常に立ち上がったことが検出されると、制御ロジック部１５は、ワーニング出力信号ＷｏをＨｉｇｈに立ち上げる。ワーニング出力信号ＷｏをＨｉｇｈに立ち上げてから、所定の遅延時間が経過するまでに異常保護回路による異常検出がなかった場合は、制御ロジック部１５は、リセット出力信号ＲｓｔｏをＨｉｇｈに立ち上げるとともに、スタートアップ状態からアクティブ状態（通常動作状態）へ移行する。
　このように、図４に示す起動動作においては、出力電圧Ｖｏ１～Ｖｏ４の立上り前に自己診断動作（Ａ－ＢＩＳＴ）を実施することができる。これにより、異常な出力電圧Ｖｏ１～Ｖｏ４を出力することなしに診断を行うことができる。なお、異常である旨の診断がされた場合、制御ロジック部１５は、セーフモードへ移行する。
＜７．自己診断動作例＞
　図５は、アナログ自己診断モード状態（Ａ－ＢＩＳＴ）等における第１減電圧検出回路２０（図３）の自己診断動作の一例を示すタイミングチャートである。なお、図５において、スイッチの状態は、Ｈｉｇｈがオン状態、Ｌｏｗがオフ状態を示す。
　図５に示すように、アナログ自己診断モード状態において、第１経路切替スイッチＳＷ_ＵＶＤ１はオン状態、第２経路切替スイッチＳＷ_ＵＶＤ２はオフ状態とされる。一方、ハイサイドスイッチＳＷ_ＢＩＳＴ_ＨとローサイドスイッチＳＷ_ＢＩＳＴ_Ｌのオンオフ状態は、第１状態→第２状態→第１状態の順に切り替わる。これにより、コンパレータ入力信号ＣＭＰ１ＩＮは、Ｈｉｇｈ→Ｌｏｗ→Ｈｉｇｈと切り替えられる。図５の例では、コンパレータＣＭＰ１１は正常であるため、減電圧検出信号ＵＶＤ１は、Ｌｏｗ→Ｈｉｇｈ→Ｌｏｗと切り替わっている。従って、制御ロジック部１５は、減電圧検出回路２０は正常である旨の診断をしている。
　また、図５に示すように、制御ロジック部１５は、アクティブ状態から自己診断モード状態（ＳＥＬＦ　ＴＥＳＴ）へ移行することも可能である。この移行は、ＣＭＯＳセンサ装置３０からのＩ２Ｃ通信による指令に応じて行われる。この自己診断モード状態においても、アナログ自己診断モード状態と同様に減電圧検出回路２０における自己診断動作が実施されている。
＜８．その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
＜９．付記＞
　以上のように、例えば、本開示の一態様に係る自己診断回路（ＢＳＴ１）は、異常検出対象電圧（Ｖｏ１）に基づく電圧と、第１基準電圧（Ｖｒｅｆ１）とを入力可能な第１コンパレータ（ＣＭＰ１）を有する異常検出回路（２０）を診断する自己診断回路であって、
　第２基準電圧（Ｖｒｅｆ２）に基づく電圧のレベルを切り替えて出力する電圧切替え部（５０）と、
　前記電圧切替え部から出力される電圧が前記第１コンパレータに入力される経路と、前記異常検出対象電圧に基づく電圧が前記第１コンパレータに入力される経路とを切り替える第１経路切替え部（５１）と、
　前記電圧切替え部および前記経路切替え部を制御する制御部（１５）と、を有する構成としている（第１の構成）。
　また、上記第１の構成において、前記電圧切替え部（５０）は、前記第２基準電圧（Ｖｒｅｆ２）に基づく第１レベルの電圧が生じる第１ノード（Ｎ４）に接続される一端を有する第１スイッチ（ＳＷ_ＢＩＳＴ_Ｈ）と、前記第２基準電圧に基づく第２レベルの電圧が生じる第２ノード（Ｎ５）に接続される一端と、前記第１スイッチの他端と接続される他端を有する第２スイッチ（ＳＷ_ＢＩＳＴ_Ｌ）と、を有し、前記第１スイッチおよび前記第２スイッチは、前記制御部（１５）によりオンオフ制御される構成としてもよい（第２の構成）。
　また、上記第２の構成において、前記電圧切替え部（５０）は、
　前記第２基準電圧（Ｖｒｅｆ２）の印加端に接続される一端を有する第１抵抗（Ｒ７）と、前記第１抵抗の他端と前記第１ノード（Ｎ４）において接続される一端を有する第２抵抗（Ｒ８）と、前記第２抵抗の他端と前記第２ノード（Ｎ５）において接続される一端を有する第３抵抗（Ｒ９）と、を有する構成としている（第３の構成）。
　また、上記第１から第３のいずれかの構成において、前記第１経路切替え部（５１）は、前記電圧切替え部（５０）から出力される電圧が印加される第３ノード（Ｎ６）と前記第１コンパレータ（ＣＭＰ１）の入力端との間に配置される第３スイッチ（ＳＷ_ＵＶＤ１）と、前記異常検出対象電圧（Ｖｏ１）に基づく電圧が印加される第４ノード（Ｎ１）と前記第１コンパレータの前記入力端との間に配置される第４スイッチ（ＳＷ_ＵＶＤ２）と、を有する構成としてもよい（第４の構成）。
　また、上記第４の構成において、前記異常検出回路（２０）は、前記異常検出対象電圧（Ｖｏ１）の印加端に接続される一端を有する第４抵抗（Ｒ１）と、前記第４抵抗の他端と前記第４ノード（Ｎ１）において接続される一端を有する第５抵抗（Ｒ２）と、前記第５抵抗の他端と第５ノード（Ｎ２）において接続される一端を有する第６抵抗（Ｒ３）と、前記第１コンパレータの出力に基づき駆動されるゲートと、前記第５ノードに接続されるドレインとを含むＮＭＯＳトランジスタ（ＮＭ１）と、を有する構成としてもよい（第５の構成）。
　また、上記第１から第５のいずれかの構成において、前記第１基準電圧（Ｖｒｅｆ１）は、前記第１コンパレータ（ＣＭＰ１）の一方の入力端に印加され、前記異常検出回路（２０，１９）は、前記第１基準電圧が印加される一方の入力端を有する第２コンパレータ（ＣＭＰ２）を有し、当該自己診断回路（ＢＳＴ１）は、前記電圧切替え部（５０）から出力される電圧が前記第２コンパレータの他方の入力端に入力される経路と、前記異常検出対象電圧（Ｖｏ１）に基づく電圧が前記第２コンパレータの前記他方の入力端に入力される経路とを切り替える第２経路切替え部（５２）を有する構成としてもよい（第６の構成）。
　また、上記第１から第６のいずれかの構成において、前記異常検出対象電圧（Ｖｏ１）は、電源回路（４１）の出力電圧である構成としてもよい（第７の構成）。
　また、上記第７の構成において、当該自己診断回路（ＢＳＴ１）を含むＩＣ（１）の起動において前記出力電圧（Ｖｏ１）が立ち上がる前に自己診断動作を行う構成としてもよい（第８の構成）。
　また、本開示の一態様に係る半導体装置（１）は、上記第１から第８のいずれかの構成とした自己診断回路（ＢＳＴ１）を有する構成としている（第９の構成）。
　また、上記第９の構成において、車載用装置（３０）に電源を供給する電源回路（１４）を有し、前記異常検出対象電圧（Ｖｏ４）は、前記電源回路の出力電圧である構成としてもよい（第１０の構成）。
　本開示は、例えば、車載用のＰＭＩＣに利用することが可能である。
　　　１　　　ＰＭＩＣ
　　　２，３　　　内部電圧生成部
　　　４　　　基準電圧生成部
　　　５　　　電源電圧ＵＶＬＯ回路
　　　６，７　　　内部電圧ＵＶＬＯ回路
　　　８　　　ＯＴＰ
　　　９　　　ＴＳＤ回路
　　１０　　　ＴＷ回路
　　１１，１２，１３　ＤＣ／ＤＣ回路
　　１４　　　ＬＤＯ
　　１５　　　制御ロジック部
　　１６　　　Ｉ２Ｃ入出力部
　　１７　　　リセット入出力部
　　１８　　　ワーニング入出力部
　　１９　　　第１過電圧検出回路
　　２０　　　第１減電圧検出回路
　　２１　　　第２過電圧検出回路
　　２２　　　第２減電圧検出回路
　　２３　　　第２減電圧保護回路
　　２４　　　第３過電圧検出回路
　　２５　　　第３減電圧検出回路
　　２６　　　第３減電圧保護回路
　　２７　　　第４過電圧検出回路
　　２８　　　第４減電圧検出回路
　　２９　　　第４減電圧保護回路
　　３０　　　ＣＭＯＳセンサ装置
　　４１　　　第１ＤＣ／ＤＣコンバータ
　　４２　　　第２ＤＣ／ＤＣコンバータ
　　４３　　　第３ＤＣ／ＤＣコンバータ
　　ＢＳＴ１　　自己診断回路
　　ＣＭＰ１，ＣＭＰ２　　　コンパレータ
　　Ｃｂ１　　　ブートコンデンサ
　　Ｃｏ１～Ｃｏ３　　　出力コンデンサ
　　ＩＶ１，ＩＶ２　　　インバータ
　　Ｌ１～Ｌ３　　　インダクタ
　　ＮＭ１，ＮＭ２　　　ＮＭＯＳトランジスタ
　　Ｒ１～Ｒ９　　　抵抗
　　ＳＷ_ＢＩＳＴ_Ｈ　　　ハイサイドスイッチ
　　ＳＷ_ＢＩＳＴ_Ｌ　　　ローサイドスイッチ
　　ＳＷ_ＵＶＤ１　　　第１経路切替スイッチ
　　ＳＷ_ＵＶＤ２　　　第２経路切替スイッチ
　　ＳＷ_ＯＶＤ１　　　第１経路切替スイッチ
　　ＳＷ_ＯＶＤ２　　　第２経路切替スイッチ

Claims (10)

  1. 　異常検出対象電圧に基づく電圧と、第１基準電圧とを入力可能な第１コンパレータを有する異常検出回路を診断する自己診断回路であって、
    　第２基準電圧に基づく電圧のレベルを切り替えて出力する電圧切替え部と、
    　前記電圧切替え部から出力される電圧が前記第１コンパレータに入力される経路と、前記異常検出対象電圧に基づく電圧が前記第１コンパレータに入力される経路とを切り替える第１経路切替え部と、
    　前記電圧切替え部および前記経路切替え部を制御する制御部と、
    　を有する、自己診断回路。
  2. 　前記電圧切替え部は、
    　前記第２基準電圧に基づく第１レベルの電圧が生じる第１ノードに接続される一端を有する第１スイッチと、
    　前記第２基準電圧に基づく第２レベルの電圧が生じる第２ノードに接続される一端と、前記第１スイッチの他端と接続される他端を有する第２スイッチと、
    　を有し、
    　前記第１スイッチおよび前記第２スイッチは、前記制御部によりオンオフ制御される、請求項１に記載の自己診断回路。
  3. 　前記電圧切替え部は、
    　前記第２基準電圧の印加端に接続される一端を有する第１抵抗と、
    　前記第１抵抗の他端と前記第１ノードにおいて接続される一端を有する第２抵抗と、
    　前記第２抵抗の他端と前記第２ノードにおいて接続される一端を有する第３抵抗と、
    　を有する、請求項２に記載の自己診断回路。
  4. 　前記第１経路切替え部は、
    　前記電圧切替え部から出力される電圧が印加される第３ノードと前記第１コンパレータの入力端との間に配置される第３スイッチと、
    　前記異常検出対象電圧に基づく電圧が印加される第４ノードと前記第１コンパレータの前記入力端との間に配置される第４スイッチと、
    　を有する、請求項１から請求項３のいずれか１項に記載の自己診断回路。
  5. 　前記異常検出回路は、
    　前記異常検出対象電圧の印加端に接続される一端を有する第４抵抗と、
    　前記第４抵抗の他端と前記第４ノードにおいて接続される一端を有する第５抵抗と、
    　前記第５抵抗の他端と第５ノードにおいて接続される一端を有する第６抵抗と、
    　前記第１コンパレータの出力に基づき駆動されるゲートと、前記第５ノードに接続されるドレインとを含むＮＭＯＳトランジスタと、
    　を有する、請求項４に記載の自己診断回路。
  6. 　前記第１基準電圧は、前記第１コンパレータの一方の入力端に印加され、
    　前記異常検出回路は、前記第１基準電圧が印加される一方の入力端を有する第２コンパレータを有し、
    　当該自己診断回路は、前記電圧切替え部から出力される電圧が前記第２コンパレータの他方の入力端に入力される経路と、前記異常検出対象電圧に基づく電圧が前記第２コンパレータの前記他方の入力端に入力される経路とを切り替える第２経路切替え部を有する、請求項１から請求項５のいずれか１項に記載の自己診断回路。
  7. 　前記異常検出対象電圧は、電源回路の出力電圧である、請求項１から請求項６のいずれか１項に記載の自己診断回路。
  8. 　当該自己診断回路を含むＩＣの起動において前記出力電圧が立ち上がる前に自己診断動作を行う、請求項７に記載の自己診断回路。
  9. 　請求項１から請求項８のいずれか１項に記載の自己診断回路を有する、半導体装置。
  10. 　車載用装置に電源を供給する電源回路を有し、
    　前記異常検出対象電圧は、前記電源回路の出力電圧である、請求項９に記載の半導体装置。
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