JP2020186969A - 発振検出回路 - Google Patents

Abstract

【課題】監視対象電圧の異常発振を検出する。【解決手段】発振検出回路Ａは、監視対象電圧Ｖ０の直流成分を遮断して第１電圧ＶＡ１を生成する直流遮断部Ａ１０と、第１電圧ＶＡ１と所定の第２電圧ＶＡ２とを比較して比較信号ＳＡを生成する比較部Ａ２０と、比較信号ＳＡの周期ＴＡ１を監視して監視対象電圧Ｖ０の異常発振を検出する検出部Ａ３０と、を有する。直流遮断部Ａ１０は、第１端が監視対象電圧Ｖ０の印加端に接続されたキャパシタＡ１１と、キャパシタＡ１１の第２端と比較部Ａ２０の入力端との間に接続されたバッファＡ１２と、を含むとよい。第２電圧ＶＡ２は、可変値であるとよい。検出部Ａ３０は、比較信号ＳＡの周期ＴＡ１と所定の閾値ＴＡ２を比較して異常発振を検出するとよい。閾値ＴＡ２は、可変値であるとよい。検出部Ａ３０は、異常発振の検出結果または周期ＴＡ１に関する情報を出力するとよい。【選択図】図６

Description

本明細書中に開示されている発明は、監視装置（特にこれに用いられる発振検出回路）に関する。

近年、各種の電圧やクロック信号などを監視してそれらの異常検出を行う監視装置（いわゆる監視ＩＣ）が様々なアプリケーションで用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

国際公開第２０１３／０８４２７７号

しかしながら、上記従来の監視装置では、例えば、監視対象電圧の高電圧異常及び低電圧異常を検出することはできても、双方の検出範囲外における異常発振を検出することはできなかった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載用の監視ＩＣについても、フェイルセーフを念頭に置いた信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者が見出した上記課題に鑑み、監視対象電圧の異常発振を検出することのできる発振検出回路を提供することを目的とする。

本明細書中に開示されている発振検出回路は、監視対象電圧の直流成分を遮断して第１電圧を生成する直流遮断部と、前記第１電圧と所定の第２電圧とを比較して比較信号を生成する比較部と、前記比較信号の周期を監視して前記監視対象電圧の異常発振を検出する検出部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る発振検出回路において、前記直流遮断部は、第１端が前記監視対象電圧の印加端に接続されたキャパシタと、前記キャパシタの第２端と前記比較部の入力端との間に接続されたバッファと、を含む構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る発振検出回路において、前記第２電圧は、可変値である構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る発振検出回路において、前記検出部は、前記比較信号の周期と所定の閾値を比較して前記異常発振を検出する構成（第４の構成）にするとよい。

また、上記第４の構成から成る発振検出回路において、前記閾値は、可変値である構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る発振検出回路において、前記検出部は、前記異常発振の検出結果、または、前記比較信号の周期に関する情報を出力する構成（第６の構成）にするとよい。

また、本明細書に開示されている監視装置は、監視対象電圧の高電圧異常を検出する高電圧検出器と、前記監視対象電圧の低電圧異常を検出する低電圧検出器と、上記第１〜第６いずれかの構成から成り、上記双方の検出範囲外における前記監視対象電圧の異常発振を検出する発振検出回路と、を有する構成（第７の構成）とされている。

また、本明細書に開示されている電源装置は、入力電圧から出力電圧を生成する電圧変換回路と、上記第１〜第６いずれかの構成から成り、前記出力電圧の異常発振を検出する発振検出回路と、を有する構成（第８の構成）とされている。

また、本明細書に開示されている電子機器は、上記第７の構成から成る監視装置、または、上記第８の構成から成る電源装置を有する構成（第９の構成）とされている。

また、本明細書に開示されている車両は、上記第９の構成から成る電子機器を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、監視対象電圧の異常発振を検出することのできる発振検出回路を提供することが可能となる。

電子機器の全体構成を示す図 監視ＩＣのパッケージ外観を示す図 監視ＩＣのピン配置を示す図 監視ＩＣの第１実施形態を示す図 監視対象電圧が発振する様子を示す図 監視ＩＣの第２実施形態を示す図 発振検出動作の一例を示す図 車両の外観図

＜電子機器＞
図１は、電子機器の全体構成を示す図である。本構成例の電子機器１は、監視ＩＣ１００と、パワーマネジメントＩＣ２００と、マイコン３００と、を有する。また、電子機器１は、上記の半導体装置１００〜３００に外付けされるディスクリート部品として、抵抗Ｒ１〜Ｒ１０及びＲ１２〜Ｒ１６と、キャパシタＣ１及びＣ２と、を有する。

監視ＩＣ１００は、パワーマネジメントＩＣ２００から電源電圧ＶＤＤ（＝出力電圧ＶＯ１）の供給を受けて動作する半導体集積回路装置であり、パワーマネジメントＩＣ２００の各種出力電圧とマイコン３００の出力周波数をそれぞれ監視してそれらの異常検出を行う。なお、監視ＩＣ１００は、ＩＣ外部との電気的な接続を確立する手段として、複数の外部端子（ＶＤＤピン、ＧＮＤピン、ＣＴピン、ＭＩＳＯピン、ＭＯＳＩピン、ＳＣＬＫピン、ＸＳＣＳピン、ＷＤＩＮピン、ＤＩＮ１〜ＤＩＮ４ピン、ＰＧ１〜ＰＧ４ピン、ＸＲＳＴＩＮピン、及び、ＸＲＳＴＯＵＴピン）を備えている。

パワーマネジメントＩＣ２００は、バッテリ電圧ＶＢＡＴの供給を受けて動作する半導体集積回路装置であり、複数の出力電圧ＶＯ１〜ＶＯ５を生成して電子機器１の各部に供給する。なお、多出力のパワーマネジメントＩＣ２００に代えて、単出力のＤＣ／ＤＣコンバータやＬＤＯ［low drop-out］レギュレータなどを複数用いることも可能である。

マイコン３００は、パワーマネジメントＩＣ２００から電源電圧ＶＤＤ（＝出力電圧ＶＯ１）の供給を受けて動作する半導体集積回路装置であり、監視ＩＣ１００やパワーマネジメントＩＣ２００を含む電子機器１全体の動作を統括的に制御する。

なお、マイコン３００は、監視ＩＣ１００から入力されるリセット出力信号ＸＲＳＴＯＵＴによってリセットされる。より具体的に述べると、マイコン３００は、リセット出力信号ＸＲＳＴＯＵＴがローレベルであるときにリセット状態（＝ディセーブル状態）となり、リセット出力信号ＸＲＳＴＯＵＴがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。

また、マイコン３００は、監視ＩＣ１００から入力されるパワーグッド信号ＰＧｘ（ただしｘ＝１，２，３，４であり、以下も同様）の論理レベルに応じて、パワーマネジメントＩＣ２００の出力電圧ＶＯｘが正常であるか否かを判定する機能を備えている。より具体的に述べると、マイコン３００は、パワーグッド信号ＰＧｘがハイレベルであるときに出力電圧ＶＯｘが正常であると判定し、パワーグッド信号ＰＧｘがローレベルであるときに出力電圧ＶＯｘが異常（例えば過電圧異常または低電圧異常）であると判定する。

また、マイコン３００は、監視ＩＣ１００のＷＤＩＮピンに対して、ウォッチドッグ入力信号ＷＤＩＮ（＝数十Ｈｚのリセットパルス信号）を出力する機能を備えている。

また、監視ＩＣ１００とマイコン３００は、それぞれ、マイコン３００をマスタとし、監視ＩＣ１００をスレーブとして、ＳＰＩ［serial peripheral interface］バスを介した双方向通信を行う機能を備えている。例えば、マイコン３００は、ＳＰＩ通信による監視ＩＣ１００のレジスタ制御により、オシレータの発振周波数制御やウォッチドッグタイマのイネーブル制御を行う機能を備えている。また、マイコン３００は、ウォッチドッグイネーブルレジスタについて、自らが書き込みを命じた設定値と監視ＩＣ１００から読み出した格納値との一致判定を行う機能も備えている。

抵抗Ｒ１及びＲ２は、出力電圧ＶＯ１の出力端と接地端との間に直列接続されており、出力電圧ＶＯ１の分圧回路として機能する。なお、抵抗Ｒ１及びＲ２相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＸＲＳＴＩＮピンに接続されている。

抵抗Ｒ３及びＲ４は、出力電圧ＶＯ２の出力端と接地端との間に直列接続されており、出力電圧ＶＯ２の分圧回路として機能する。なお、抵抗Ｒ３及びＲ４相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ１ピンに接続されている。

抵抗Ｒ５及びＲ６は、出力電圧ＶＯ３の出力端と接地端との間に直列接続されており、出力電圧ＶＯ３の分圧回路として機能する。なお、抵抗Ｒ５及びＲ６相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ２ピンに接続されている。

抵抗Ｒ７及びＲ８は、出力電圧ＶＯ４の出力端と接地端との間に直列接続されており、出力電圧ＶＯ４の分圧回路として機能する。なお、抵抗Ｒ７及びＲ８相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ３ピンに接続されている。

抵抗Ｒ９及びＲ１０は、出力電圧ＶＯ５の出力端と接地端の間に直列接続されており、出力電圧ＶＯ５の分圧回路として機能する。なお、抵抗Ｒ９及びＲ１０相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ４ピンに接続されている。

抵抗Ｒ１２は、監視ＩＣ１００のＸＲＳＴＯＵＴピンと電源端の間に接続されており、監視ＩＣ１００からマイコン３００へのリセット出力信号ＸＲＳＴＯＵＴを電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

抵抗Ｒ１３は、監視ＩＣ１００のＰＧ１ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ１を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

抵抗Ｒ１４は、監視ＩＣ１００のＰＧ２ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ２を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

抵抗Ｒ１５は、監視ＩＣ１００のＰＧ３ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ３を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

抵抗Ｒ１６は、監視ＩＣ１００のＰＧ４ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ４を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

キャパシタＣ１は、監視ＩＣ１００のＶＤＤピンと接地端との間に接続されており、出力電圧ＶＯ１（＝電源電圧ＶＤＤ）の平滑手段として機能する。

キャパシタＣ２は、監視ＩＣ１００のＣＴピンと接地端との間に接続されており、リセット時間設定素子として機能する。

＜監視ＩＣ（パッケージ）＞
図２は、監視ＩＣ１００のパッケージ外観（トップ面及びボトム面）を示す図である。本図で示すように、監視ＩＣ１００のパッケージとしては、例えばＶＱＦＮ［very thin quad flat Non-leaded］パッケージを採用するとよい。

より具体的に述べると、監視ＩＣ１００は、平面視矩形状の樹脂封止体１０１を持ち、そのボトム面には、樹脂封止体１０１から突出することなく、各辺５本ずつ計２０本の外部端子１０２が露出されている。このようなノンリードのＶＱＦＮパッケージであれば、リードを持つパッケージ（ＱＦＰ［quad flat package］など）と比べて、その実装面積を縮小することが可能となる。

なお、樹脂封止体１０１には、そのボトム面がトップ面よりも若干小さくなるように、側面からボトム面に向けたテーパが付けられている。また、外部端子１０２は、樹脂封止体１０１のボトム面から側面にかけて露出されている。このような構成であれば、プリント配線基板（不図示）への実装作業を容易かつ確実に実施することができる。

また、樹脂封止体１０１のボトム面には、監視ＩＣ１００の半導体チップ（不図示）を搭載するアイランド１０３の裏面（＝チップ搭載面の裏側）が放熱パッドとして露出されている。このような構成であれば、監視ＩＣ１００の放熱性を高めることが可能となる。

なお、アイランド１０３の四隅のうち、少なくとも一つには、切欠部１０３ａ（＝樹脂封止体１０１のボトム面側からトップ面側に向けて窪んだ薄肉部）を設けておくとよい。この切欠部１０３ａに樹脂封止体１０１の材料が入り込むことにより、アイランド１０３は、切欠部１０３ａの形成領域において、上下両側から樹脂封止体１０１に挟持されている。このような構成とすることにより、樹脂封止体１０１との密着性を高めて、アイランド１０３の脱落を防止することが可能となる。

＜監視ＩＣ（ピン配置）＞
図３は、監視ＩＣ１００のピン配置（２０ピンのＶＱＦＮ採用時）を示す図である。監視ＩＣ１００の第１辺（本図下辺）には、本図の左から右に向けて、５本の外部端子（１ピン〜５ピン）が順に並べられている。１ピンは、電源端子（ＶＤＤピン）である。２ピンは、不使用端子（ＮＣ［non-connection］ピン）である。３ピンは、接地端子（ＧＮＤピン）である。４ピンは、不使用端子（ＮＣピン）である。５ピンは、リセット時間設定端子（ＣＴピン）である。

監視ＩＣ１００の第２辺（本図右辺）には、本図の下から上に向けて、５本の外部端子（６ピン〜１０ピン）が順に並べられている。６ピンは、ＳＰＩデータ出力端子（ＭＩＭＯピン）である。７ピンは、ＳＰＩデータ入力端子（ＭＯＳＩピン）である。８ピンは、ＳＰＩクロック端子（ＳＣＬＫピン）である。９ピンは、ＳＰＩチップセレクト端子（ＸＳＣＳピン）である。１０ピンは、ウォッチドッグ入力端子（ＷＤＩＮピン）である。

監視ＩＣ１００の第３辺（本図上辺）には、本図の右から左に向けて、５本の外部端子（１１ピン〜１５ピン）が順に並べられている。１１ピンは、第１監視入力端子（ＤＩＮ１ピン）である。１２ピンは、第１パワーグッド出力端子（ＰＧ１ピン）である。１３ピンは、第２監視入力端子（ＤＩＮ２ピン）である。１４ピンは、第２パワーグッド出力端子（ＰＧ２ピン）である。１５ピンは、第３監視入力端子（ＤＩＮ３ピン）である。

監視ＩＣ１００の第４辺（本図左辺）には、本図の上から下に向けて、５本の外部端子（１６ピン〜２０ピン）が順に並べられている。１６ピンは、第３パワーグッド出力端子（ＰＧ３ピン）である。１７ピンは、第４監視入力端子（ＤＩＮ４ピン）である。１８ピンは、第４パワーグッド出力端子（ＰＧ４ピン）である。１９ピンは、リセット用監視入力端子（ＸＲＳＴＩＮピン）である。２０ピンは、リセット出力端子（ＸＲＳＴＯＵＴピン）である。

＜監視ＩＣ（第１実施形態）＞
図４は、監視ＩＣ１００の第１実施形態（基本構成）を示す図である。本実施形態の監視ＩＣ１００は、基準電圧生成部１１１と、サブ基準電圧生成部１１２と、基準電圧検出部１２０と、ＵＶＬＯ［under voltage locked-out］部１３０と、閾値電圧生成部１４０〜１４９と、コンパレータ１５０〜１５９と、オシレータ１６１及び１６２と、デジタル処理部１７０と、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１８０〜１８４と、ＳＰＩインタフェイス１９０と、を集積化して成る。

基準電圧生成部１１１は、ＶＤＤピンに入力される電源電圧ＶＤＤから所定の基準電圧ＶＲＥＦを生成する。

サブ基準電圧生成部１１２は、電源電圧ＶＤＤから所定のサブ基準電圧ＶＲＥＦ２を生成する。

基準電圧検出部１２０は、電源電圧ＶＤＤの供給を受けて動作し、基準電圧ＶＲＥＦ及びサブ基準電圧ＶＲＥＦ２が正常に立ち上がっているか否かを検出して基準電圧検出信号ＶＲＥＦ＿ＤＥＴを生成する。なお、基準電圧検出信号ＶＲＥＦ＿ＤＥＴは、基準電圧ＶＲＥＦとサブ基準電圧ＶＲＥＦ２の双方が正常に立ち上がっているときにローレベルとなり、少なくとも一方が正常に立ち上がっていないときにハイレベルとなる。また、基準電圧検出部１２０には、ＢＩＳＴ［built-in self test］イネーブル信号ＢＩＳＴ＿ＥＮが入力されている。すなわち、基準電圧検出部１２０は、監視ＩＣ１００の起動時に自己診断対象となる監視部（ないしはこれに含まれている複数の監視機構の一つ）に相当する。

ＵＶＬＯ部１３０は、電源電圧ＶＤＤの低電圧異常を検出して低電圧異常信号ＵＶＬＯを出力する。低電圧異常信号ＵＶＬＯは、電源電圧ＶＤＤが低電圧異常解除値ＵＶＬＯ＿ＯＦＦよりも高くなったときにハイレベルとなり、電源電圧ＶＤＤが低電圧異常検出値ＵＶＬＯ＿ＯＮよりも低くなったときにローレベルとなる。

閾値電圧生成部１４０及び１４１は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ０Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ０Ｌ（例えば０．７２Ｖ）を生成する。

閾値電圧生成部１４２及び１４３は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ１Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ１Ｌ（例えば０．７２Ｖ）を生成する。

閾値電圧生成部１４４及び１４５は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ２Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ２Ｌ（例えば０．７２Ｖ）を生成する。

閾値電圧生成部１４６及び１４７は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ３Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ３Ｌ（例えば０．７２Ｖ）を生成する。

閾値電圧生成部１４８及び１４９は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ４Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ４Ｌ（例えば０．７２Ｖ）を生成する。

コンパレータ１５０は、電源電圧ＶＤＤの供給を受けて動作し、ＸＲＳＴＩＮピンから非反転入力端（＋）に入力されている入力電圧Ｖ０と、閾値電圧生成部１４０から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ０Ｈとを比較することにより、比較信号ＲＳＴＯＶＤを生成する。比較信号ＲＳＴＯＶＤは、Ｖ０＞Ｖｔｈ０Ｈであるときにハイレベルとなり、Ｖ０＜Ｖｔｈ０Ｈであるときにローレベルとなる。

コンパレータ１５１は、電源電圧ＶＤＤの供給を受けて動作し、ＸＲＳＴＩＮピンから反転入力端（−）に入力されている入力電圧Ｖ０と、閾値電圧生成部１４１から非反転入力端（−）に入力されている下側閾値電圧Ｖｔｈ０Ｌとを比較することにより、比較信号ＲＳＴＵＶＤを生成する。比較信号ＲＳＴＵＶＤは、Ｖ０＞Ｖｔｈ０Ｌであるときにローレベルとなり、Ｖ０＜Ｖｔｈ０Ｌであるときにハイレベルとなる。

コンパレータ１５２は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ１ピンから非反転入力端（＋）に入力されている入力電圧Ｖ１と、閾値電圧生成部１４２から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ１Ｈとを比較することにより、比較信号ＤＩＮ１ＯＶＤを生成する。比較信号ＤＩＮ１ＯＶＤは、Ｖ１＞Ｖｔｈ１Ｈであるときにハイレベルとなり、Ｖ１＜Ｖｔｈ１Ｈであるときにローレベルとなる。

コンパレータ１５３は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ１ピンから反転入力端（−）に入力されている入力電圧Ｖ１と、閾値電圧生成部１４３から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ１Ｌとを比較することにより、比較信号ＤＩＮ１ＵＶＤを生成する。比較信号ＤＩＮ１ＵＶＤは、Ｖ１＞Ｖｔｈ１Ｌであるときにローレベルとなり、Ｖ１＜Ｖｔｈ１Ｌであるときにハイレベルとなる。

コンパレータ１５４は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ２ピンから非反転入力端（＋）に入力されている入力電圧Ｖ２と、閾値電圧生成部１４４から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ２Ｈとを比較することにより、比較信号ＤＩＮ２ＯＶＤを生成する。比較信号ＤＩＮ２ＯＶＤは、Ｖ２＞Ｖｔｈ２Ｈであるときにハイレベルとなり、Ｖ２＜Ｖｔｈ２Ｈであるときにローレベルとなる。

コンパレータ１５５は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ２ピンから反転入力端（−）に入力されている入力電圧Ｖ２と、閾値電圧生成部１４５から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ２Ｌとを比較することにより、比較信号ＤＩＮ２ＵＶＤを生成する。比較信号ＤＩＮ２ＵＶＤは、Ｖ２＞Ｖｔｈ２Ｌであるときにローレベルとなり、Ｖ２＜Ｖｔｈ２Ｌであるときにハイレベルとなる。

コンパレータ１５６は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ３ピンから非反転入力端（＋）に入力されている入力電圧Ｖ３と、閾値電圧生成部１４６から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ３Ｈとを比較することにより、比較信号ＤＩＮ３ＯＶＤを生成する。比較信号ＤＩＮ３ＯＶＤは、Ｖ３＞Ｖｔｈ３Ｈであるときにハイレベルとなり、Ｖ３＜Ｖｔｈ３Ｈであるときにローレベルとなる。

コンパレータ１５７は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ３ピンから反転入力端（−）に入力されている入力電圧Ｖ３と、閾値電圧生成部１４７から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ３Ｌとを比較することにより、比較信号ＤＩＮ３ＵＶＤを生成する。比較信号ＤＩＮ３ＵＶＤは、Ｖ３＞Ｖｔｈ３Ｌであるときにローレベルとなり、Ｖ３＜Ｖｔｈ３Ｌであるときにハイレベルとなる。

コンパレータ１５８は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ４ピンから非反転入力端（＋）に入力されている入力電圧Ｖ４と、閾値電圧生成部１４８から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ４Ｈとを比較することにより、比較信号ＤＩＮ４ＯＶＤを生成する。比較信号ＤＩＮ４ＯＶＤは、Ｖ４＞Ｖｔｈ４Ｈであるときにハイレベルとなり、Ｖ４＜Ｖｔｈ４Ｈであるときにローレベルとなる。

コンパレータ１５９は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ４ピンから反転入力端（−）に入力されている入力電圧Ｖ４と、閾値電圧生成部１４９から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ４Ｌとを比較することにより、比較信号ＤＩＮ４ＵＶＤを生成する。比較信号ＤＩＮ４ＵＶＤは、Ｖ４＞Ｖｔｈ４Ｌであるときにローレベルとなり、Ｖ４＜Ｖｔｈ４Ｌであるときにハイレベルとなる。

なお、上記のコンパレータ１５１〜１５９には、それぞれ、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮが入力されている。すなわち、コンパレータ１５１〜１５９は、それぞれ、監視ＩＣ１００の起動時に自己診断対象となる監視部（ないしはこれに含まれている複数の監視機構の一つ）に相当する。

オシレータ１６１は、電源電圧ＶＤＤと基準電圧ＶＲＥＦの供給を受けて動作し、デジタル処理部１７０で用いられる発振周波数ｆ１（例えばｆ１＝２．２ＭＨｚ）のクロック信号ＣＬＫ１を生成する。

オシレータ１６２は、電源電圧ＶＤＤと基準電圧ＶＲＥＦの供給を受けて動作し、デジタル処理部１７０（特にウォッチドッグタイマ１７３）で用いられる発振周波数ｆ２（例えばｆ２＝５００ｋＨｚ）のクロック信号ＣＬＫ２を生成する。なお、クロック信号ＣＬＫ２の発振周波数ｆ２は、ＳＰＩ通信により任意に調整することが可能である。

また、上記のオシレータ１６１及び１６２は、それぞれ、低電圧異常信号ＵＶＬＯによりリセットされる。より具体的に述べると、オシレータ１６１及び１６２は、それぞれ、低電圧異常信号ＵＶＬＯがローレベルであるときにリセット状態（＝ディセーブル状態）となり、低電圧異常信号ＵＶＬＯがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。

デジタル処理部１７０は、電源電圧ＶＤＤの供給を受けて動作し、各種入力信号の監視処理や各種出力信号の生成処理を行う。また、デジタル処理部１７０は、低電圧異常信号ＵＶＬＯによりリセットされる。より具体的に述べると、デジタル処理部１７０は、低電圧異常信号ＵＶＬＯがローレベルであるときにリセット状態（＝ディセーブル状態）となり、低電圧異常信号ＵＶＬＯがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。なお、デジタル処理部１７０の内部構成及び動作については後述する。

トランジスタ１８０は、ＸＲＳＴＯＵＴピン（＝リセット出力信号ＸＲＳＴＯＵＴの出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ０に応じてオン／オフされる。リセット出力信号ＸＲＳＴＯＵＴは、トランジスタ１８１がオンしているときにローレベル（＝リセット時の論理レベル）となり、トランジスタ１８１がオフしているときにハイレベル（＝リセット解除時の論理レベル）となる。

トランジスタ１８１は、ＰＧ１ピン（＝パワーグッド信号ＰＧ１の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ１に応じてオン／オフされる。パワーグッド信号ＰＧ１は、トランジスタ１８１がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８１がオフしているときにはハイレベル（＝正常時の論理レベル）となる。

トランジスタ１８２は、ＰＧ２ピン（＝パワーグッド信号ＰＧ２の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ２に応じてオン／オフされる。パワーグッド信号ＰＧ２は、トランジスタ１８２がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８２がオフしているときにはハイレベル（＝正常時の論理レベル）となる。

トランジスタ１８３は、ＰＧ３ピン（＝パワーグッド信号ＰＧ３の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ３に応じてオン／オフされる。パワーグッド信号ＰＧ３は、トランジスタ１８３がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８３がオフしているときにはハイレベル（＝正常時の論理レベル）となる。

トランジスタ１８４は、ＰＧ４ピン（＝パワーグッド信号ＰＧ４の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ４に応じてオン／オフされる。パワーグッド信号ＰＧ４は、トランジスタ１８４がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８４がオフしているときにはハイレベル（＝正常時の論理レベル）となる。

ＳＰＩインタフェイス１９０は、ＸＳＣＳピン、ＳＣＬＫピン、ＭＯＳＩピン、及びＭＩＳＯピンに接続されており、監視ＩＣ１００（特にデジタル処理部１７０）とマイコン３００との間で、ＳＰＩバスを介した双方向通信を行う。

＜デジタル処理部＞
引き続き、図４を参照しながら、デジタル処理部１７０の内部構成について説明する。本構成例のデジタル処理部１７０は、自己診断部１７１と、クロック検出部１７２と、ウォッチドッグタイマ１７３と、フィルタＦＬＴ０〜ＦＬＴ４と、カウンタＣＮＴ０〜ＣＮＴ４と、論理和ゲートＯＲ０〜ＯＲ４及びＯＲ１０〜ＯＲ１４と、を含む。

自己診断部１７１は、監視ＩＣ１００の起動時において、基準電圧検出信号ＶＲＥＦ＿ＤＥＴと比較信号（ＲＳＴＯＶＤ、ＲＳＴＵＶＤ、ＤＩＮｘＯＶＤ、ＤＩＮｘＵＶＤ）をそれぞれチェックすることにより、基準電圧検出部１２０とコンパレータ１５０〜１５９がそれぞれ正常に機能しているか否かの自己診断動作（以下ではＢＩＳＴと略称する）を行い、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲを生成する。なお、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲは、基準電圧検出部１２０とコンパレータ１５０〜１５９のいずれかで異常が検出されたときにハイレベルとなる。

また、自己診断部１７１は、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮを生成して、基準電圧検出部１２０とコンパレータ１５０〜１５９にそれぞれ送出する。なお、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮは、ＢＩＳＴの実行中にハイレベルとなる。

クロック検出部１７２は、クロック信号ＣＬＫ１及びＣＬＫ２の周波数異常を検出してクロック検出信号ＣＬＫ＿ＤＥＴを生成する。クロック検出信号ＣＬＫ＿ＤＥＴは、クロック信号ＣＬＫ１またはＣＬＫ２の周波数異常が検出されたときにハイレベルとなる。

ウォッチドッグタイマ１７３は、マイコン３００の周波数異常（ＳＬＯＷ異常及びＦＡＳＴ異常）を検出してウォッチドッグ検出信号ＷＤＴ＿ＤＥＴを生成する。ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴは、マイコン３０の周波数異常が検出されたときにハイレベルとなる。なお、ＷＤＩＮピンは、監視ＩＣ１００の内部でプルダウンされている。

論理和ゲートＯＲ０は、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ０の出力信号は、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤがいずれもローレベルであるときにローレベルとなる。

論理和ゲートＯＲ１は、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ１の出力信号は、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤがいずれもローレベルであるときにローレベルとなる。

論理和ゲートＯＲ２は、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ２の出力信号は、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤがいずれもローレベルであるときにローレベルとなる。

論理和ゲートＯＲ３は、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ３の出力信号は、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤがいずれもローレベルであるときにローレベルとなる。

論理和ゲートＯＲ４は、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ４の出力信号は、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤがいずれもローレベルであるときにローレベルとなる。

フィルタＦＬＴ０〜ＦＬＴ４は、それぞれ、論理和ゲートＯＲ０〜ＯＲ４の出力信号に所定のフィルタリング処理を施して後段に出力する。ただし、フィルタＦＬＴ０〜ＦＬＴ４は必須の構成要素ではなく、ノイズなどの懸念がない場合には、フィルタＦＬＴ０〜ＦＬＴ４を割愛して、論理和ゲートＯＲ０〜ＯＲ４の出力信号を後段にスルーしてもよい。

カウンタＣＮＴ０〜ＣＮＴ４は、それぞれ、フィルタＦＬＴ０〜ＦＬＴ４の出力信号に所定のカウンタ処理を施して後段に出力する。なお、カウンタＣＮＴ０の出力信号は、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴとして論理和ゲートＯＲ１０に出力されている。ただし、カウンタＣＮＴ０〜ＣＮＴ４は必須の構成要素ではなく、ノイズなどの懸念がない場合には、カウンタＣＮＴ０〜ＣＮＴ４を割愛して、論理和ゲートＯＲ０〜ＯＲ４の出力信号（またはフィルタＦＬＴ０〜ＦＬＴ４の出力信号）を後段にスルーしてもよい。

論理和ゲートＯＲ１０は、基準電圧検出信号ＶＲＥＦ＿ＤＥＴ、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴ、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲ、ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴ、及び、クロック検出信号ＣＬＫ＿ＤＥＴの論理和演算を行うことにより、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴを生成する。従って、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴは、複数の入力信号のうち、いずれか一つでもハイレベルであるときにハイレベルとなり、それら全てがローレベルであるときにローレベルとなる。なお、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴは、先述のゲート信号Ｇ０として、トランジスタ１８０のゲートに出力されている。

論理和ゲートＯＲ１１〜ＯＲ１４は、それぞれ、カウンタＣＮＴ１〜ＣＮＴ４の出力信号と基準電圧検出信号ＶＲＥＦ＿ＤＥＴとの論理和演算を行うことにより、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴを生成する。従って、基準電圧検出信号ＶＲＥＦ＿ＤＥＴがローレベルであるときには、カウンタＣＮＴ１〜ＣＮＴ４の出力信号がパワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴとしてそのままスルー出力される。一方、基準電圧検出信号ＶＲＥＦ＿ＤＥＴがハイレベルであるときには、カウンタＣＮＴ１〜ＣＮＴ４の出力信号に依ることなく、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴがいずれもハイレベルに固定される。なお、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴは、先述のゲート信号Ｇ１〜Ｇ４として、トランジスタ１８１〜１８４それぞれのゲートに出力されている。

＜監視対象電圧の発振＞
図５は、監視ＩＣ１００の監視対象電圧（例えば、ＸＲＳＴＩＮピンに入力される入力電圧Ｖ０）が発振する様子を示す図であり、入力電圧Ｖ０の振幅に応じて、ケース１（振幅：大）、ケース２（振幅：中）、ケース３（振幅：小）の３態様が例示されている。

例えば、ケース１で示したように、入力電圧Ｖ０のピーク値が上側閾値電圧Ｖｔｈ０Ｈ（＝高電圧検出閾値ＯＶＤに相当）を上回ったり、或いは、入力電圧Ｖ０のボトム値が下側閾値電圧Ｖｔｈ０Ｌ（＝低電圧検出閾値ＵＶＤに相当）を下回ったりするほど、入力電圧Ｖ０の振幅が大きい場合を考える。

このような場合には、先述のコンパレータ１５０（＝高電圧検出器に相当）で入力電圧Ｖ０の高電圧異常が検出され、或いは、コンパレータ１５１（＝低電圧検出器に相当）で入力電圧Ｖ０の低電圧異常が検出される。従って、結果的には、入力電圧Ｖ０の異常発振を検出することが可能である。

しかしながら、ケース２及びケース３で示したように、入力電圧Ｖ０のピーク値が上側閾値電圧Ｖｔｈ０Ｈを上回らず、かつ、入力電圧Ｖ０のボトム値が下側閾値電圧Ｖｔｈ０Ｌを下回らない範囲（＝高電圧異常及び低電圧異常双方の検出範囲外に相当）において、入力電圧Ｖ０が周期的に変動している場合には、たとえコンパレータ１５０及び１５１が設けられていても、入力電圧Ｖ０の異常発振を検出することができない。

もちろん、ケース３で示したように、監視ＩＣ１００やマイコン３００の動作に影響を及ぼさないほど、入力電圧Ｖ０の振幅が小さい場合であれば、必ずしも入力電圧Ｖ０の異常発振として検出する必要はない。

しかしながら、ケース２で示したように、入力電圧Ｖ０の振幅が大きくなってくると、監視ＩＣ１００やマイコン３００の動作に影響を及ぼすおそれがあることから、入力電圧Ｖ０の異常発振として検出することが望ましい。また、パワーマネジメントＩＣ２００の故障予兆を検知するという観点から見ても、入力電圧Ｖ０の異常発振を検出することは、極めて有用であると言える。

なお、本図では、監視対象電圧として入力電圧Ｖ０を例に挙げたが、これを入力電圧Ｖ１〜Ｖ４に置き換えた場合であっても、上記と同様、それぞれの異常発振を検出することが望ましいことは言うまでもない。

そこで、以下では、監視対象電圧の異常発振を適切に検出することのできる第２実施形態を提案する。

＜監視ＩＣ（第２実施形態）＞
図６は、監視ＩＣ１００の第２実施形態を示す図である。本実施形態の監視ＩＣ１００は、先の第１実施形態を基礎としつつ、発振検出回路Ａをさらに有する。そこで、既出の構成要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

発振検出回路Ａは、監視対象電圧（例えば、ＸＲＳＴＩＮピンに入力される入力電圧Ｖ０）の異常発振を検出する機能ブロックであり、直流遮断部Ａ１０と、比較部Ａ２０と、検出部Ａ３０と、を含む。

直流遮断部Ａ１０は、キャパシタＡ１１とバッファＡ１２を含み、入力電圧Ｖ０の直流成分Ｖｄｃを遮断して電圧ＶＡ１（＝第１電圧に相当）を生成する。キャパシタＡ１１の第１端は、入力電圧Ｖ０の印加端（＝ＸＲＳＴＩＮピン）に接続されている。キャパシタＡ１１の第２端は、バッファＡ１２の非反転入力端（＋）に接続されている。このように接続されたキャパシタＡ１１は、入力電圧Ｖ０の交流成分（発振成分）のみを通過させるカップリングキャパシタとして機能する。バッファＡ１２の反転入力端（−）は、バッファＡ１２の出力端（＝電圧ＶＡ１の出力端）に接続されている。すなわち、バッファＡ１２は、キャパシタＡ１１の第２端と比較部Ａ２０の入力端との間に接続されている。

比較部Ａ２０は、非反転入力端（＋）に入力される電圧ＶＡ１と、反転入力端（−）に入力される所定の電圧ＶＡ２（＝第２電圧に相当、例えばＶＡ２＝２０ｍＶ）とを比較することにより、比較信号ＳＡを生成するコンパレータである。比較信号ＳＡは、ＶＡ１＞ＶＡ２であるときにハイレベルとなり、ＶＡ１＜ＶＡ２であるときにローレベルとなる。

検出部Ａ３０は、デジタル処理部１７０に組み込まれた機能ブロックの一つであり、比較信号ＳＡのパルス周期ＴＡ１を監視して入力電圧Ｖ０の異常発振を検出する。例えば、検出部Ａ３０は、比較信号ＳＡのパルス周期ＴＡ１と所定の閾値ＴＡ２を比較して入力電圧Ｖ０の異常発振を検出し、その検出結果をマイコン３００に出力する（詳細は後述）。また、検出部Ａ３０は、比較信号ＳＡのパルス周期ＴＡ１に関する情報をマイコン３００に出力してもよい。

なお、上記の電圧ＶＡ２及び閾値ＴＡ２のうち、少なくとも一方は、ユーザが任意に設定することのできる可変値としておくことが望ましい。このような構成であれば、異常発振の検出感度を調整することが可能となる。

また、本図では、入力電圧Ｖ０の高電圧異常及び低電圧異常をそれぞれ検出する高電圧検出器及び低電圧検出器として、先出のコンパレータ１５０及び１５１を示したが、例えば、コンパレータ１５０及び１５１に代えて、入力電圧Ｖ０をデジタル信号に変換するＡ／Ｄ［analog-to-digital］コンバータを導入し、高電圧検出器及び低電圧検出器としての機能をデジタル処理部１７０に持たせても構わない。

図７は、発振検出回路Ａによる発振検出動作の一例を示すタイミングチャートであり、上から順に、入力電圧Ｖ０（＝ＸＲＳＴＩＮピンの端子電圧）、電圧ＶＡ１、及び、比較信号ＳＡが描写されている。

本図で示すように、入力電圧Ｖ０のピーク値が上側閾値電圧Ｖｔｈ０Ｈを上回らず、かつ、入力電圧Ｖ０のボトム値が下側閾値電圧Ｖｔｈ０Ｌを下回らない範囲において、入力電圧Ｖ０が周期的に変動している状況、すなわち、コンパレータ１５０及び１５１を用いても検出することのできない入力電圧Ｖ０の異常発振が生じている状況を考える。

このとき、直流遮断部Ａ１０では、入力電圧Ｖ０の異常発振に伴って周期的に変動する脈流波形状の電圧ＶＡ１が生成される。より具体的に述べると、電圧ＶＡ１は、Ｖ０＞ＶｄｃであるときにＶＡ１＝Ｖ０−Ｖｄｃとなり、Ｖ０＜ＶｄｃであるときにＶＡ１＝ＧＮＤとなる。すなわち、電圧ＶＡ１の振幅は、入力電圧Ｖ０の直流成分Ｖｄｃに依らず、入力電圧Ｖ０の振幅に応じて変動する。

比較部Ａ２０では、上記の電圧ＶＡ１と所定の電圧ＶＡ２とを比較することにより、比較信号ＳＡが生成される。先にも述べたように、比較信号ＳＡは、ＶＡ１＞ＶＡ２であるときにハイレベルとなり、ＶＡ１＜ＶＡ２であるときにローレベルとなる。すなわち、電圧ＶＡ１の振幅（延いては入力電圧Ｖ０の振幅）が電圧ＶＡ２よりも大きい場合にのみ、比較信号ＳＡにパルスが生成される。従って、電圧ＶＡ２を適切に設定することにより、図５のケース３（振幅：小）を不問とし、ケース２（振幅：中）のみを異常発振として検出することが可能となる。

検出部Ａ３０では、比較信号ＳＡのパルス周期ＴＡ１と所定の閾値ＴＡ２とを比較して入力電圧Ｖ０の異常発振が検出される。例えば、パルス周期ＴＡ１が閾値ＴＡ２よりも長いときには、入力電圧Ｖ０の過渡変動（ノイズ重畳など）としてこれを不問とし、パルス周期ＴＡ１が閾値ＴＡ２よりも短いときに限り、入力電圧Ｖ０の異常発振として検出することが望ましい。

上記一連の発振検出動作により、高電圧異常及び低電圧異常双方の検出範囲外における入力電圧Ｖ０の異常発振を看過せずに検出することができるので、監視ＩＣ１００やマイコン３００の動作に支障を来たす前に、適切な対応（システムのシャットダウンないしは再起動など）を図ることが可能となる。

なお、本実施形態では、監視対象電圧として入力電圧Ｖ０を例に挙げたが、これを入力電圧Ｖ１〜Ｖ４に置き換えた場合であっても、上記と同様、それぞれの異常発振を検出することが可能であることは言うまでもない。

＜パワーマネジメントＩＣへの搭載＞
また、先述の発振検出回路ＡをパワーマネジメントＩＣ２００に搭載し、監視ＩＣ１００に頼らず、出力電圧ＶＯ１〜ＶＯ５の異常発振を検出するようにしても構わない。このような構成を採用した場合には、例えば、バッテリ電圧ＶＢＡＴ（＝入力電圧に相当）から出力電圧ＶＯ１〜ＶＯ５をそれぞれ生成する電圧変換回路のうち、出力電圧の異常発振が検出されたものを速やかに停止し、システム全体の安全性を高めることが可能となる。

＜車両への適用＞
図８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器（車載機器）Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した監視ＩＣ１００ないしパワーマネジメントＩＣ２００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
なお、上記の実施形態では、車載機器に搭載される監視ＩＣを例に挙げたが、その適用対象はこれに限定されるものではなく、電子機器全般に広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、機能安全が求められる電子機器全般（車載用のカメラ、レーダー、インフォテイメント、ランプ、クラスタ、パワートレイン、及び、センサフュージョンなど）に利用することが可能である。

１ 電子機器
１００ 監視ＩＣ（監視装置）
１０１ 樹脂封止体
１０２ 外部端子
１０３ アイランド（放熱パッド）
１０３ａ 切欠部
１１１ 基準電圧生成部
１１２ サブ基準電圧生成部
１２０ 基準電圧検出部
１３０ ＵＶＬＯ部
１４０〜１４９ 閾値電圧生成部
１５０〜１５９ コンパレータ
１６１ オシレータ（デジタル処理用）
１６２ オシレータ（ウォッチドッグタイマ用）
１７０ デジタル処理部
１７１ 自己診断部
１７２ クロック検出部
１７３ ウォッチドッグタイマ
１８０〜１８４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１９０ ＳＰＩインタフェイス
２００ パワーマネジメントＩＣ（電源装置）
３００ マイコン
Ａ 発振検出回路
Ａ１０ 直流遮断部
Ａ１１ キャパシタ
Ａ１２ バッファ
Ａ２０ 比較部
Ａ３０ 検出部
Ｃ１、Ｃ２ キャパシタ
ＣＮＴ０〜ＣＮＴ４ カウンタ
ＦＬＴ０〜ＦＬＴ４ フィルタ
ＯＲ０〜ＯＲ４、ＯＲ１０〜ＯＲ１４ 論理和ゲート
Ｒ１〜Ｒ１０、Ｒ１２〜Ｒ１６ 抵抗
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. 監視対象電圧の直流成分を遮断して第１電圧を生成する直流遮断部と、
   前記第１電圧と所定の第２電圧とを比較して比較信号を生成する比較部と、
   前記比較信号の周期を監視して前記監視対象電圧の異常発振を検出する検出部と、
   を有することを特徴とする発振検出回路。
2. 前記直流遮断部は、
   第１端が前記監視対象電圧の印加端に接続されたキャパシタと、
   前記キャパシタの第２端と前記比較部の入力端との間に接続されたバッファと、
   を含むことを特徴とする請求項１に記載の発振検出回路。
3. 前記第２電圧は、可変値であることを特徴とする請求項１または請求項２に記載の発振検出回路。
4. 前記検出部は、前記比較信号の周期と所定の閾値とを比較して前記異常発振を検出することを特徴とする請求項１〜請求項３のいずれか一項に記載の発振検出回路。
5. 前記閾値は、可変値であることを特徴とする請求項４に記載の発振検出回路。
6. 前記検出部は、前記異常発振の検出結果、または、前記比較信号の周期に関する情報を出力することを特徴とする請求項１〜請求項５のいずれか一項に記載の発振検出回路。
7. 監視対象電圧の高電圧異常を検出する高電圧検出器と、
   前記監視対象電圧の低電圧異常を検出する低電圧検出器と、
   双方の検出範囲外における前記監視対象電圧の異常発振を検出する請求項１〜請求項６のいずれか一項に記載の発振検出回路と、
   を有することを特徴とする監視装置。
8. 入力電圧から出力電圧を生成する電圧変換回路と、
   前記出力電圧の異常発振を検出する請求項１〜請求項６のいずれか一項に記載の発振検出回路と、
   を有することを特徴とする電源装置。
9. 請求項７に記載の監視装置または請求項８に記載の電源装置を有する電子機器。
10. 請求項９に記載の電子機器を有する車両。

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