WO2024009638A1

WO2024009638A1 - 電源システム、半導体集積回路装置、半導体装置、及び電源装置

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Publication number: WO2024009638A1
Application number: PCT/JP2023/019476
Authority: WO
Inventors: 慎吾橋口
Original assignee: ローム株式会社
Priority date: 2022-07-07
Filing date: 2023-05-25
Publication date: 2024-01-11

Abstract

電源システムは、複数の半導体集積回路装置を有する。キャリブレーション時に、前記複数の半導体集積回路装置のうちのマスターは、自己のスイッチング素子を流れる電流の検知結果の第１基準をキャリブレーション用電圧として前記複数の半導体集積回路装置のうちのスレーブに供給するように構成される。キャリブレーション時に、前記スレーブは、自己のスイッチング素子を流れる電流の検知結果の第２基準を前記キャリブレーション用電圧に基づきキャリブレーションするように構成される。

Description

電源システム、半導体集積回路装置、半導体装置、及び電源装置

　本明細書中に開示されている発明は、電源システム、半導体集積回路装置、半導体装置、及び電源装置に関する。

　半導体集積回路装置におけるパッケージの進化によって、スイッチング素子を内蔵するスイッチング電源用半導体集積回路装置の大電流化が進んでいる。しかしながら、パッケージの許容損失には限界がある。そのため、スイッチング素子を内蔵するスイッチング電源用半導体集積回路装置を複数設け、それらを並列動作させる電源システムの開発が進んでいる。

特開２０２１－１３２４４７号公報特開２０２０－０９８８１１号公報

　図１に示す従来の電源システム１００は、特許文献１で開示されているスイッチング電源ＩＣ（Integrated　Circuit）１０１及び１０２を並列動作させる。

　ここで、製造ばらつきによってスイッチング電源ＩＣ１０１の基準電圧がスイッチング電源ＩＣ１０２の基準電圧より高く、その結果、スイッチング電源ＩＣ１０１の出力電圧がスイッチング電源ＩＣ１０２より高くなるものとする。

　図２は、従来の電源システム１００の無負荷時（負荷が無限大のインピーダンスを有する場合）の出力電流波形を示す図である。無負荷時、スイッチング電源ＩＣ１０１は出力電流ＩＯＵＴ１０１をソースし、スイッチング電源ＩＣ１０２は出力電流ＩＯＵＴ１０２をシンクしてしまい、効率が低下する。

　スイッチング電源ＩＣ１０１の出力電流ＩＯＵＴ１０１は、スイッチング電源ＩＣ１０１の出力端に外付け接続されるインダクタＬ１０１を流れるインダクタ電流ＩＬ１０１の中央値である。スイッチング電源ＩＣ１０２の出力電流ＩＯＵＴ１０２は、スイッチング電源ＩＣ１０２の出力端に外付け接続されるインダクタＬ１０２を流れるインダクタ電流ＩＬ１０２の中央値である。

　図３は、従来の電源システム１００の最大負荷時の出力電流波形を示す図である。スイッチング電源ＩＣ１０１の出力電流ＩＯＵＴ１０１とスイッチング電源ＩＣ１０２の出力電流ＩＯＵＴ１０２とのバランスが崩れていることで、スイッチング電源ＩＣ１０１の出力電流ＩＯＵＴ１０１が先に最大出力電流に達する。このため、スイッチング電源ＩＣ１０１に熱集中しやすく、スイッチング電源ＩＣ１０１において保護（過熱保護、過電流保護など）がかかりやすくなる。つまり、従来の電源システム１００では、スイッチング電源ＩＣ１０１及びＩＣ１０２それぞれが有する性能を最大限に活用できていない。

　また、半導体装置には、複数の端子を備えるものがある。このような半導体装置として、特許文献１には、ＤＣ／ＤＣコンバータ等の電力変換装置（電源装置）に用いられるものが開示されている。この半導体装置は、パッケージの一辺である第１辺と、第２辺（パッケージの第１辺以外の一辺）のそれぞれに、複数の端子を備えている（特許文献２の図２０参照）。

　ところで、半導体装置を駆動する電流は、電源端子、スイッチング出力段、の順に流れた後、この電流の一部は接地端子、入力コンデンサを経由して、再び入力端子に流れる環状の電流経路を形成している。このため、アンペールの法則によってこの環状の電流経路の中心に磁界、すなわち輻射ノイズが発生する。このような半導体装置（特に、端子の配置が共通とされている機種）を複数搭載する電源装置（例えば、マルチフェーズ型ＤＣ／ＤＣコンバータ等）では、各半導体装置に磁界が発生する。すると、各半導体装置の磁界が重なり合ってより大きなものとなり、輻射ノイズが比較的大きなものとなってしまう。仮に、輻射ノイズを抑制するべく、各半導体装置に発生する磁界の向きが反対向き、すなわち上述した電流経路が反対向きとなるよう、端子の配置等を変更した半導体装置を個別に用意するとなると、製品ラインナップが複雑化して、ユーザ（セット設計者）の利便性を損なうおそれがある。同一構成の半導体装置を用いる場合には、電源装置の基板の一方の面と他方の面に別々に半導体装置を配置することで、各半導体装置の磁界が逆方向となり、輻射ノイズを抑制することができる。しかし、この場合、電流経路の複雑化、電源装置の大型化等により、電源装置の製造コストが増大するおそれがある。

　本明細書中に開示されている電源システムは、出力電圧に基づく帰還電圧と基準電圧との差に応じたエラー信号を出力するように構成されたエラーアンプを有し、前記エラー信号とスイッチング素子を流れる電流とに基づき前記スイッチング素子を制御するようにそれぞれ構成された複数の半導体集積回路装置を有する電源システムである。前記複数の半導体集積回路装置のうちのマスターは、前記帰還電圧と自己の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成される。前記複数の半導体集積回路装置のうちのスレーブは、前記帰還電圧と前記マスターの前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成される。キャリブレーション時に、前記マスターは、自己の前記スイッチング素子を流れる電流の検知結果の第１基準をキャリブレーション用電圧として前記スレーブに供給するように構成され、前記スレーブは、自己の前記スイッチング素子を流れる電流の検知結果の第２基準を前記キャリブレーション用電圧に基づきキャリブレーションするように構成される。

　本明細書中に開示されている半導体集積回路装置は、出力電圧に基づく帰還電圧と基準電圧との差に応じたエラー信号を出力するように構成されたエラーアンプと、前記エラー信号とスイッチング素子を流れる電流とに基づき前記スイッチング素子を制御するように構成された制御部と、を有する。前記半導体集積回路装置は、マスターとして動作する場合、前記帰還電圧と自己の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、キャリブレーション時に、自己の前記スイッチング素子を流れる電流の検知結果の第１基準を外部に供給するように構成される。前記半導体集積回路装置は、スレーブとして動作する場合、前記帰還電圧と他の半導体集積回路装置の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、自己の前記スイッチング素子を流れる電流の検知結果の第２基準を前記他の半導体集積回路装置から供給されるキャリブレーション用電圧に基づきキャリブレーションするように構成される。

　本明細書中に開示されている半導体装置は、パッケージの第１辺に設けられた第１電源端子、第１接地端子及び第１出力端子と、前記パッケージの前記第１辺と異なる第２辺に設けられて、前記第１電源端子と前記パッケージの内部で電気的に接続される第２電源端子と、前記第２辺に設けられて、前記第１接地端子と前記パッケージの内部で電気的に接続される第２接地端子と、前記第２辺に設けられて、前記第１出力端子と前記パッケージの内部で電気的に接続される第２出力端子と、前記第１出力端子及び前記第２出力端子の双方に接続されるスイッチング出力段と、前記スイッチング出力段を制御するように構成される制御部と、を備える。

　本明細書中に開示されている電源装置は、基板と、前記基板の同一面上に配置される、第１半導体装置、第２半導体装置、第１インダクタ、及び第２インダクタと、を備え、前記第１半導体装置及び前記第２半導体装置はそれぞれ、上記構成の半導体装置であり、前記第１半導体装置は、前記第１半導体装置の前記第１電源端子に入力電圧の印加端が接続され、前記第１半導体装置の前記第１接地端子に接地電圧の印加端が接続され、かつ前記第１半導体装置の前記第２出力端子に前記第１インダクタが外付けされ、前記第２半導体装置は、前記第２半導体装置の前記第２電源端子に前記入力電圧の印加端が接続され、前記第２半導体装置の前記第２接地端子に前記接地電圧の印加端が接続され、かつ前記第２半導体装置の前記第１出力端子に前記第２インダクタが外付けされる。

　本明細書中に開示されている半導体集積回路装置及び電源システムによれば、複数の半導体集積回路装置を有する電源システムの無負荷時の効率を向上させることができる。また、本明細書中に開示されている半導体集積回路装置及び電源システムによれば、電源システムに含まれる複数の半導体集積回路装置間の発熱の偏りを抑制することができる。

　本明細書中に開示されている半導体装置によれば、電源装置に搭載した場合に、製造コストの増大を抑制しつつ輻射ノイズを抑制可能となる。

図１は、従来の電源システムの構成例を示す図である。図２は、従来の電源システムの無負荷時の出力電流波形を示す図である。図３は、従来の電源システムの最大負荷時の出力電流波形を示す図である。図４は、実施形態に係る電源システムの概略構成を示す図である。図５は、スイッチング電源ＩＣの外観斜視図である。図６は、ＰＷＭ制御における波形図である。図７は、キャリブレーション時におけるスイッチの状態を示す図である。図８は、差動アンプの概略構成を示す図である。図９は、実施形態に係る第１半導体装置１０２ａを示す図である。図１０は、電源装置１０１の全体構成を示す図である。図１１は、実施形態に係る電源装置１０１の変形例を示す図である。図１２は、実施形態に係る電源装置１０１の別の変形例を示す図である。図１３は、実施形態に係る電源装置１０１のさらに別の変形例を示す図である。

　本明細書において、ＭＯＳ電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

　本明細書において基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。

　本明細書において定電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。

＜実施形態に係る電源システム＞
　図４は、実施形態に係る電源システムＳＹＳ１の概略構成を示す図である。電源システムＳＹＳ１は、スイッチング電源ＩＣ１及び２と、スイッチング電源ＩＣ１及び２に対して外付け接続される複数のディスクリート部品と、を有する。

　電源システムＳＹＳ１は、スイッチング電源ＩＣ１に対して外付け接続されるディスクリート部品として、インダクタＬ１及び出力コンデンサＣ１を有する。電源システムＳＹＳ１は、スイッチング電源ＩＣ２に対して外付け接続されるディスクリート部品として、インダクタＬ２及び出力コンデンサＣ２を有する。電源システムＳＹＳ１は、スイッチング電源ＩＣ１及び２に対して共通して外付け接続されるディスクリート部品として、帰還抵抗Ｒ１及びＲ２を有する。

　電源システムＳＹＳ１は、スイッチング電源ＩＣ１及び２を並列動作させ、外部から供給される入力電圧ＶＩＮより所望の出力電圧ＶＯＵＴを生成する降圧型のスイッチング電源システムである。

　スイッチング電源ＩＣ１及び２はそれぞれ、図５に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である。スイッチング電源ＩＣ１及び２それぞれの筐体に複数の外部端子が露出して設けられており、その複数の外部端子には、図４に示される端子ＩＮ、端子ＳＷ、端子ＧＮＤ、端子ＶＣＯＭＰ、端子ＣＬＫＯＵＴ、端子ＰＨ、端子ＦＢ、及び端子ＳＹＮＣが含まれる。これら以外の端子も、上記複数の外部端子に含まれうる。尚、図５に示されるスイッチング電源ＩＣ１及び２それぞれの外部端子の数及びスイッチング電源ＩＣ１及び２それぞれの外観は例示に過ぎない。

　図４に戻って、スイッチング電源ＩＣ１及び２の構成について説明する。

　スイッチング電源ＩＣ１及び２の外部構成について説明する。

　スイッチング電源ＩＣ１の外部より入力電圧ＶＩＮがスイッチング電源ＩＣ１の端子ＩＮに供給される。スイッチング電源ＩＣ１の端子ＳＷと出力端子ＯＵＴとの間にインダクタＬ１が直列に介在している。すなわち、インダクタＬ１の第１端はスイッチング電源ＩＣ１の端子ＳＷに接続され、インダクタＬ１の第２端は出力端子ＯＵＴに接続される。また、出力端子ＯＵＴは出力コンデンサＣ１を介してグランドに接続される。更に、出力端子ＯＵＴは帰還抵抗Ｒ１の第１端に接続され、帰還抵抗Ｒ１の第２端は帰還抵抗Ｒ２を介してグランドに接続される。帰還抵抗Ｒ１及びＲ２間の接続ノードがスイッチング電源ＩＣ１及び２それぞれの端子ＦＢに接続される。また、スイッチング電源ＩＣ１及び２それぞれの端子ＧＮＤはグランドに接続される。

　スイッチング電源ＩＣ２の外部より入力電圧ＶＩＮがスイッチング電源ＩＣ２の端子ＩＮに供給される。スイッチング電源ＩＣ２の端子ＳＷと出力端子ＯＵＴとの間にインダクタＬ２が直列に介在している。すなわち、インダクタＬ２の第１端はスイッチング電源ＩＣ２の端子ＳＷに接続され、インダクタＬ２の第２端は出力端子ＯＵＴに接続される。また、出力端子ＯＵＴは出力コンデンサＣ２を介してグランドに接続される。

　スイッチング電源ＩＣ１の端子ＶＣＯＭＰは、スイッチング電源ＩＣ２の端子ＶＣＯＭＰに接続される。スイッチング電源ＩＣ１の端子ＰＨは、プルアップ抵抗Ｒ３の第１端に接続される。プルアップ抵抗Ｒ３の第２端には定電圧ＶＤＤが印加される。スイッチング電源ＩＣ２の端子ＰＨは、プルダウン抵抗Ｒ４の第１端に接続される。プルダウン抵抗Ｒ４の第２端はグランドに接続される。スイッチング電源ＩＣ１の端子ＣＬＫＯＵＴは、スイッチング電源ＩＣ１の端子ＳＹＮＣに接続される。

　スイッチング電源ＩＣ１及び２の内部構成について説明する。スイッチング電源ＩＣ１の内部構成とスイッチング電源ＩＣ２の内部構成とは同一である。したがって、代表してスイッチング電源ＩＣ１の内部構成について説明する。

　スイッチング電源ＩＣ１は、エラーアンプ１１と、位相補償回路１２と、バッファアンプ１３と、差動アンプ１４と、スイッチＳＷ１～ＳＷ３と、差動アンプ１５と、ＤＡＣ（Digital　Analog　Converter）１６と、バッファアンプ１７と、抵抗１８と、バッファアンプ１９と、ランプ電圧生成回路２０と、コンパレータ２１と、ロジック回路２２と、Ｎチャネル型のＭＯＳ電界効果トランジスタとして構成されたトランジスタＭ１及びＭ２と、を有する。トランジスタＭ１及びＭ２はそれぞれスイッチング素子の一例である。

　エラーアンプ１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１の反転入力端子には端子ＦＢに加わる電圧（出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢ）が供給され、エラーアンプ１１の非反転入力端子には基準電圧ＶＲＥＦが供給される。基準電圧ＶＲＥＦは、正の所定電圧値を有する直流電圧であり、スイッチング電源ＩＣ１内の図示されない基準電圧生成回路にて生成される。エラーアンプ１１は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分に応じた誤差電流信号を自身の出力端子から出力する。誤差電流信号による電荷は、誤差信号配線である配線ＷＲ１に対して入出力される。具体的には，エラーアンプ１１は、帰還電圧ＶＦＢが基準電圧ＶＲＥＦ１よりも低いときには配線ＷＲ１の電位が上がるようエラーアンプ１１から配線ＷＲ１に向けて誤差電流信号による電流を出力し、帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも高いときには配線ＷＲ１の電位が下がるよう配線ＷＲ１からエラーアンプ１１に向けて誤差電流信号による電流を引き込む。帰還電圧ＶＦＢ及び基準電圧ＶＲＥＦ間の差分の絶対値が増大するにつれて、誤差電流信号による電流の大きさも増大する。

　位相補償回路１２は、配線ＷＲ１とグランドとの間に設けられ、誤差電流信号の入力を受けて配線ＷＲ１上に誤差電圧ＶＥＲＲを生成する。位相補償回路１２は誤差電圧ＶＥＲＲの位相を補償するために設けられる。位相補償回路１２は抵抗１２ａ及びコンデンサ１２ｂの直列回路を含み、具体的には抵抗１２ａの第１端が配線ＷＲ１に接続され、抵抗１２ａの他端がコンデンサ１２ｂを介してグランドに接続される。抵抗１２ａの抵抗値及びコンデンサ１２ｂの静電容量値を適切に設定することにより誤差電圧ＶＥＲＲの位相を補償して出力帰還ループの発振を防ぐことができる。

　バッファアンプ１３は、誤差電圧ＶＥＲＲを受け取る。バッファアンプ１３の出力端子は、スイッチＳＷ１の第１端に接続される。スイッチＳＷ２の第１端は端子ＶＣＯＭＰに接続される。スイッチＳＷ３の第１端は差動アンプ１４の非反転入力端子及びバッファアンプ１９の出力端子に接続される。スイッチＳＷ１～ＳＷ３の各第２端は、差動アンプ１４の反転入力端子に接続される。バッファアンプ１３が設けられることにより、スイッチＳＷ１～ＳＷ３及び端子ＶＣＯＭＰがエラーアンプ１１の後段に設けられるにもかかわらず、誤差電圧ＶＥＲＲの位相が変化し難くなる。

　差動アンプ１４は、エラーアンプ１１と同様、電流出力型のトランスコンダクタンスアンプである。スイッチＳＷ１がオンであるとき、差動アンプ１４の非反転入力端子には配線ＷＲ１に加わる誤差電圧ＶＥＲＲが供給され、差動アンプ１４の反転入力端子にはバッファアンプ１９から出力されるセンス電圧ＶＳＮＳが供給される。差動アンプ１４は、誤差電圧ＶＥＲＲとセンス電圧ＶＳＮＳとの差分に応じた電流信号を自身の出力端子から出力する。電流信号による電荷は、配線ＷＲ２に対して入出力される。具体的には，差動アンプ１４は、誤差電圧ＶＥＲＲがセンス電圧ＶＳＮＳよりも低いときには配線ＷＲ２の電位が上がるよう差動アンプ１４から配線ＷＲ２に向けて電流信号による電流を出力し、誤差電圧ＶＥＲＲがセンス電圧ＶＳＮＳよりも高いときには配線ＷＲ２の電位が下がるよう配線ＷＲ２から差動アンプ１４に向けて電流信号による電流を引き込む。誤差電圧ＶＥＲＲ及びセンス電圧ＶＳＮＳ間の差分の絶対値が増大するにつれて、電流信号による電流の大きさも増大する。

　差動アンプ１５は、エラーアンプ１１と同様、電流出力型のトランスコンダクタンスアンプである。差動アンプ１５は、トランジスタＭ２のソース－ドレイン間電圧（トランジスタＭ２を流れる電流）に応じた電流信号を自身の出力端子から出力する。電流信号による電荷は、配線ＷＲ３に対して出力される。具体的には，差動アンプ１５は、配線ＷＲ３の電位が上がるよう差動アンプ１５から配線ＷＲ３に向けて電流信号による電流を出力する。トランジスタＭ２のソース－ドレイン間電圧の絶対値が増大するにつれて、電流信号による電流の大きさも増大する。

　本実施形態では、トランジスタＭ２に流れる電流を検出することを通じてインダクタＬ１を流れる電流が検出されているが、トランジスタＭ１に流れる電流を検出することを通じてインダクタＬ１を流れる電流が検出されてもよい。また、本実施形態では、トランジスタＭ２のオン抵抗を利用してトランジスタＭ２を流れる電流が検出されているが、トランジスタＭ２に直列接続されるセンス抵抗を設け、当該センス抵抗を利用してトランジスタＭ２を流れる電流が検出されてもよい。

　ＤＡＣ１６、バッファアンプ１７、及び抵抗１８によって、配線ＷＲ３のＤＣバイアス電圧が設定される。ＤＡＣ１６から出力されるアナログ電圧は、バッファアンプ１７及び抵抗１８を介して配線ＷＲ３のＤＣバイアス電圧となる。配線ＷＲ３のＤＣバイアス電圧は、トランジスタＭ２を流れる電流の検知結果の基準となる。

　配線ＷＲ３に印加される電圧は、バッファアンプ１９に供給され、バッファアンプ１９の出力端子からセンス電圧ＶＳＮＳとして出力される。

　ランプ電圧生成回路２０は、所定のＰＷＭ周期にて周期的に電圧値が変化するランプ電圧ＶＲＡＭＰを生成する。ＰＷＭ周期はＰＷＭ周波数の逆数に相当する。ランプ電圧ＶＲＡＭＰは、例えば三角波又はのこぎり波の電圧波形を持つ。

　コンパレータ２１の非反転入力端子には配線上ＷＲ２上の対比電圧ＶＣが供給され、コンパレータ２１の反転入力端子にはランプ電圧生成回路２０からのランプ電圧ＶＲＡＭＰが供給される。コンパレータ２１は、対比電圧ＶＣをランプ電圧ＶＲＡＭＰと比較して比較結果を示すパルス幅変調信号ＳＰＷＭを出力する。パルス幅変調信号ＳＰＷＭは、対比電圧ＶＣがランプ電圧ＶＲＡＭＰよりも高い期間においてハイレベルとなり、対比電圧ＶＣがランプ電圧ＶＲＡＭＰよりも低い期間においてローレベルとなる。

　ロジック回路２２は、コンパレータ２１からのパルス幅変調信号ＳＰＷＭに基づくゲート信号Ｇ１及びＧ２をトランジスタＭ１及びＭ２に供給することで、トランジスタＭ１とトランジスタＭ２との接続ノードにパルス状のスイッチ電圧ＶＳＷを発生させる。エラーアンプ１１は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとが等しくなるように電流信号を生成するため、出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦと帰還抵抗Ｒ１及びＲ２による分圧比とに応じた所定の目標電圧にて安定化される。

　基本的には、対比電圧ＶＣはランプ電圧ＶＲＡＭＰの変動範囲内に収まる。対比電圧ＶＣがランプ電圧ＶＲＡＭＰの変動範囲内に維持されているとき、図６に示す如く、各ＰＷＭ周期においてパルス幅変調信号ＳＰＷＭがハイレベルとなる期間とパルス幅変調信号ＳＰＷＭがローレベルとなる期間とが発生し、ＰＷＭ周波数にてＰＷＭ制御が行われる。ＰＷＭ制御では、トランジスタＭ１及びＭ２がパルス幅変調信号ＳＰＷＭに基づきＰＷＭ周期にて交互にオン、オフされる。

　より具体的にはＰＷＭ制御において、パルス幅変調信号ＳＰＷＭがハイレベルである期間では、ハイレベルのゲート信号Ｇ１、ローレベルのゲート信号Ｇ２が、夫々、トランジスタＭ１、Ｍ２のゲートに供給されることで、トランジスタＭ１、Ｍ２が、夫々、オン状態、オフ状態となる。このとき、トランジスタＭ１及びインダクタＬ１を通じ出力端子ＯＵＴに向けて入力電圧ＶＩＮに基づく電流が流れる。逆に、ＰＷＭ制御において、パルス幅変調信号ＳＰＷＭがローレベルである期間では、ローレベルのゲート信号Ｇ１、ハイレベルのゲート信号Ｇ２が、夫々、トランジスタＭ１、Ｍ２のゲートに供給されることで、トランジスタＭ１、Ｍ２が、夫々、オフ状態、オン状態となる。このとき、トランジスタＭ２及びインダクタＬ１を通じインダクタＬ１の蓄積エネルギに基づく電流が流れる。なお、貫通電流の発生を確実に防止するべく、トランジスタＭ１がオン状態とされる期間とトランジスタＭ２がオン状態とされる期間との間に、トランジスタＭ１及びＭ２が共にオフ状態されるデッドタイムが設けられてもよい。

　更に、スイッチング電源ＩＣ１は、スイッチＳＷ４と、キャリブレーション回路２３と、コンパレータ２４と、制御回路２５と、オシレータ２６と、遅延回路２７と、を有する。

　スイッチＳＷ４がオン状態であるとき、キャリブレーション回路２３は、差動アンプ１４の出力を受け取り、差動アンプ１４の出力に応じたデジタル電圧をＤＡＣ１６に供給する。

　コンパレータ２４の非反転入力端子には、端子ＰＨに印加される電圧が供給される。コンパレータ２４の反転入力端子には、定電圧ＶＤＤ／２が供給される。制御回路２５は、コンパレータ２４の出力電圧に基づき、スイッチング電源ＩＣ１がマスターであるかスレーブであるかを判定する。具体的には、制御回路２５は、コンパレータ２４の出力電圧がハイレベルであれば、スイッチング電源ＩＣ１がマスターであると判定する。一方、制御回路２５は、コンパレータ２４の出力電圧がローレベルであれば、スイッチング電源ＩＣ１がスレーブであると判定する。

　本実施形態では、スイッチング電源ＩＣ１の端子ＰＨに定電圧ＶＤＤが印加されるため、スイッチング電源ＩＣ１の制御回路２５は、スイッチング電源ＩＣ１がマスターであると判定する。一方、本実施形態では、スイッチング電源ＩＣ２の端子ＰＨにグランド電圧が印加されるため、スイッチング電源ＩＣ１の制御回路２５は、スイッチング電源ＩＣ２がスレーブであると判定する。

　マスターであるスイッチング電源ＩＣ１において、制御回路２５は、非キャリブレーション時に図４に示す如くスイッチＳＷ１をオン状態にし、スイッチＳＷ２をオン状態にし、スイッチＳＷ３をオフ状態にし、スイッチＳＷ４をオフ状態にする。そして、マスターであるスイッチング電源ＩＣ１は、マスターのオシレータ２６から供給されるクロックＣＬＫ１に基づき動作する。

　スレーブであるスイッチング電源ＩＣ２において、制御回路２５は、非キャリブレーション時に図４に示す如くスイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にし、スイッチＳＷ３をオフ状態にし、スイッチＳＷ４をオフ状態にする。そして、スレーブであるスイッチング電源ＩＣ２は、マスターで生成されるクロックＣＬＫ１をマスターの遅延回路２７によって所定の角度位相を遅延させた信号であるマスターの第２クロック信号ＣＬＫ２をマスターの端子ＣＬＫＯＵＴ及びスレーブの端子ＳＹＮＣを介して受け取る。スレーブであるスイッチング電源ＩＣ２は、マスターの第２クロック信号ＣＬＫ２に基づき動作する。これにより、スレーブがマスターに同期して動作することができる。

　上述した通り、非キャリブレーション時には、マスターであるスイッチング電源ＩＣ１のスイッチＳＷ１及びＳＷ２がオン状態になり、スレーブであるスイッチング電源ＩＣ２のスイッチＳＷ１がオフ状態になりスイッチＳＷ２がオン状態になる。これにより、マスターであるスイッチング電源ＩＣ１の誤差電圧ＶＥＲＲがスレーブであるスイッチング電源ＩＣ２の差動アンプ１４の反転入力端子に供給される。したがって、スレーブあるスイッチング電源ＩＣ２は、帰還電圧ＶＦＢとマスターであるスイッチング電源ＩＣ１の基準電圧ＶＲＥＦとの差に応じたエラー信号に基づく制御を実行する。また、マスターあるスイッチング電源ＩＣ１は、帰還電圧ＶＦＢと自己の基準電圧ＶＲＥＦとの差に応じたエラー信号に基づく制御を実行する。電源システムＳＹＳ１は、スイッチング電源ＩＣ１及びＩＣ２の双方においてマスターであるスイッチング電源ＩＣ１の基準電圧ＶＲＥＦを利用するので、無負荷時の効率を向上させることができるとともに、スイッチング電源ＩＣ１及び２間の発熱の偏りを抑制することができる。

　しかしながら、トランジスタＭ２を流れる電流の検知結果にオフセットがあれば、当該オフセットが無負荷時の効率向上とスイッチング電源ＩＣ１及び２間の発熱の偏り抑制とを阻害する。そこで、電源システムＳＹＳ１は、キャリブレーションを行って上記オフセットをキャンセルする。

　マスターであるスイッチング電源ＩＣ１において、制御回路２５は、キャリブレーション時に図７に示す如くスイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にし、スイッチＳＷ３をオン状態し、スイッチＳＷ４をオフ状態にする。そして、マスターであるスイッチング電源ＩＣ１は、キャリブレーション時にも、非キャリブレーション時と同様に、マスターのオシレータ２６から供給されるクロックＣＬＫ１に基づき動作する。

　スレーブであるスイッチング電源ＩＣ２において、制御回路２５は、キャリブレーション時に図７に示す如くスイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にし、スイッチＳＷ３をオフ状態し、スイッチＳＷ４をオン状態にする。そして、スレーブであるスイッチング電源ＩＣ２は、キャリブレーション時にも、非キャリブレーション時と同様に、マスターの第２クロック信号ＣＬＫ２に基づき動作する。

　上述した通り、キャリブレーション時には、マスターであるスイッチング電源ＩＣ１のスイッチＳＷ１がオフ状態になりスイッチＳＷ２及びＳＷ３がオン状態になり、スレーブであるスイッチング電源ＩＣ２のスイッチＳＷ１及びＳＷ３がオフ状態になりスイッチＳＷ２がオン状態になる。これにより、マスターであるスイッチング電源ＩＣ１のセンス電圧ＶＳＮＳが、スレーブであるスイッチング電源ＩＣ２の差動アンプ１４の反転入力端子に供給される。キャリブレーション時には、マスターであるスイッチング電源ＩＣ１のトランジスタＭ２はオフ状態である。そして、マスターであるスイッチング電源ＩＣ１のキャリブレーション回路２３は、マスターであるスイッチング電源ＩＣ１のＤＡＣ１６に供給するデジタル電圧の値を初期値に固定する。これにより、マスターであるスイッチング電源ＩＣ１は、マスターであるスイッチング電源ＩＣ１のトランジスタＭ２を流れる電流の検知結果の第１基準をキャリブレーション用電圧としてスレーブであるスイッチング電源ＩＣ２の差動アンプ１４の反転入力端子に供給する。

　スレーブであるスイッチング電源ＩＣ２の差動アンプ１４の非反転入力端子には、マスターであるスイッチング電源ＩＣ１のセンス電圧ＶＳＮＳが供給される。

　スレーブであるスイッチング電源ＩＣ２のキャリブレーション回路２３は、スレーブであるスイッチング電源ＩＣ２のＤＡＣ１６に供給するデジタル電圧の値を変化させて、スレーブであるスイッチング電源ＩＣ２の差動アンプ１４の論理の切り替わりを監視する。そして、スレーブであるスイッチング電源ＩＣ２のキャリブレーション回路２３は、差動アンプ１４の論理の切り替わりを検出すると、ＤＡＣ１６に供給するデジタル電圧の値を差動アンプ１４の論理の切り替わる直前又は直後のいずれかにおける値に固定する。これにより、スレーブであるスイッチング電源ＩＣ２は、スレーブであるスイッチング電源ＩＣ２のトランジスタＭ２を流れる電流の検知結果の第２基準を上述したキャリブレーション用電圧に基づきキャリブレーションする。

　スレーブであるスイッチング電源ＩＣ２は、スレーブであるスイッチング電源ＩＣ２において生じる差動アンプ１５のオフセット電流、バッファアンプ１７及び１９の各オフセット、並びに差動アンプ１４のオフセットを全て含めてキャリブレーションを行うことができる。したがって、電源システムＳＹＳ１は、トランジスタＭ２を流れる電流の検知結果のオフセットによって無負荷時の効率向上とスイッチング電源ＩＣ１及び２間の発熱の偏り抑制とが阻害されないので、無負荷時の効率を向上させることができるとともに、スイッチング電源ＩＣ１及び２間の発熱の偏りを抑制することができる。

　電源システムＳＹＳ１は、差動アンプ１４を図８に示す構成にすることでキャリブレーションに要する時間の削減を図っている。図８に示す差動アンプ１４は、誤差電圧ＶＥＲＲとセンス電圧ＶＳＮＳとの差を増幅するように構成される一対の差動増幅回路１４ａ及び１４ｂを含む。差動増幅回路１４ａと差動増幅回路１４ｂとは同一の回路構成である。スレーブであるスイッチング電源ＩＣ２は、差動増幅回路１４ａをトランジスタＭ１及びＭ２の制御に用い、差動増幅回路１４ｂをキャリブレーションに用いる。差動増幅回路１４ａの後段にコンパレータ２１等が接続されるため、コンパレータ２１等内のＲＣ回路によって差動増幅回路１４ａの応答性が悪化する。一方、差動増幅回路１４ｂは、コンパレータ２１等内のＲＣ回路の影響を受けないので、応答性が良好である。このため、ＤＡＣ１６から出力されるアナログ電圧が高速で変化した場合でも、差動増幅回路１４ｂは応答可能である。

＜実施形態に係る半導体装置および電源装置＞
　以下、図面を参照しながら本開示に係る半導体装置（第１半導体装置１０２ａ、第２半導体装置１０２ｂ）、およびそれを備えた電源装置１０１の実施形態について説明する。

　電源装置１０１は、入力電圧Ｖｉから所望の出力電圧Ｖｏを生成して負荷に供給する降圧型のＤＣ［Direct　Current］／ＤＣコンバータである。負荷は、電源装置１０１と共に種々の電子機器に搭載されるものであり、電源装置１０１から直流電力（出力電圧Ｖｏ及び出力電流Ｉｏ）の供給を受けて動作する。

　図９は実施形態に係る第１半導体装置１０２ａを示す図である。図１０は、電源装置１０１の全体構成を示す図である。図９、図１０に示すように、電源装置１０１は、第１半導体装置１０２ａと、第２半導体装置１０２ｂと、インダクタＬ１１、Ｌ１２と、入力コンデンサＣｉ１、Ｃｉ２と、を備えている。

　第１半導体装置１０２ａおよび第２半導体装置１０２ｂは、基板１１８の同一面に積載されている。第１半導体装置１０２ａおよび第２半導体装置１０２ｂは、同一の構成である。このため、以下第１半導体装置１０２ａについて説明した上で、第２半導体装置１０２ｂについては、第１半導体装置１０２ａと異なる点のみ説明し、第２半導体装置１０２ｂの第１半導体装置１０２ａと共通する箇所は同一符号を付して説明を省略する。

　第１半導体装置１０２ａは、パッケージ１０５と、第１出力端子１０８と、第１電源端子１０９と、第１接地端子１１０と、第２出力端子１１１と、第２電源端子１１２と、第２接地端子１１３と、スイッチング出力段１１４と、制御部１１９と、を有している。

　パッケージ１０５は、内部に半導体集積回路が封入された、第１半導体装置１０２ａの筐体部分である。パッケージ１０５は、第１辺１０６と第２辺１０７を含んで構成された矩形状（ここでは四角形状）に形成されている。第１辺１０６と第２辺１０７は互いに平行である。また、第１辺１０６と第２辺１０７は、第１辺１０６に直交する方向に対向している。

　第１出力端子１０８、第１電源端子１０９、および第１接地端子１１０は、パッケージ１０５の第１辺１０６に設けられている。第１出力端子１０８、第１電源端子１０９、および第１接地端子１１０は、パッケージ１０５の内部から外部へ突出している。第１電源端子１０９と第１接地端子１１０とは、第１辺１０６に平行な方向（図９、図１０における上下方向）に沿って、第１出力端子１０８を間に挟んで並んでいる。第１半導体装置１０２ａは、第１辺１０６に設けられたその他の端子１２０、１２１と、第２辺１０７に設けられたその他の端子１２２、１２３とをさらに有する。

　第２出力端子１１１、第２電源端子１１２、および第２接地端子１１３は、パッケージ１０５の第２辺１０７に設けられている。第２出力端子１１１、第２電源端子１１２、および第２接地端子１１３は、パッケージ１０５の内部から外部へ突出している。第２電源端子１１２と第２接地端子１１３とは、第２辺１０７に平行な方向（図９、図１０における上下方向）に沿って、第２出力端子１１１を間に挟んで並んでいる。

　第１出力端子１０８と第２出力端子１１１とは、パッケージ１０５の内部で、出力導線１１５を介して電気的に接続されている。同様に、第１電源端子１０９と第２電源端子１１２とは、パッケージ１０５の内部で、電源導線１１６を介して電気的に接続されている。さらに、第１接地端子１１０と第２接地端子１１３とは、パッケージ１０５の内部で、接地導線１１７を介して電気的に接続されている。

　出力導線１１５、電源導線１１６、および接地導線１１７は、パッケージ１０５の内部でスイッチング出力段１１４に接続されている。

　第１出力端子１０８および第２出力端子１１１には、インダクタＬ１１、Ｌ１２の一端を接続可能である。インダクタＬ１１、Ｌ１２の一端が第１出力端子１０８と第２出力端子１１１のどちらに接続されても、出力導線１１５を介してスイッチング出力段１１４にインダクタＬ１１、Ｌ１２の一端が接続されることになる。

　第１半導体装置１０２ａは、その第２出力端子１１１にインダクタＬ１１の第１端が接続されている。第２半導体装置１０２ｂは、その第１出力端子１０８にインダクタＬ１２の第１端が接続されている。

　第１電源端子１０９および第２電源端子１１２は、入力電圧Ｖｉの印加端を接続可能である。入力電圧Ｖｉの印加端が第１電源端子１０９と第２電源端子１１２のどちらに接続されても、電源導線１１６を介してスイッチング出力段１１４に入力電圧Ｖｉが印加される。

　第１半導体装置１０２ａは、その第１電源端子１０９に、入力電圧Ｖｉの印加端である第１入力配線ＩＷ１の第１端が接続されている。第２半導体装置１０２ｂは、その第２電源端子１１２に、入力電圧Ｖｉの印加端である第２入力配線ＩＷ２の第１端が接続されている。

　第１接地端子１１０および第２接地端子１１３は、接地電圧ＧＮＤの印加端を接続可能である。接地電圧ＧＮＤの印加端が第１接地端子１１０と第２接地端子１１３のどちらに接続されても、接地導線１１７を介してスイッチング出力段１１４は接地電圧ＧＮＤの印加端に接続されることになる。

　第１半導体装置１０２ａは、その第１接地端子１１０に、接地電圧ＧＮＤの印加端である第１接地配線ＧＷ１の第１端が接続されている。また、第１半導体装置１０２ａは、その第２接地端子１１３に、出力コンデンサＣｏ１の第１端が接続されている。出力コンデンサＣｏ１の第２端は、インダクタＬ１１の第２端に接続されている。

　第２半導体装置１０２ｂは、その第２接地端子１１３に、接地電圧ＧＮＤの印加端である第２接地配線ＧＷ２の第１端が接続されている。また、第２半導体装置１０２ｂは、その第１接地端子１１０に、出力コンデンサＣｏ２の第１端が接続されている（図示省略）。出力コンデンサＣｏ２の第２端は、インダクタＬ１２の第２端に接続されている（図示省略）。なお、電源装置１０１がマルチフェーズ型ＤＣ／ＤＣコンバータである場合には、出力コンデンサＣｏ１及びＣｏ２として単一のコンデンサが接続されてもよい。

　第１入力配線ＩＷ１と第１接地配線ＧＷ１との間には、入力コンデンサＣｉ１が接続されている。第２入力配線ＩＷ２と第２接地配線ＧＷ２との間には、入力コンデンサＣｉ２が接続されている。

　スイッチング出力段１１４は、第１出力端子１０８または第２出力端子１１１に接続されるインダクタＬ１１、Ｌ１２に流れるインダクタ電流を制御するための内部回路である。スイッチング出力段１１４は、ハイサイドスイッチとローサイドスイッチを含んで構成されている（図示省略）。制御部１１９は、ハイサイドスイッチとローサイドスイッチのハイサイドゲート信号とロ―サイドゲート信号を用いて、スイッチング出力段１１４をオン／オフ制御する。

　このオン／オフ制御により、スイッチング出力段１１４の出力端（ハイサイドスイッチとローサイドスイッチとの接続ノード）には、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧が現れる。すなわち、第１半導体装置１０２ａでは、その第２出力端子１１１にスイッチ電圧が現れる。また、第２半導体装置１０２ｂでは、その第１出力端子１０８にスイッチ電圧が現れる。インダクタＬ１１、Ｌ１２と出力コンデンサＣｏ１、Ｃｏ２は、このスイッチ電圧を整流及び平滑して出力電圧Ｖｏを生成するＬＣフィルタとして機能する。

　第１半導体装置１０２ａと第２半導体装置１０２ｂとは、第１辺１０６に沿った方向（図９、図１０の上下方向）に対して重なる位置にある。また、第１辺１０６に直交する方向（図９、図１０の左右方向）に対して、第２半導体装置１０２ｂは、第１半導体装置１０２ａの第１辺１０６側に配置されている。すなわち、インダクタＬ１１とインダクタＬ１２とは、第１辺１０６に直交する方向に対して、第１半導体装置１０２ａと第２半導体装置１０２ｂを間に挟んで配置されている。また、第１辺１０６に直交する方向に対して、第１半導体装置１０２ａと第２半導体装置１０２ｂの間に、入力コンデンサＣｉ１、Ｃｉ２が配置されている。

　第１入力配線ＩＷ１を経由して第１半導体装置１０２ａに流れ込む電流は、第１電源端子１０９、電源導線１１６、スイッチング出力段１１４、接地導線１１７、第１接地端子１１０、第１接地配線ＧＷ１及び入力コンデンサＣｉ１の順に流れ、一部の電流が、再び第１電源端子１０９に流れる。すなわち、第１電源端子１０９、電源導線１１６、スイッチング出力段１１４、接地導線１１７、第１接地端子１１０、第１接地配線ＧＷ１及び入力コンデンサＣｉ１を経由する環状の電流経路（図９、図１０の１点鎖線矢印）が形成される。すると、アンペールの法則により、この電流経路の中心に、図９、図１０の紙面に垂直であって、紙面奥側に向いた磁界ｍ１が発生する。

　一方、第２半導体装置１０２ｂに流れ込む電流は、第２電源端子１１２、電源導線１１６、スイッチング出力段１１４、接地導線１１７、第２接地端子１１３、第２接地配線ＧＷ２及び入力コンデンサＣｉ２の順に流れ、一部の電流が、再び第２電源端子１１２に流れる環状の電流経路（図１０の２点鎖線矢印）を形成する。すなわち、第２電源端子１１２、電源導線１１６、スイッチング出力段１１４、接地導線１１７、第２接地端子１１３、第２接地配線ＧＷ２及び入力コンデンサＣｉ２を経由する環状の電流経路（図９、図１０の２点鎖線矢印）が形成される。すると、アンペールの法則により、この電流経路の中心に、図１０の紙面に垂直であって、紙面手前側に向いた磁界ｍ２が発生する。磁界ｍ１と磁界ｍ２は逆方向を向いているため、互いに相殺する。これにより、電源装置１０１はノイズが軽減される。

　従来の半導体装置では、入力電圧Ｖｉの印加端、インダクタの接続端、および接地電圧ＧＮＤの印加端は、それぞれ、パッケージ５に設けられた複数の端子のうちの予め定められた端子にのみ接続可能であった。このため、半導体装置に流れ込む電流経路は、必ず一定方向に流れる環状の経路となっていた。すると、複数の半導体装置を備える電源装置１０１では、各半導体装置に生じる磁界の向きが同方向となる。このため、基板の同一面にこのような半導体装置を複数配置するような電源装置１０１では、各半導体装置に発生する磁界が重なり合い、比較的大きな輻射ノイズが発生する構成となっていた。電源装置１０１に生じる輻射ノイズを小さくするためには、端子の配置が異なった、流れる電流の向きが逆向き、すなわち発生する磁界が逆方向となる半導体装置を個別に用意する必要がある。すると、部品点数が増加してしまい、電源装置１０１の製造コストが増大してしまう。また、同じ半導体装置を複数用いる場合は、電源装置１０１の基板の一方の面（例えば部品面）と他方の面（例えば半田面）に分けて積載する必要がある。このため、電流経路の複雑化に繋がり、製造コストの増大、電源装置１０１の大型化等の問題の原因となるおそれがあった。

　対して、本実施形態の半導体装置１０２ａ、１０２ｂは、上述した通り、入力電圧Ｖｉの印加端（第１入力配線ＩＷ１、第２入力配線ＩＷ２）を第１電源端子１０９と第２電源端子１１２のどちらに接続しても、スイッチング出力段１１４に入力電圧Ｖｉを印加することができる。また、インダクタＬ１１、Ｌ１２の一端が第１出力端子１０８と第２出力端子１１１のどちらに接続されても、出力導線１１５を介してスイッチング出力段１１４にインダクタＬ１１、Ｌ１２の一端が接続されることになる。さらに、接地電圧ＧＮＤの印加端（第１接地配線ＧＷ１、第２接地配線ＧＷ２）を第１接地端子１１０と第２接地端子１１３のどちらに接続しても、スイッチング出力段１１４が接地電圧ＧＮＤの印加端に接続されることとなる。

　このため、同一の半導体装置である第１半導体装置１０２ａと第２半導体装置１０２ｂを用いて、第１半導体装置１０２ａと第２半導体装置１０２ｂに生じる磁界の向きが反対方向となるように第１入力配線ＩＷ１の第１端、第２入力配線ＩＷ２の第１端、インダクタＬ１１、Ｌ１２、第１接地配線ＧＷ１、および第２接地配線ＧＷ２を接続することができる。従って、電源装置１に生じるノイズを抑制するために、電流経路が反対となるような半導体装置を個別に用意する必要がなく、同一構成の半導体装置（第１半導体装置１０２ａ、第２半導体装置１０２ｂ）を用いて、輻射ノイズを抑制することができる。また、第１半導体装置１０２ａと第２半導体装置１０２ｂとを基板１１８の同一面上に配置して、輻射ノイズを抑制することができる。従って、複数配置した場合に輻射ノイズを抑制しつつ、製造コストの増大を抑制可能な半導体装置を提供することができる。

　また、上述した通り、第１半導体装置１０２ａと第２半導体装置１０２ｂとは、第１辺１０６に沿った方向（図９、図１０の上下方向）に対して重なる位置にある。このため、磁界ｍ１と磁界ｍ２とが好適に重なって、ノイズの発生をより効果に抑制することができる。

　その他本開示は、上記実施形態に限定されず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、その他の端子１２０～１２３のそれぞれを、第１出力端子１０８、第１電源端子１０９、第１接地端子１１０、第２出力端子１１１、第２電源端子１１２、第２接地端子１１３と置換えてもよい。

　また、実施形態の電源装置１０１に係る第２半導体装置１０２ｂは、図１１に示すように、第１辺１０６に直交する方向（図１１の左右方向）に対して、第１半導体装置１０２ａの第２辺１０７側に配置することができる。この場合、インダクタＬ１１とインダクタＬ１２の距離が近くなる。従って、電源装置１０１がマルチフェーズ型ＤＣ／ＤＣコンバータである場合には、電源装置１０１から負荷に至る出力電流経路を短くすることが可能となる。従って、電源装置１０１の製造コストの増大を抑制することができる。また、先出の出力コンデンサＣｏ１及びＣｏ２の共通化を図る上でも好適なレイアウトであると言える。

　また、実施形態の電源装置１０１に係る入力コンデンサＣｉ２を省略して、図１２に示すように、入力コンデンサＣｉ１を第１半導体装置１０２ａと第２半導体装置１０２ｂに外付けする構成を採用することもできる。このようにコンデンサを共有することで、部品点数を削減でき、輻射ノイズを抑制しつつ、電源装置１の製造コストの増大を抑制することができる。

　また、図１３に示すように、実施形態の電源装置１０１は、第１半導体装置１０２ａと第２半導体装置１０２ｂに加えて、更なる半導体装置（ここでは第３半導体装置１０２ｃ、第４半導体装置１０２ｄ）を備える、多相（本図では４相）のマルチフェーズ型ＤＣ／ＤＣコンバータの構成を採用することができる。

　この第３半導体装置１０２ｃおよび第４半導体装置１０２ｄは、第１半導体装置１０２ａおよび第２半導体装置１０２ｂと同一構成の半導体装置である。第３半導体装置１０２ｃは、第１半導体装置１０２ａと同様に、第２出力端子１１１にインダクタＬ１３が外付けされ、第１電源端子１０９に第３入力配線ＩＷ３の一端（入力電圧Ｖｉの印加端）が接続され、第１接地端子１１０に第３接地配線ＧＷ３の一端（接地電圧ＧＮＤの印加端）が接続されている。インダクタＬ１３の第２出力端子１１１と反対側の端子には、出力コンデンサＣｏ３の一端が接続されている。

　第３半導体装置１０２ｃに接続される第３入力配線ＩＷ３と第３接地配線ＧＷ３との間には、入力コンデンサＣｉ３が接続されている。第３半導体装置１０２ｃに発生する磁界ｍ３は磁界ｍ１と同方向、すなわち磁界ｍ２と逆方向となる。

　また、第４半導体装置１０２ｄは、第２半導体装置１０２ｂと同様に、第１出力端子１０８にインダクタＬ１４が外付けされ、第２電源端子１１２に第４入力配線ＩＷ４の一端（入力電圧Ｖｉの印加端）が接続され、第２接地端子１１３に第４接地配線ＧＷ４の一端（接地電圧ＧＮＤの印加端）が接続されている。インダクタＬ１４の第１出力端子１０８と反対側の端子には、出力コンデンサＣｏ４の一端が接続されている。

　第４半導体装置１０２ｄに接続される第４入力配線ＩＷ４と第４接地配線ＧＷ４との間には、入力コンデンサＣｉ４が接続されている。第４半導体装置１０２ｄに発生する磁界ｍ４は、磁界ｍ２と同方向、すなわち磁界ｍ１および磁界ｍ３と逆方向となる。磁界ｍ１および磁界ｍ３と、磁界ｍ２および磁界ｍ４とが相殺し、輻射ノイズが抑制される。

　なお、この場合においても、入力コンデンサＣｉ４を省略して、入力コンデンサＣｉ３を第３半導体装置１０２ｃと第４半導体装置１０２ｄに外付けする構成を採用することができる（図示省略）。コンデンサを共有することで、部品点数を削減でき、輻射ノイズを抑制しつつ、電源装置１の製造コストの増大を抑制することができる。また、第１半導体装置１０２ａ～第４半導体装置１０２ｄに加えて、更に別の半導体装置を備える構成を採用してもよい。

＜その他＞
　なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

　例えば上述した実施形態では、スレーブは１つであったが、スレーブは２つ以上であってもよい。

　例えば上述した実施形態では、帰還電圧ＶＦＢは出力電圧ＶＯＵＴの分圧であったが、帰還電圧ＶＦＢは出力電圧ＶＯＵＴそのものであってもよい。

　以上説明した電源システム（ＳＹＳ１）は、出力電圧に基づく帰還電圧と基準電圧との差に応じたエラー信号を出力するように構成されたエラーアンプ（１１）を有し、前記エラー信号とスイッチング素子（Ｍ２）を流れる電流とに基づき前記スイッチング素子を制御するようにそれぞれ構成された複数の半導体集積回路装置（１、２）を有する電源システムであって、前記複数の半導体集積回路装置のうちのマスターは、前記帰還電圧と自己の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、前記複数の半導体集積回路装置のうちのスレーブは、前記帰還電圧と前記マスターの前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、キャリブレーション時に、前記マスターは、自己の前記スイッチング素子を流れる電流の検知結果の第１基準をキャリブレーション用電圧として前記スレーブに供給するように構成され、前記スレーブは、自己の前記スイッチング素子を流れる電流の検知結果の第２基準を前記キャリブレーション用電圧に基づきキャリブレーションするように構成された構成（第１の構成）である。

　上記第１の構成である電源システムは、複数の半導体集積回路装置においてマスターの基準電圧が利用され、複数の半導体集積回路装置間におけるスイッチング素子を流れる電流の検知結果の基準のばらつきが抑制されるので、無負荷時の効率を向上させることができるとともに、複数の半導体集積回路装置間の発熱の偏りを抑制することができる。

　上記第１の構成である電源システムにおいて、前記複数の半導体集積回路装置それぞれは第１端子（ＶＣＯＭＰ）を有し、前記マスターは、自己の前記第１端子から前記キャリブレーション用電圧及び前記エラー信号を別々に出力されるように構成される構成（第２の構成）であってもよい。

　上記第２の構成である電源システムでは、マスターにおいて、キャリブレーション用電圧を出力するための端子とエラー信号を出力するための端子を別々に設ける必要がなくなるので、端子数を削減することができる。

　上記第２の構成である電源システムにおいて、前記スレーブは、自己の前記第１端子で前記キャリブレーション用電圧及び前記マスターの前記エラー信号を別々に受け取るように構成される構成（第３の構成）であってもよい。

　上記第３の構成である電源システムでは、スレーブにおいて、キャリブレーション用電圧を受け取るための端子とエラー信号を受け取るための端子を別々に設ける必要がなくなるので、端子数を削減することができる。

　上記第１～第３いずれかの構成である電源システムにおいて、前記複数の半導体集積回路装置それぞれは、前記マスターか前記スレーブのどちらであるかを判定するように構成された判定部（２４、２５）を有する構成（第４の構成）であってもよい。

　上記第４の構成である電源システムは、マスターである半導体集積回路装置と、スレーブである半導体集積回路装置とを同一の回路構成にすることができる。

　上記第４の構成である電源システムにおいて、前記判定部は、外部から印加される電圧に基づき前記マスターか前記スレーブのどちらであるかを判定するように構成される構成（第５の構成）であってもよい。

　上記第５の構成である電源システムは、複数の半導体集積回路装置それぞれを簡単にマスターかスレーブのどちらに設定することができる。

　上記第１～第５いずれかの構成である電源システムにおいて、前記マスターは、第１クロック信号に基づき動作するように構成され、前記マスターは、前記第１クロック信号から所定の角度位相が遅れた第２クロック信号を生成するように構成され、前記スレーブは、前記第２クロック信号に基づき動作するように構成される構成（第６の構成）であってもよい。

　上記第６の構成である電源システムでは、スレーブがマスターに同期して動作することができる。

　上記第１～第６いずれかの構成である電源システムにおいて、前記複数の半導体集積回路装置それぞれは、前記エラーアンプの出力端に接続されるバッファアンプ（１３）を有する構成（第７の構成）であってもよい。

　上記第７の構成である電源システムでは、エラーアンプの出力端とバッファアンプの入力端とを接続する配線に生じる誤差電圧の位相が変化し難くなる。

　上記第１～第７いずれかの構成である電源システムにおいて、前記複数の半導体集積回路装置それぞれは、前記エラー信号に基づく電圧と前記スイッチング素子を流れる電流の検知結果との差を増幅するように構成される一対の増幅回路を含む差動アンプ（１４）を有し、前記スレーブは、前記一対の増幅回路の一方を前記スイッチング素子の制御に用い、前記一対の増幅回路の他方を前記キャリブレーションに用いるように構成される構成（第８の構成）であってもよい。

　上記第８の構成である電源システムは、キャリブレーションに要する時間を削減することができる。

　以上説明した半導体集積回路装置（１、２）は、出力電圧に基づく帰還電圧と基準電圧との差に応じたエラー信号を出力するように構成されたエラーアンプ（１１）と、前記エラー信号とスイッチング素子（Ｍ２）を流れる電流とに基づき前記スイッチング素子を制御するように構成された制御部（２２）と、を有し、マスターとして動作する場合、前記帰還電圧と自己の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、キャリブレーション時に、自己の前記スイッチング素子を流れる電流の検知結果の第１基準を外部に供給するように構成され、スレーブとして動作する場合、前記帰還電圧と他の半導体集積回路装置の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、自己の前記スイッチング素子を流れる電流の検知結果の第２基準を前記他の半導体集積回路装置から供給されるキャリブレーション用電圧に基づきキャリブレーションするように構成された構成（第９の構成）である。

　上記第９の構成である半導体集積回路装置を複数用いることで、無負荷時の効率を向上させることができるとともに、複数の半導体集積回路装置間の発熱の偏りを抑制することができる電源システムを実現することができる。

　明細書中に開示されている半導体装置（１０２ａ～１０２ｄ）は、パッケージ（１０５）の第１辺（１０６）に設けられた第１電源端子（１０９）、第１接地端子（１１０）及び第１出力端子（１０８）と、パッケージ（１０５）の第１辺（１０６）と異なる第２辺（１０７）に設けられて、第１電源端子（１０９）とパッケージ（１０５）の内部で電気的に接続される第２電源端子（１１２）と、第２辺（１０７）に設けられて、第１接地端子（１１０）とパッケージ（１０５）の内部で電気的に接続される第２接地端子（１１３）と、第２辺（１０７）に設けられて、第１出力端子（１０８）とパッケージ（１０５）の内部で電気的に接続される第２出力端子（１１１）と、第１出力端子（１０８）及び第２出力端子（１１１）の双方に接続されるスイッチング出力段（１１４）と、スイッチング出力段（１１４）を制御するように構成された制御部（１１９）と、を備える構成（第１０の構成）とされている。

　なお、第１０の構成からなる半導体装置（１０２ａ～１０２ｄ）は、第１辺（１０６）と第２辺（１０７）とが対向する構成（第１１の構成）とするとよい。

　また、第１０の構成からなる半導体装置（１０２ａ～１０２ｄ）は、第１電源端子（１０９）と第１接地端子（１１０）は、第１出力端子（１０８）を間に挟んで並び、第２電源端子（１１２）と第２接地端子（１１３）は、第２出力端子（１１１）を間に挟んで並ぶ構成（第１２の構成）とするとよい。

　また、明細書中に開示されている電源装置（１０１）は、基板（１１８）と、基板（１１８）の同一面上に配置される、第１半導体装置（１０２ａ）、第２半導体装置（１０２ｂ）、第１インダクタ（Ｌ１１）、及び第２インダクタ（Ｌ１２）と、備え、第１半導体装置（１０２ａ）及び第２半導体装置（１０２ｂ）はそれぞれ、上記第１０～第１２いずれかの構成の半導体装置であり、第１半導体装置（１０２ａ）は、第１半導体装置（１０２ａ）の第１電源端子（１０９）に入力電圧（Ｖｉ）の印加端が接続され、第１半導体装置（１０２ａ）の第１接地端子（１１０）に接地電圧（ＧＮＤ）の印加端が接続され、かつ第１半導体装置（１０２ａ）の第２出力端子（１１１）に第１インダクタ（Ｌ１１）が外付けされ、第２半導体装置（１０２ｂ）は、第２半導体装置（１０２ｂ）の第２電源端子（１１２）に入力電圧（Ｖｉ）の印加端が接続され、第２半導体装置（１０２ｂ）の第２接地端子（１１３）に接地電圧（ＧＮＤ）の印加端が接続され、かつ第２半導体装置（１０２ｂ）の第１出力端子（１０８）に第２インダクタ（Ｌ１２）が外付けされる構成（第１３の構成）とするとよい。

　また、第１３の構成からなる電源装置（１０１）は、第１半導体装置（１０２ａ）と第２半導体装置（１０２ｂ）とは、第１半導体装置（１０２ａ）の第１辺（１０６）に平行な方向に対して互いに重なる位置にある構成（第１４の構成）とするとよい。

　また、第１３の構成からなる電源装置（１０１）は、第１半導体装置（１０２ａ）および第２半導体装置（１０２ｂ）は、第１辺（１０６）と第２辺（１０７）が対向するように構成され、第２半導体装置（１０２ｂ）は、第１辺（１０６）に垂直な方向に対して、第１半導体装置（１０２ａ）の第１辺（１０６）側に配置される構成（第１５の構成）とするとよい。

　また、第１５の構成からなる電源装置（１０１）は、第１半導体装置（１０２ａ）は、第２電源端子（１１２）と第２接地端子（１１３）との間にコンデンサ（Ｃｉ１、Ｃｉ２）が外付けされて使用され、第２半導体装置（１０２ｂ）は、第１電源端子（１０９）と第１接地端子（１１０）との間にコンデンサ（Ｃｉ１、Ｃｉ２）が外付けされて使用される構成（第１６の構成）とするとよい。

　また、第１３の構成からなる電源装置（１０１）は、第１半導体装置（１０２ａ）および第２半導体装置（１０２ｂ）は、第１辺（１０６）と第２辺（１０７）が対向するように構成され、第２半導体装置（１０２ｂ）は、第１辺（１０６）に垂直な方向に対して、第１半導体装置（１０２ａ）の第２辺（１０７）側に配置される構成（第１７の構成）とするとよい。

　第１０の構成に係る半導体装置（１０２ａ～１０２ｄ）によれば、この半導体装置（１０２ａ～１０２ｄ）を複数搭載した電源装置は、製造コストの増大を抑制しつつ、輻射ノイズを抑制可能となる。

　また、第１１の構成に係る半導体装置（１０２ａ～１０２ｄ）によれば、この半導体装置（１０２ａ～１０２ｄ）を電源装置に複数搭載する際に、半導体装置（１０２ａ～１０２ｄ）を効率的に配置することが可能となる。

　また、第１２の構成に係る半導体装置（１０２ａ～１０２ｄ）によれば、この半導体装置（１０２ａ～１０２ｄ）を電源装置に複数搭載する際に、半導体装置（１０２ａ～１０２ｄ）を効率的に配置することが可能となる。

　また、第１３の構成に係る電源装置（１０１）によれば、製造コストの増大を抑制しつつ輻射ノイズを抑制可能な電源装置を提供できる。

　また、第１４の構成に係る電源装置（１０１）によれば、より好適に輻射ノイズを抑制可能となる。

　また、第１５の構成に係る電源装置（１０１）によれば、第１半導体装置（１０２ａ）および第２半導体装置（１０２ｂ）を効率的に配置することが可能となる。

　また、第１６の構成に係る電源装置（１０１）によれば、第１半導体装置（１０２ａ）および第２半導体装置（１０２ｂ）において１つのコンデンサを共有することができる。このため、部品点数の削減が可能となる。

　また、第１７の構成に係る電源装置（１０１）によれば、第１半導体装置（１０２ａ）に外付けされるインダクタ（Ｌ１１）と第２半導体装置（１０２ｂ）に外付けされるインダクタ（Ｌ１２）とが比較的近い位置に配置されることとなる。このため、電源装置（１０１）の電源経路を簡略化することが可能となる。これにより、電源装置（１０１）の小型化、および製造コストの減殺等が可能となる。

　　　１、２、１０１、１０２　スイッチング電源ＩＣ
　　　１１　エラーアンプ
　　　１２　位相補償回路
　　　１２ａ　抵抗
　　　１２ｂ　コンデンサ
　　　１３　バッファアンプ
　　　１４、１５　差動アンプ
　　　１４ａ、１４ｂ　差動増幅回路
　　　１６　ＤＡＣ
　　　１７、１９　バッファアンプ
　　　１８　抵抗
　　　２０　ランプ電圧生成回路
　　　２１、２４　コンパレータ
　　　２２　ロジック回路
　　　２３　キャリブレーション回路
　　　２５　制御回路
　　　２６　オシレータ
　　　２７　遅延回路
　　　Ｃ１、Ｃ２　出力コンデンサ
　　　ＩＮ、ＳＷ、ＧＮＤ、ＶＣＯＭＰ、ＣＬＫＯＵＴ、ＰＨ、ＦＢ、ＳＹＮＣ　端子
　　　Ｌ１、Ｌ２、Ｌ１０１、Ｌ１０２　インダクタ
　　　Ｍ１、Ｍ２　トランジスタ
　　　ＯＵＴ　出力端子
　　　ＳＹＳ１、１００　電源システム
　　　Ｒ１、Ｒ２　帰還抵抗
　　　Ｒ３　プルアップ抵抗
　　　Ｒ４　プルダウン抵抗
　　　ＳＷ１～ＳＷ４　スイッチ
　　　１０１　　　　　　　電源装置
　　　１０２ａ　　　　　　第１半導体装置
　　　１０２ｂ　　　　　　第２半導体装置
　　　１０２ｃ　　　　　　第３半導体装置
　　　１０２ｄ　　　　　　第４半導体装置
　　　１０５　　　　　　　パッケージ
　　　１０６　　　　　　　第１辺
　　　１０７　　　　　　　第２辺
　　　１０８　　　　　　　第１出力端子
　　　１０９　　　　　　　第１電源端子
　　　１１０　　　　　　　第１接地端子
　　　１１１　　　　　　　第２出力端子
　　　１１２　　　　　　　第２電源端子
　　　１１３　　　　　　　第２接地端子
　　　１１４　　　　　　　スイッチング出力段
　　　１１５　　　　　　　出力導線
　　　１１６　　　　　　　電源導線
　　　１１７　　　　　　　接地導線
　　　１１８　　　　　　　基板
　　　１１９　　　　　　　制御部
　　　１２０～１２３　　　　端子
　　　Ｃｉ１～Ｃｉ４　　入力コンデンサ
　　　Ｃｏ１～Ｃｏ４　　出力コンデンサ
　　　ＧＮＤ　　　　　　接地電圧
　　　ＧＷ１　　　　　　第１接地配線
　　　ＧＷ２　　　　　　第２接地配線
　　　ＧＷ３　　　　　　接地配線
　　　ＧＷ４　　　　　　接地配線
　　　ＩＷ１　　　　　　第１入力配線
　　　ＩＷ２　　　　　　第２入力配線
　　　ＩＷ３　　　　　　第３入力配線
　　　ＩＷ４　　　　　　第４入力配線
　　　Ｉｏ　　　　　　　出力電流
　　　Ｌ１１～Ｌ１４　　　　インダクタ
　　　Ｖｉ　　　　　　　入力電圧
　　　Ｖｏ　　　　　　　出力電圧
　　　ｍ１　　　　　　　磁界
　　　ｍ２　　　　　　　磁界
　　　ｍ３　　　　　　　磁界
　　　ｍ４　　　　　　　磁界

Claims

　出力電圧に基づく帰還電圧と基準電圧との差に応じたエラー信号を出力するように構成されたエラーアンプを有し、前記エラー信号とスイッチング素子を流れる電流とに基づき前記スイッチング素子を制御するようにそれぞれ構成された複数の半導体集積回路装置を有する電源システムであって、
　前記複数の半導体集積回路装置のうちのマスターは、前記帰還電圧と自己の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、
　前記複数の半導体集積回路装置のうちのスレーブは、前記帰還電圧と前記マスターの前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、
　キャリブレーション時に、
　前記マスターは、自己の前記スイッチング素子を流れる電流の検知結果の第１基準をキャリブレーション用電圧として前記スレーブに供給するように構成され、
　前記スレーブは、自己の前記スイッチング素子を流れる電流の検知結果の第２基準を前記キャリブレーション用電圧に基づきキャリブレーションするように構成された、電源システム。
　前記複数の半導体集積回路装置それぞれは第１端子を有し、
　前記マスターは、自己の前記第１端子から前記キャリブレーション用電圧及び前記エラー信号を別々に出力されるように構成される、請求項１に記載の電源システム。
　前記スレーブは、自己の前記第１端子で前記キャリブレーション用電圧及び前記マスターの前記エラー信号を別々に受け取るように構成される、請求項２に記載の電源システム。
　前記複数の半導体集積回路装置それぞれは、前記マスターか前記スレーブのどちらであるかを判定するように構成された判定部を有する、請求項１～３のいずれか一項に記載の電源システム。
　前記判定部は、外部から印加される電圧に基づき前記マスターか前記スレーブのどちらであるかを判定するように構成される、請求項４に記載の電源システム。
　前記マスターは、第１クロック信号に基づき動作するように構成され、
　前記マスターは、前記第１クロック信号から所定の角度位相が遅れた第２クロック信号を生成するように構成され、
　前記スレーブは、前記第２クロック信号に基づき動作するように構成される、請求項１～５のいずれか一項に記載の電源システム。
　前記複数の半導体集積回路装置それぞれは、前記エラーアンプの出力端に接続されるバッファアンプを有する、請求項１～６のいずれか一項に記載の電源システム。
　前記複数の半導体集積回路装置それぞれは、前記エラー信号に基づく電圧と前記スイッチング素子を流れる電流の検知結果との差を増幅するように構成される一対の差動増幅回路を含む差動アンプを有し、
　前記スレーブは、前記一対の差動増幅回路の一方を前記スイッチング素子の制御に用い、前記一対の差動増幅回路の他方を前記キャリブレーションに用いるように構成される、請求項１～７のいずれか一項に記載の電源システム。
　出力電圧に基づく帰還電圧と基準電圧との差に応じたエラー信号を出力するように構成されたエラーアンプと、
　前記エラー信号とスイッチング素子を流れる電流とに基づき前記スイッチング素子を制御するように構成された制御部と、
　を有し、
　マスターとして動作する場合、前記帰還電圧と自己の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、
　キャリブレーション時に、自己の前記スイッチング素子を流れる電流の検知結果の第１基準を外部に供給するように構成され、
　スレーブとして動作する場合、前記帰還電圧と他の半導体集積回路装置の前記基準電圧との差に応じた前記エラー信号に基づく制御を実行するように構成され、
　キャリブレーション時に、自己の前記スイッチング素子を流れる電流の検知結果の第２基準を前記他の半導体集積回路装置から供給されるキャリブレーション用電圧に基づきキャリブレーションするように構成された、半導体集積回路装置。
　パッケージの第１辺に設けられた第１電源端子、第１接地端子及び第１出力端子と、
　前記パッケージの前記第１辺と異なる第２辺に設けられて、前記第１電源端子と前記パッケージの内部で電気的に接続される第２電源端子と、
　前記第２辺に設けられて、前記第１接地端子と前記パッケージの内部で電気的に接続される第２接地端子と、
　前記第２辺に設けられて、前記第１出力端子と前記パッケージの内部で電気的に接続される第２出力端子と、
　前記第１出力端子及び前記第２出力端子の双方に接続されるスイッチング出力段と、
　前記スイッチング出力段を制御するように構成された制御部と、
を備える、半導体装置。
　前記第１辺と前記第２辺とが対向する請求項１０に記載の半導体装置。
　前記第１電源端子と前記第１接地端子は、前記第１出力端子を間に挟んで並び、
　前記第２電源端子と前記第２接地端子は、前記第２出力端子を間に挟んで並ぶ請求項１０に記載の半導体装置。
　基板と、
　前記基板の同一面上に配置される、第１半導体装置、第２半導体装置、第１インダクタ、及び第２インダクタと、
を備え、
　前記第１半導体装置及び前記第２半導体装置はそれぞれ、請求項１０～１２のいずれか一項に記載の半導体装置であり、
　前記第１半導体装置は、前記第１半導体装置の前記第１電源端子に入力電圧の印加端が接続され、前記第１半導体装置の前記第１接地端子に接地電圧の印加端が接続され、かつ前記第１半導体装置の前記第２出力端子に前記第１インダクタが外付けされ、
　前記第２半導体装置は、前記第２半導体装置の前記第２電源端子に前記入力電圧の印加端が接続され、前記第２半導体装置の前記第２接地端子に前記接地電圧の印加端が接続され、かつ前記第２半導体装置の前記第１出力端子に前記第２インダクタが外付けされる、電源装置。
　前記第１半導体装置と前記第２半導体装置とは、前記第１半導体装置の前記第１辺に平行な方向に対して互いに重なる位置にある請求項１３に記載の電源装置。
　前記第１半導体装置および前記第２半導体装置は、前記第１辺と前記第２辺が対向するように構成され、
　前記第２半導体装置は、前記第１辺に垂直な方向に対して、前記第１半導体装置の前記第１辺側に配置される請求項１３に記載の電源装置。
　前記第１半導体装置は、前記第２電源端子と前記第２接地端子との間にコンデンサが外付けされて使用され、
　前記第２半導体装置は、前記第１電源端子と前記第１接地端子との間に前記コンデンサが外付けされて使用される請求項１５に記載の電源装置。
　前記第１半導体装置および前記第２半導体装置は、前記第１辺と前記第２辺が対向するように構成され、
　前記第２半導体装置は、前記第１辺に垂直な方向に対して、前記第１半導体装置の前記第２辺側に配置される請求項１３に記載の電源装置。