JP2007527685A - 電源電流検出および垂下損失補償のためのプログラマブル較正回路 - Google Patents

電源電流検出および垂下損失補償のためのプログラマブル較正回路 Download PDF

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Abstract

電力を調整するための回路が開示される。本発明は、電流検出のばらつき、静的な垂下設定、不整合な位相出力、および多相電力調整器における温度変化のための回路および方法を提供する。この回路は、較正制御装置を含み得、この較正制御装置は、温度の範囲にわたる、電流検出回路および電力調整器における垂下の双方を検出および調整して、位相出力を等化する。本発明は、回路の概略的な構成および実装、回路の較正、その用途および実現化例を含む。本発明は、プロセッサまたはチップの独自の電力仕様に従って、プロセッサまたはＩＣチップに適切に電力を供給するための回路および方法を提供する。

Description

関連出願の相互参照
この出願は、米国特許法第１１９条に基づき、２００３年６月３０日に出願された米国仮出願連続番号第６０／４８４，１０５号の利益を主張し、その全体の内容および趣旨はこれにより引用により援用される。
発明の背景
多相電圧調整器は、一般的に単相調整器上で用いられる。なぜなら、それは、マイクロプロセッサ電源において、より高い電流出力、より速い過渡応答、およびより効率的な用途をもたらすからである。構成要素が個別であり、電力装置が不整合を起こすために、負荷電流は、多相調整器のすべての位相間で必ずしも常に等しく共有されず、これは多相電源の１つ以上の位相の電源デバイスにおいて不十分な動作および過熱を生じる。この問題を克服するために、有効電流の分担を用いて、すべての位相間の電流等化を強要し得る。これには電流検出回路が必要となる。検出回路は、非効率的で高価であるため、電力ＭＯＳＦＥＴのＲＤＳｏｎ、インダクタのＤＣＲ、および基板トレース等の他の抵抗要素を用いて、電源の各位相のソース電流を測定する。これらの要素は、変化する環境条件および生産ロットの変化にわたって高度に次々と変化する。従来は、これらの要素を用いて電流を検出すると、位相間で電流の不整合が生じた。現在のところ、この不整合に対する妥当な解決法はない。
出力電流に基づいて出力電圧を自動的に低下させるために、電源において垂下機能が用いられる。これは、負荷過渡電流の場合に、より多くの変動代（headroom）をもたらし、必要とされる出力キャパシタの数を排除するため、必要とされる電圧公差を満たしながら費用を下げる。この垂下は、プロセッサの製造業者によって設定され、調整器の出力電流の機能に基づく。したがって、垂下機能の精度は、電流検出の精度に直接関連する。
測定された電流に基づいて垂下を設定するための多くの方法がある。たとえば、電流モードの電源における誤差増幅器のＤＣゲインを制限し、全体的な電流に関連した比率によって基準を下げ、全体的な電流の比率に基づいてフィードバックを増加させるか、または全体的な電流の比率に基づいて誤りを減じ得る。これらすべてのトポロジーには、適切な電流検出、および負荷電流が出力電圧を調整する適切な比率設定が必要となる。従来、電流検出が不十分であり、さらにプロセッサのバッチのばらつきがあるために、垂下を適切に設定することも主な問題であった。
現在では、垂下設定は固定されているため、一旦システムが構築されると、明らかに高価な更新を行なわずに垂下率を変更することはできない。今日、プロセッサの所要電源におけるばらつきはプロセッサによって異なり、同じバッチ内で同じ製造業者によって製造されたものでも異なる。垂下機能が固定されているために、電源はプロセッサの電力ニーズに適合することができない。したがって、電源が生成できる範囲を超えた電力仕様を有するプロセッサは無駄になる。このようなプロセッサの無駄は、非常に非効率的であり、費用がかかる。
電流検出回路に影響する別の現象として温度がある。電流検出で用いられる大半の要素は正の温度係数を有する。すなわち、温度が上昇すると回路の抵抗は増加する。この変化は、温度変化にわたる電流の誤った測定をもたらし、さらなる垂下の誤差を引き起こす。
本発明は、電流の装置、システムおよび方法の、このようなおよびその他の欠点に対する費用効果的で自動化された解決法を提供する。
発明の概要
本発明の一実施例は、調整器回路と較正制御回路とを含む回路であり得る。較正制御回路は、制御装置、不揮発性メモリを有するインターフェイス、垂下出力、検出出力、負荷電圧入力および温度入力を含む。較正制御回路は、検出出力、垂下出力、および負荷出力の入力を介して調整器回路とインターフェイスする。較正制御回路は、温度データを受信するために温度入力とインターフェイスする。温度データは、較正制御回路によって検出出力および垂下出力を調整するために用いられ得る。較正制御回路は、不揮発性メモリに記憶され得る較正データを較正するために、温度入力および負荷電圧入力ともインターフェイスする。
本発明の別の実施例において、調整器回路は、電圧モード調整器、電流モード調整器、バック（buck）調整器、電圧方形（V-square）、ヒステリシス、またはいかなる他の電力調整器であってもよい。
本発明の別の実施例において、調整器回路は、１から無限大の任意の数の位相を有する多相調整器であってもよい。制御装置は、多相調整器の各位相のための少なくとも１つの検出出力を有する。
本発明の別の実施例において、較正制御回路は、不揮発性メモリに記憶されたデータに従って検出出力および垂下出力を調整する。
本発明の別の実施例において、不揮発性メモリは、調整器の性能パラメータおよび特定用途向けの電力曲線データを記憶する。不揮発性メモリは、モノリシックであってもよく、または非モノリシックであってもよい。垂下出力および検出出力のための不揮発性メモリに記憶されたデータは、負荷電圧入力および温度入力に基づいてもよい。一実施例において、調整器回路の較正データは、不揮発性メモリ内の索引テーブルに記憶されてもよい。
本発明の別の実施例において、垂下出力および検出出力は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを含む。
本発明の別の実施例において、負荷電圧入力は、レジスタ出力を有するデジタルからアナログへのコンバータを含み得る。温度入力は、増幅器および温度検出器の双方を備えたレジスタ出力を有するアナログからデジタルへのコンバータを含んでもよい。温度検出器は、回路の内部または回路の外部にあってもよく、ＲＴＤ、サーミスタまたは熱電対であってもよい。
本発明の別の実施例において、負荷は、インテルペンティアム（登録商標）シリーズのプロセッサ、インテルセントリーノ（登録商標）シリーズのプロセッサ、インテルエクスプレス（登録商標）シリーズのプロセッサ、インテルジーオン（登録商標）シリーズのプロセッサ、インテルセレロン（登録商標）シリーズのプロセッサ、ＡＭＤアスロン（登録商標）シリーズのプロセッサ、ＡＭＤデュロン（登録商標）シリーズのプロセッサ、ＡＭＤＫ６（登録商標）シリーズのプロセッサ、ＡＭＤオプテロン（登録商標）シリーズのプロセッサ、または電力ＰＣソネット（登録商標）シリーズのプロセッサのようなプロセッサを含み得る。
本発明の別の実施例において、較正制御回路は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを備えた温度出力を含んでもよい。この増幅器は、制御装置の温度出力を介して調整され得る調整可能な増幅器であってもよい。
本発明の別の実施例において、較正制御回路は、外部の制御装置への外部のインターフェイスを含み得る。このプロセッサは、負荷電圧入力および温度入力を監視し得る。プロセッサは、検出出力、垂下出力を制御し、不揮発性メモリからデータを読出し、それを不揮発性メモリへと書込んでもよい。このプロセスは、コンピュータ、状態遷移機械（ステート・マシーン）、またはいかなる他の制御装置であってもよい。
本発明の別の実施例において、較正制御回路は誤差出力を含む。この出力は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを含み得る。この出力は、調整器の誤差回路とインターフェイスし得る。
本発明の別の実施例において、調整器回路は、多相クロックレジスタ、多相、調整可能な垂下増幅器、および誤差増幅器を有する誤差回路を含む。調整器の各位相は、多相クロック発生器の位相によって電力を供給され、セットレジスタ、ゲートドライバ、出力ＦＥＴ、電流検出回路、調整可能な検出増幅器、およびパルス幅調整器を含む。この多相クロックレジスタは、Ｎの位相を有し得、ここでＮは１から無限大の整数である。同様に、調整器はＮの位相を有し得る。多相クロック発生器の１つの位相は、上記セットレジスタのセット入力を駆動する。セットレジスタは、ゲートドライバおよび出力ＦＥＴを駆動する。これらの出力ＦＥＴは、回路の負荷を駆動する。電流検出回路は、出力ＦＥＴの電流を測定し、調整可能な検出増幅器およびパルス幅変調器を介してレジスタに帰還する。調整可能な検出増幅器は、調整可能な垂下増幅器に給電する。垂下増幅器は誤差回路を駆動する。誤差回路は各位相で各パルス幅変調器を駆動する。
本発明の別の実施例において、多相調整器は、外部の制御装置へのインターフェイスを含む。
本発明の別の実施例において、較正制御回路は、検出出力を介して各位相における検出増幅器を調整することによって、多相調整器とインターフェイスする。較正制御回路はまた、垂下出力を介して垂下増幅器を調整し得る。さらに、較正制御回路は、負荷電圧入力を介して電流検出回路の負荷電圧出力を監視し得る。
本発明の別の実施例において、電流検出回路は、電力ＭＯＳＦＥＴのＲＤＳｏｎ、インダクタのＤＣＲ、検出直列抵抗、または基板トレースであってもよい。
本発明の別の実施例において、調整可能な垂下増幅器は、調整器回路の変化を補償するように調整され得る。検出増幅器は、同様に調整器回路の変化を補償するように調整され得る。
本発明は、電力を負荷に供給する調整器と接続された較正制御回路を較正する方法をも実現する。この方法は、回路の負荷の予想される動作仕様を推定することから始まる。出力データは、次に、この推定に基づいて生成され、不揮発性メモリに記憶される。調整器および較正制御回路は、双方とも負荷を有する回路に配置され得る。較正制御回路の負荷電圧入力および温度入力はサンプリングされ得る。入力負荷電圧が負荷動作仕様を満たすまで、検出出力および垂下出力は調整され得る。制御装置は、次に、温度を検出出力に、および温度を垂下出力に関連付けるデータを生成し、このデータを不揮発性メモリに記憶する。この実施例において、任意の数のステップをいかなる有利な順序において省略また
は実行してもよい。このプロセスは、予想される動作温度の範囲にわたって、各位相にわたって、およびさまざまな予想される負荷とともに繰返される。この方法は、外部の制御装置および測定機器によって監視および制御されてもよい。外部の制御装置は、出力データを生成し、それを外部メモリに書込み得る。
本発明の別の実施例において、較正制御回路および調整器は、１つの回路、すなわち制御調整器に含まれてもよい。チップ製造における製造のばらつきのために生じる無駄を最小にするために、この制御調整器を用いてチップに電力を供給し得る。制御調整器は、複数の制御調整器から選択されてもよく、負荷は、複数のチップから選択され得るチップであってもよい。これらの２つは、同じ回路に配置されて、チップが制御調整器の負荷となり得るようにし、較正によって各制御調整器がチップの独自の所要電源に従って各チップに電力を供給することができるようにする。これらのチップは、プロセッサ、ＲＡＭ、制御装置、マイクロプロセッサ、または電力仕様が製造もしくは温度によって変化するいかなる他のチップであってもよい。この実施例は、チップ製造業者がより広い範囲の動作仕様を有するチップを使用するのを可能にすることによってチップの無駄を減じる。なぜなら、制御調整器は、整合されたチップ独自の所要電源に相当するように較正され得るからである。
本発明の別の実施例において、較正制御回路は、温度入力から温度データを最初にサンプリングすることによって、調整器を有する回路において実現され得る。制御装置は、次に、サンプリングされた温度に関連付けられ得る記憶された較正データのメモリを参照する。最後に、制御装置は、較正データに従って、較正制御回路の検出出力および垂下出力を設定する。これらのステップは、設定された時間間隔で各位相にわたって連続的に繰返されてもよい。
発明の詳細な説明
本発明は、本明細書に記載された、特定の方法論、合成物、材料、製造技術、用途およびアプリケーションに限定されないことを理解すべきである。なぜなら、これらは変化し得るからである。本明細書で用いられる用語は、特定の実施例を説明するためだけに用いられるに過ぎず、本発明の範囲を限定することは意図されていないことも理解すべきである。なお、本明細書および別掲の特許請求の範囲において使用されるように、本文に特に明らかな指示がない場合、単数形の“ａ”、“ａｎ”および“ｔｈｅ”は複数の言及を含む。したがって、たとえば、「１つ（ａ）の要素」と言うと、それは１つ以上の要素のことを指し、当業者に公知の等価物を含む。同様に、別の例として、「１つ（ａ）のステップ」または「１つ（ａ）の手段」と言うと、それは１つ以上のステップまたは手段のことを指し、サブステップおよび従属手段を含み得る。使用されるすべての接続詞は、できるだけ最も包括的な意味で理解すべきである。したがって、「または（ｏｒ）」という言葉は、本文で明らかにそれ以外のことが必要とされない限り、論理上の「排他的なまたは」という定義ではなく、論理上の「または」という定義を有するものとして理解すべきである。本明細書に記載された構造は、このような構造の機能的等価物を指すものとして理解すべきである。近似を表わすものと解釈され得る用語は、本文に特に明らかな指示がない限り、そのように理解すべきである。
特にそれ以外に規定されない限り、本明細書で用いられるすべての専門用語および科学用語は、本発明が属する当業者によって一般的に理解されるのと同じ意味を有する。好ましい方法、技術、装置および材料が記載されるが、本明細書に記載されたものと同様のまたは等価のいかなる方法、技術、装置または材料も、本発明の実施または試験において用いられてもよい。本明細書に記載される構造も、このような構造の機能的等価物のことを指すものとして理解すべきである。ここに引用されるすべての参照は、その全体が引用に
より援用される。
本発明は、多相調整器の位相にわたって、ほぼ完璧な電流整合をもたらすことのできる、新しく、革新的な有効電流共有のアプリケーションである。本発明は、その分野において、特定の、変化するアプリケーションのためにプログラムすることのできる温度に依存しない、適切な垂下設定をも提供する。開示された回路は、電流検出要素の誤りを補償するようにデジタル処理で較正される。この較正データは、好ましくは、不揮発性メモリに記憶され、そこでこのデータは、電源の寿命を通して再利用、修正および復元することができる。したがって、電源を入れると、電流検出機構は較正パラメータによって調整されて、すべての位相における検出機構の全体的なゲインが整合され得、すべての位相にわたる全電流が、温度または負荷にかかわらず、等しく共有されるようにする。
本発明は、多相電源のすべての位相にわたってほぼ等価の電力を負荷に与える。特定の負荷のための、さまざまな温度にわたる垂下設定および検出設定を較正することによって、電源は回路における誤りを補償する。この較正データは、不揮発性メモリに記憶されてもよい。位相にわたってこのような等価の電力を与えることにより、負荷性能が高められる。この較正では、負荷の独自の仕様を満たすために必要な設定を有する電源をも供給される。この負荷はいかなる種類の回路であってもよい。典型的に、負荷は、統合プロセッサ、メモリ、またはいかなる他の集積回路であってもよい。このようなプロセッサは、インテルペンティアム（登録商標）シリーズのプロセッサ、インテルセントリーノ（登録商標）シリーズのプロセッサ、インテルエクスプレス（登録商標）シリーズのプロセッサ、インテルジーオン（登録商標）シリーズのプロセッサ、インテルセレロン（登録商標）シリーズのプロセッサ、ＡＭＤアスロン（登録商標）シリーズのプロセッサ、ＡＭＤデュロン（登録商標）シリーズのプロセッサ、ＡＭＤＫ６（登録商標）シリーズのプロセッサ、ＡＭＤオプテロン（登録商標）シリーズのプロセッサ、または電力ＰＣソネット（登録商標）シリーズのプロセッサを含み得る。負荷は、いかなる種類のメモリ、フラッシュ、集積回路または、いかなる完全なシステムアプリケーションであってもよい。本発明は、時間の経過、温度の変化とともに、位相にわたって、ほぼ一定で一貫した電力を必要とする回路にさらに電力を供給し得る。
本発明は、本発明の較正回路を用いる方法も提供する。調整器は、それが電力を負荷に供給するように、回路に配置され得る。この負荷は、特定用途向けの電力を必要とする、いかなる種類の回路であってもよい。プログラムされたプロセッサまたは状態遷移機械に接続された外部インターフェイスを通して、調整器は、負荷の特定の負荷要件を満たすように較正され得る。負荷電圧が負荷の仕様を満たすまで垂下設定および検出設定が調整され得る間に、負荷電圧および温度が監視され得る。温度設定、垂下設定および検出設定に対応するデータが生成され得る。このデータは次にメモリに記憶され得る。このプロセスは、予想される温度範囲わたって繰返され得る。このプロセスは、回路全体の試験および較正の位相の間に実行され得る。調整器の位相にわたってこのような一貫性を提供し、さらに調整器が負荷の特定の仕様を満たすのを可能にすることによって、回路製造業者は、より広範囲の電力のニーズを有する負荷を使用することができる。したがって、調整器がそのニーズを満たすことができないために無駄にされ得る負荷の数が最小になる。さらに、較正回路は温度変化に基づいて設定を提供するために、負荷性能が高められる。
本発明は、調整器回路と較正制御回路とを含む回路を含み得る。較正制御回路は、制御装置、不揮発性メモリを有するインターフェイス、垂下出力、検出出力、負荷電圧入力、および温度入力を含んでもよい。較正制御回路は、検出出力、垂下出力、および負荷電圧入力を介して、調整器回路とインターフェイスする。この較正制御回路は、上記温度入力とインターフェイスして、温度データを受信する。温度データは、検出出力および垂下出力を調整するために、較正制御回路によって使用されてもよい。較正制御回路は、温度入
力および負荷電圧入力とインターフェイスして、不揮発性メモリに記憶され得る較正データを較正する。
本発明の調整器回路は、電圧モード調整器、電流モード調整器、バック調整器、電圧方形、ヒステリシス、またはいかなる他の電力調整器を含んでもよい。調整器回路は、１から無限大の任意の数の位相を有する多相調整器であってもよい。制御装置は、好ましくは、多相調整器の各位相のための少なくとも１つの検出出力を有する。
本発明の較正制御回路は、不揮発性メモリに記憶されたデータに従って、検出出力および垂下出力を調整し得る。
本発明の不揮発性メモリは、調整器の性能パラメータおよび特定用途向けの電力曲線データを記憶し得る。不揮発性メモリは、モノリシックであってもよく、または非モノリシックであってもよい。垂下出力および出力のための不揮発性メモリに記憶されたデータは、負荷電圧入力および温度入力に基づいてもよい。一実施例において、調整器回路の較正データは、不揮発性メモリ内の索引テーブルに記憶されてもよい。
本発明の出力は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを含み得、一方で入力はレジスタ出力を有するデジタルからアナログへのコンバータを含み得る。温度入力は、増幅器および温度検出器をさらに含んでもよい。温度検出器は、回路の内部または外部にあってもよく、ＲＴＤ、サーミスタ、または熱電対であってもよい。
本発明の較正制御回路は、温度出力を含み得る。この出力は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを含み得る。この増幅器は、制御装置の温度出力を介して調整され得る調整可能な増幅器であってもよい。
本発明の回路は、外部の制御装置への外部インターフェイスを含み得る。このプロセッサは、負荷電圧入力および温度入力を監視し得る。プロセッサは、検出出力、垂下出力を制御し、不揮発性メモリからデータを読出し、それを不揮発性メモリに書込み得る。このプロセッサは、コンピュータ、状態遷移機械、またはいかなる他の制御装置であってもよい。
較正制御回路は誤差出力を含み得る。この出力は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器バッファとを含み得る。この出力は、調整器の誤差回路とインターフェイスし得る。
調整器回路は、多相クロックレジスタ、多相、調整可能な垂下増幅器、および誤差増幅器を有する誤差回路を含み得る。調整器の各位相は、多相クロック発生器の単相によって電力を供給され得、セットレジスタ、ゲートドライバ、出力ＦＥＴ、電流検出回路、調整可能な検出増幅器、およびパルス幅調整器を含む。この多相クロックレジスタは、Ｎの位相を有し得、ここでＮは１から無限大の整数である。同様に、調整器はＮの位相を有し得る。多相クロック発生器の１つの位相は、上記セットレジスタの設定入力を駆動し得る。このセットレジスタは、ゲートドライバおよび出力ＦＥＴを駆動する。これらの出力ＦＥＴは回路の負荷を駆動する。電流検出回路は、出力ＦＥＴの電流を測定し、調整可能な検出増幅器およびパルス幅変調器を介して抵抗器に帰還する。調整可能な検出増幅器は、調整可能な垂下調整器へと供給される。垂下増幅器は誤差回路を駆動する。誤差回路は各位相で各パルス幅変調器を駆動する。多相調整器は、外部の制御装置へのインターフェイスを含んでもよい。
本発明の較正制御回路は、検出出力を介して各位相における検出増幅器を調整することによって、多相調整器とインターフェイスし得る。較正制御回路は、垂下出力を介して垂下増幅器を調整し得る。さらに、較正制御回路は、負荷電圧入力を介して電流検出回路の負荷電圧出力を監視し得る。較正制御回路は、誤差増幅器を調整し得る。
電流検出回路は、電力ＭＯＳＦＥＴのＲＤＳｏｎ、インダクタのＤＣＲ、検出直列抵抗、または基板トレースを含み得る。
調整可能な垂下増幅器は、調整器回路の変化を補償するように調整され得る。検出増幅器は、同様に調整器回路の変化を補償するように調整され得る。
本発明は、電力を負荷に供給する調整器に接続された較正制御回路を較正する方法を含む。この方法は、回路の負荷の予想される動作仕様を推定することから始まり得、この推定に基づいて１組の出力データを生成し、出力データを獲得し、それを不揮発性メモリに記憶する。調整器および較正制御回路は、双方とも負荷を有する回路に配置され得る。本発明の方法は、調整器と負荷との間のインターフェイスで負荷電圧入力をサンプリングし、かつ較正制御回路の温度入力をサンプリングし得る。入力負荷電圧が負荷動作仕様を満たすまで、検出出力および垂下出力は調整され得る。制御装置は、次に、温度を検出出力に、および温度を垂下出力に関連付けるデータを生成し、かつデータを不揮発性メモリに記憶し得る。本発明の方法において、任意の数のステップをいかなる有利な順序において省略または実行してもよい。この方法は、予想される動作温度の範囲にわたって、各位相にわたって、およびさまざまな予想される負荷とともに繰返されてもよい。この方法は、外部の制御装置および測定機器によって監視および制御されてもよい。外部の制御装置は、出力データを生成し、かつそれを不揮発性メモリに書込み得る。
較正制御回路および調整器は、１つの回路、すなわち制御調整器に含まれてもよい。チップ製造における製造のばらつきのために生じる無駄を最小にするために、この制御調整器を用いてチップに電力を供給し得る。制御調整器は、複数の制御調整器から選択されてもよく、この負荷は複数のチップから選択され得るチップであってもよい。これらの２つは、同じ回路に配置されて、チップが制御調整器の負荷となり得、かつ較正によって各制御調整器がチップ独自の所要電源に従って各チップに電力を供給することができるようにする。これらのチップは、プロセッサ、ＲＡＭ、制御装置、マイクロプロセッサ、または電力仕様が製造もしくは温度とともに変化するいかなる他のチップであってもよい。この実施例は、チップ製造業者がより広範囲の動作仕様を有するチップを使用するのを可能にすることによってチップの無駄を減じる。なぜなら、制御調整器は、整合されたチップ独自の所要電源に相当するように較正され得るからである。本発明のさらに別のアプリケーションにおいて、負荷は、多数の構成要素からなるいかなる完全なシステムアプリケーションであってもよい。
本発明の負荷は、インテルペンティアム（登録商標）シリーズのプロセッサ、インテルセントリーノ（登録商標）シリーズのプロセッサ、インテルエクスプレス（登録商標）シリーズのプロセッサ、インテルジーオン（登録商標）シリーズのプロセッサ、インテルセレロン（登録商標）シリーズのプロセッサ、ＡＭＤアスロン（登録商標）シリーズのプロセッサ、ＡＭＤデュロン（登録商標）シリーズのプロセッサ、ＡＭＤＫ６（登録商標）シリーズのプロセッサ、ＡＭＤオプテロン（登録商標）シリーズのプロセッサ、電力ＰＣソネット（登録商標）シリーズのプロセッサのようなプロセッサを含んでもよく、またはいかなる集積回路のプロセッサを含んでもよい。負荷は、いかなる種類のメモリ、フラッシュ、集積回路、またはいかなる完全なシステムアプリケーションであってもよい。
較正制御回路は、温度入力から温度データを最初にサンプリングすることによって、調
整器を有する回路において実現され得る。次に、制御装置は、サンプリングされた温度に関連付けられ得る記憶された較正データのためのメモリを参照する。最後に、制御装置は、較正データに従って、較正制御回路の検出出力および垂下出力を設定し得る。これらのステップは、設定された時間間隔で連続的に繰返されてもよく、各位相にわたって、およびいかなる有利で実用的な順序において、繰返されてもよい。
図面を参照すると、図１は、較正制御回路１９０と接続された多相調整器の二相を示す本発明の一実施例の概略図である。この多相調整器は、１から無限大の任意の数の多相調整器であってもよい。各位相上の多相クロック発生器１００は、位相制御セットレジスタ１１０のセット入力を駆動する。このレジスタは、次にゲートドライバ１２０および出力ＦＥＴ１３０を駆動して、特定の位相出力のためのソース電力を生じる。
電流検出回路１４０は、出力ＦＥＴ１３０と負荷１６５との間に配置され得る。この電流検出回路は、検出抵抗器にわたる電流、出力ＦＥＴドライバ上のＲＤＳ、ＤＣＲ回路のインダクタンスにわたる電流、または基板トレースの抵抗にわたる電流を測定することによって実現され得る。電流検出回路がいずれで実現されても、電流検出回路は、調整可能な検出増幅器１５０およびパルス幅変調器１６０を通して、変調器の回路に帰還する。調整可能な検出増幅器は、較正制御回路１９０を介して調整され得る。調整可能な検出増幅器１５０は、電流検出回路における変化を制御する。調整可能な検出増幅器１５０の帰還ゲインを調整することによって、各位相の電流検出回路の変化は、多相調整器の各位相によって見られる負荷を等価するようにバランスを取ることができる。
調整可能な検出増幅器１５０の出力は、パルス幅変調器（ＰＷＭ）１６０の電流検出入力を駆動して、電力出力ＦＥＴ１３０への適切なパルス幅信号を生成して、出力を調整する。調整可能な検出増幅器１５０は、調整可能な垂下増幅器１８０への共有された加算入力ポートを駆動する。この調整可能な垂下増幅器１８０を用いて、電流検出回路１４０にわたる垂下損失を調整し得る。垂下増幅器１８０の調整を用いて誤差回路を駆動し得る。調整された電圧ドライバ回路は、誤差増幅器１７５において参照電圧と比較して、パルス幅変調器１６０の誤差電圧値を生成し得る。垂下増幅器１８０を調整することは、基準電圧を調整することと等価であり得る。負荷電圧１６５は、較正制御回路１９０を介して監視され得る。
誤差増幅器１７５の出力は、各パルス幅変調器１６０の１つのポートを駆動して、垂下損失を補償する。個々のパルス幅変調器１６０の出力は、その関連付けられた位相制御セットレジスタ１１０を駆動して、出力ドライブＦＥＴ１３０を制御する。
電流検出回路１４０は動作中に変化する。本発明の一実施例において、調整可能な温度増幅器２００と並び、かつ較正制御回路１９０とインターフェイスする温度検出器２１０を用いて、動作温度の変化を監視し得る。この温度センサは、調整器回路または較正制御回路１９０のいずれかの内部または外部にあってもよい。温度検出器２１０から受信されたデータを用いて、垂下増幅器１８０および検出増幅器１５０を調整して、温度の変化にわたって出力電力を調整し得る。
図１の較正制御回路１９０は、図２でより詳細に示されている。図２は、較正制御回路の一実施例を示している。較正制御回路は、垂下出力５５０を介して垂下増幅器への調整、および検出出力５３０を介して検出増幅器への調整を制御する。較正制御回路の主な構成要素は制御装置５００である。この制御装置５００は、状態遷移機械、プロセッサ、またはいかなる他の論理装置であってもよい。
制御装置５００は、検出出力５３０を介して調整器回路の検出増幅器を調整する。制御
装置５００は、多相調整器の各位相のための出力を有する。これらの検出出力５３０は、一実施例において、レジスタ入力を有するデジタルからアナログへのコンバータ５１０と増幅器５０５とを介して調整可能な検出増幅器とインターフェイスする。同様に、制御装置５００からの垂下出力５５０は、一実施例において、レジスタ入力を有するデジタルからアナログへのコンバータ６００と増幅器６４０とを介して調整可能な垂下増幅器とインターフェイスする。さらに、制御装置５００からの温度出力５６０は、一実施例において、レジスタ入力を有するデジタルからアナログへのコンバータ６１０と増幅器６５０とを介して調整可能な温度増幅器とインターフェイスする。
制御装置は、一実施例において、レジスタ出力を有するアナログからデジタルへのコンバータ６７０を介して、調整器回路から負荷電圧入力５７０をサンプリングする。同様に、制御装置は、一実施例において、レジスタ出力を有するアナログからデジタルへのコンバータ６８０を介して、一実施例における温度検出器から温度入力５８０をサンプリングする。
制御装置５００は、不揮発性メモリ５９０とインターフェイスし、この不揮発性メモリは、垂下出力および検出出力の、温度に依存する設定を保持する。この不揮発性メモリ５９０は、較正制御回路上に位置してもよく、または他の場所に位置してもよい。制御装置５００は外部の制御装置とインターフェイスし、この外部の制御装置は、調整を直接制御し、温度および負荷電圧のためのサンプル入力の状態値を読出して、不揮発性メモリの内容の読出しおよび書込みを制御し得る。
本発明の範囲および精神から逸脱することなく、本発明の回路または方法において、さまざまな変形および変更を行なうことができることが当業者には明らかになるであろう。本明細書で開示された発明の仕様および実行を考慮すると、本発明の他の実施例が当業者には明らかになるであろう。仕様および例は、本発明を模範的に示すにすぎないものとして考えられることが意図される。
較正制御回路を有する多相調整器の二相を示す、本発明の一実施例の概略図である。 較正制御回路を示す本発明の一実施例の概略図である。

Claims (63)

  1. 調整器回路と較正制御回路とを含む回路であって、前記較正制御回路は、制御装置、不揮発性メモリを有するインターフェイス、垂下出力、検出出力、負荷電圧入力、および温度入力を含み、
    前記不揮発性メモリは較正データを記憶し、
    前記較正制御回路は、前記検出出力、前記垂下出力、および前記負荷電圧入力を介して、前記調整器回路とインターフェイスし、
    前記較正制御回路は、前記不揮発性メモリとインターフェイスして較正データを記憶し、
    前記較正制御回路は、前記温度入力とインターフェイスして温度データを受信し、
    前記温度データは、前記検出出力および前記垂下出力を調整するために前記較正制御回路によって使用され、
    前記較正制御回路は、前記温度入力および前記負荷電圧入力とインターフェイスして前記不揮発性メモリに記憶される前記較正データを較正する、回路。
  2. 前記調整器回路は、電圧モード調整器、電流モード調整器、バック調整器、電圧方形、およびヒステリシスからなる群から選択される、請求項１に記載の回路。
  3. 前記調整器回路は、単相調整器、二相調整器、多相調整器、およびＮの位相調整器からなる群から選択され、Ｎは、１から無限大の任意の整数とすることができる、請求項１に記載の回路。
  4. 前記制御装置は、前記多相調整器の各位相の少なくとも１つの検出出力を有する、請求項３に記載の回路。
  5. 前記較正制御回路は、前記不揮発性メモリに記憶されたデータに従って、前記検出出力および前記垂下出力を調整する、請求項１に記載の回路。
  6. 前記不揮発性メモリは、調整器性能パラメータを記憶する、請求項１に記載の回路。
  7. 前記不揮発性メモリは、特定用途向けの電力曲線データを記憶する、請求項１に記載の回路。
  8. 前記不揮発性メモリは、モノリシックであるか、または非モノリシックである、請求項１に記載の回路。
  9. 前記不揮発性メモリは、前記垂下出力および前記検出出力のためのデータを記憶し、前記データは前記負荷電圧入力および前記温度入力に基づく、請求項１に記載の回路。
  10. 各々の前記検出出力は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを含む、請求項１に記載の回路。
  11. 前記垂下出力は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを含む、請求項１に記載の回路。
  12. 前記較正制御回路は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを含む温度出力を含む、請求項１に記載の回路。
  13. 前記負荷電圧入力は、レジスタ出力を有するアナログからデジタルへのコンバータを含
    む、請求項１に記載の回路。
  14. 前記温度入力は、温度センサ、増幅器、およびレジスタ出力を有するアナログからデジタルへのコンバータを含む、請求項１に記載の回路。
  15. 前記温度センサは、サーミスタ、熱電対、およびＲＴＤからなる群から選択される、請求項１４に記載の回路。
  16. 前記温度検出器は、回路の外部または内部にある、請求項１４に記載の回路。
  17. 前記較正制御回路は温度出力を含み、前記増幅器は調整可能な増幅器であり、前記制御装置は、前記温度出力を介して前記調整可能な増幅器を調整する、請求項１４に記載の回路。
  18. 前記較正制御回路は、外部の制御装置への外部のインターフェイスを含む、請求項１に記載の回路。
  19. 外部の制御装置への前記外部のインターフェイスによって、前記外部の制御装置が、前記較正制御回路とインターフェイスし、前記負荷電圧入力を監視し、前記温度入力を監視し、検出出力、垂下出力を制御し、前記不揮発性メモリを読出し、不揮発性メモリに書込むことが可能になる、請求項１８に記載の回路。
  20. 前記外部の制御装置は、プロセッサ、コンピュータ、および状態遷移機械からなる群から選択される、請求項１８に記載の回路。
  21. 前記調整器回路較正データは、前記不揮発性メモリ内の索引テーブルに記憶される、請求項１に記載の回路。
  22. 前記制御装置は、状態遷移機械とプロセッサとからなる群から選択される、請求項１に記載の回路。
  23. 前記較正制御回路は誤差出力を含む、請求項１に記載の回路。
  24. 前記誤差出力は、レジスタ入力を有するデジタルからアナログへのコンバータと増幅器のバッファとを含む、請求項２３に記載の回路。
  25. 前記較正制御回路は、前記誤差出力を介して前記調整器とインターフェイスする、請求項２４に記載の回路。
  26. 多相クロックレジスタ、多相、調整可能な垂下増幅器、および誤差増幅器を有する誤差回路をさらに含み、前記調整器の各位相は、セットレジスタ、ゲートドライバ、出力ＦＥＴ、電流検出回路、調整可能な検出増幅器、およびパルス幅調整器を含み、
    前記多相クロックレジスタはＮの位相を有し、Ｎは１から無限大の整数であり、
    前記多相はＮの位相であり、Ｎは１から無限大の整数であり、
    前記多相クロック発生器の１つの位相は、前記セットレジスタのセット入力を駆動し、
    前記セットレジスタは、前記ゲートドライバおよび前記出力ＦＥＴを駆動し、
    前記出力ＦＥＴは回路の負荷を駆動し、
    前記電流検出回路は、前記出力ＦＥＴの電流を測定し、前記調整可能な検出増幅器および前記パルス幅変調器を介して前記セットレジスタに帰還し、
    前記調整可能な検出増幅器は前記調整可能な垂下増幅器に給電し、
    前記垂下増幅器は前記誤差回路を駆動し、
    前記誤差回路は各々の前記位相上で各々のパルス幅変調器を駆動する、請求項１に記載の調整器回路。
  27. 前記調整器は、前記多相クロック発生器から外部の制御装置へのインターフェイスを含む、請求項２６に記載の回路。
  28. 前記外部の制御装置は、コンピュータ、状態遷移機械、およびプロセッサからなる群から選択される、請求項２７に記載の回路。
  29. 前記調整器は、前記較正制御回路へのインターフェイスを含み、前記較正制御回路は、前記検出出力を介して各位相における前記検出増幅器を調整することによって、前記垂下出力を介して前記調整可能な垂下増幅器を調整することによって、および前記負荷電圧入力を介して前記電流検出回路の負荷電圧出力を監視することによって、前記多相調整器とインターフェイスする、請求項２６に記載の回路。
  30. 前記電流検出回路は、電力ＭＯＳＦＥＴのＲＤＳｏｎ、インダクタのＤＣＲ、検出直列抵抗、および基板トレースからなる群から選択される、請求項２６に記載の回路。
  31. 前記調整可能な垂下増幅器は、調整器回路の変化を補償をするように調整される、請求項２６に記載の回路。
  32. 前記調整可能な検出増幅器は、調整器回路の変化を補償するように調整される、請求項２６に記載の回路。
  33. 前記誤差回路は調整可能な増幅器を含む、請求項２６に記載の回路。
  34. 前記調整可能な誤差増幅器は、調整器回路の変化を補償するように調整される、請求項３３に記載の回路。
  35. 前記較正制御回路は、前記調整可能な誤差増幅器とインターフェイスする誤差出力を含む、請求項３４に記載の回路。
  36. 前記調整可能な誤差増幅器は、誤差回路の変化を補償するように調整される、請求項３４に記載の回路。
  37. 多相クロックレジスタ、多相、調整可能な垂下増幅器、および誤差増幅器を有する誤差回路をさらに含み、前記調整器の各位相は、セットレジスタ、ゲートドライバ、出力ＦＥＴ、電流検出回路、調整可能な検出増幅器、およびパルス幅調整器を含み、
    前記多相クロックレジスタはＮの位相を有し、Ｎは１から無限大の整数であり、
    前記多相はＮの位相であり、Ｎは１から無限大の整数であり、
    前記多相クロック発生器の１つの位相は、前記セットレジスタのセット入力を駆動し、
    前記セットレジスタは、前記ゲートドライバおよび前記出力ＦＥＴを駆動し、
    前記出力ＦＥＴは回路の負荷を駆動し、
    前記電流検出回路は、前記出力ＦＥＴの電流を測定し、前記調整可能な検出増幅器および前記パルス幅変調器を介して前記セットレジスタに帰還し、
    前記調整可能な検出増幅器は前記調整可能な垂下増幅器に給電し、
    前記垂下増幅器は前記誤差回路を駆動し、
    前記誤差回路は各々の前記位相上で各々のパルス幅変調器を駆動する、回路。
  38. 前記多相調整器は、多相クロック発生器から外部の制御装置へのインターフェイスを含む、請求項３７に記載の回路。
  39. 前記電流検出回路は、電力ＭＯＳＦＥＴのＲＤＳｏｎ、インダクタのＤＣＲ、検出直列抵抗、および基板トレースからなる群から選択される、請求項３７に記載の回路。
  40. 前記調整可能な垂下増幅器は、調整器回路の変化を補償するように調整される、請求項３７に記載の回路。
  41. 前記調整可能な検出増幅器は、調整器回路の変化を補償するように調整される、請求項３７に記載の回路。
  42. 前記誤差回路は、コンパレータと増幅器とを含む、請求項３７に記載の回路。
  43. 前記誤差増幅器は調整可能な増幅器である、請求項４２に記載の回路。
  44. 前記調整可能な誤差増幅器は、調整器回路の変化を補償するように調整される、請求項４３に記載の回路。
  45. 負荷は、プロセッサ、メモリ、フラッシュおよび集積回路からなる群から選択される、請求項３７に記載の回路。
  46. 前記負荷は、インテルペンティアム（登録商標）シリーズのプロセッサ、インテルセントリーノ（登録商標）シリーズのプロセッサ、インテルエクスプレス（登録商標）シリーズのプロセッサ、インテルジーオン（登録商標）シリーズのプロセッサ、インテルセレロン（登録商標）シリーズのプロセッサ、ＡＭＤアスロン（登録商標）シリーズのプロセッサ、ＡＭＤデュロン（登録商標）シリーズのプロセッサ、ＡＭＤＫ６（登録商標）シリーズのプロセッサ、ＡＭＤオプテロン（登録商標）シリーズのプロセッサ、または電力ＰＣソネット（登録商標）シリーズのプロセッサからなる群から選択される、請求項３７に記載の回路。
  47. 電力を負荷に供給する調整器と接続された較正制御回路を制御する方法であって、
    前記負荷の予想される動作仕様を推定するステップと、
    前記推定に基づいて１組の出力データを生成するステップと、
    前記出力データを不揮発性メモリに記憶するステップと、
    前記調整器および前記較正制御回路を、前記負荷を有する回路に配置するステップと、
    前記調整器間のインターフェイスで負荷電圧入力から較正制御回路入力をサンプリングするステップと、
    較正制御回路の温度入力をサンプリングするステップと、
    入力負荷電圧が負荷動作仕様を満たすまで、前記較正制御回路の検出出力を調整するステップと、
    入力負荷電圧が負荷動作仕様を満たすまで、前記較正制御回路の垂下出力を調整するステップと、
    温度入力を検出出力に、および温度データを垂下出力に関連付ける出力データを生成するステップと、
    生成された出力を不揮発性メモリに記憶するステップとを含み、
    １つ以上の前記ステップはいかなる適切な順序でも実行され得る、方法。
  48. 調整器は多相調整器である、請求項４７に記載の方法。
  49. 方法は、異なる動作温度で繰返される、請求項４７に記載の方法。
  50. 前記不揮発性メモリは、モノリシックであるかまたは非モノリシックである、請求項４７に記載の回路。
  51. 前記出力データは索引テーブルに記憶される、請求項４７に記載の方法。
  52. 方法は、異なる負荷で繰返される、請求項４７に記載の方法。
  53. 前記方法は、外部のインターフェイスを介して制御および監視される、請求項４７に記載の方法。
  54. 較正制御回路および調整器は、同じ回路の一部である、請求項４７に記載の方法。
  55. 前記負荷電圧は外部の測定機器で測定され、前記出力データは外部で生成され、前記出力データは前記構成制御回路に転送される、請求項４７に記載の方法。
  56. 前記較正制御回路は、プロセッサ、コンピュータおよび状態遷移機械からなる組から選択された外部の制御装置によって制御される、請求項４７に記載の方法。
  57. 調整器は多相調整器であり、方法は前記多相調整器の各位相につき繰返される、請求項４７に記載の方法。
  58. 方法は、異なる動作温度で繰返される、請求項５７に記載の方法。
  59. 方法は、異なる負荷で繰返される、請求項４７に記載の方法。
  60. 前記較正制御回路および前記調整器は１つの制御調整器に含まれる、請求項４７に記載の方法。
  61. 前記制御調整器は、複数の制御調整器から選択され、前記負荷は複数のチップから選択されたチップであり、前記チップが前記制御調整器の前記負荷となるようにし、前記較正によって、各制御調整器が、前記チップの独自の所要電源に従って各チップに電力を供給することが可能になる、請求項６０に記載の方法。
  62. 前記チップは、プロセッサ、ＲＡＭ、制御装置、およびプロセッサからなる群から選択される、請求項６１に記載の方法。
  63. 前記制御調整器は、単相調整器、二相調整器、多相調整器、およびＮの位相調整器からなる群から選択され、Ｎは１から無限大のいかなる整数とすることもできる、請求項６１に記載の方法。
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