JP5856391B2 - Ｄｃ／ｄｃコンバータ及び電子機器 - Google Patents

Description

本発明は、ＤＣ／ＤＣコンバータ及び電子機器に関する。

所定電圧の直流電圧を異なる電圧の直流電圧に変換するＤＣ／ＤＣコンバータが知られている。ＤＣ／ＤＣコンバータは、例えば、スイッチング素子をオン・オフ制御することにより出力電圧を一定に制御する。このようなＤＣ／ＤＣコンバータには、例えば、当該スイッチング素子の異常過熱を保護するため、過熱保護機能が備えられている。

このようなスイッチング素子の異常過熱を保護する技術として、特許文献１には、正特性サーミスタ（PTC（positive temperature coefficient） thermistor）を有する過熱保護回路について言及されている。この技術では、例えば、シリコン樹脂ＲＳを介して、スイッチング素子に対して正特性サーミスタ（過熱検出素子）が熱的に結合されている。そして、正特性サーミスタ（PTC thermistor）がキュリー温度を越えると、当該サーミスタの抵抗値が増大し、その結果として、スイッチング素子がオフする。これにより、スイッチング素子が過熱状態から保護される。

特開２００２−１４２４４９号公報

しかし、上述した特許文献１に記載された技術において、スイッチング素子以外の部品の過熱保護を実現する場合、過熱検出素子と、スイッチング素子のスイッチング動作を停止させる保護回路とを新たに追加しなければならない。そのため、追加の構成が多く、コストの上昇を招いてしまう。

本発明は、上記課題に鑑みてなされたものであり、正特性サーミスタを簡単に追加できるように構成し、コストを抑制した状態で過熱保護対象となる部品の過熱を検知できるようにした技術を提供することを目的とする。

上記課題を解決するため、本発明の一態様によるＤＣ／ＤＣコンバータは、出力電力を制御するためのスイッチング素子と、電圧信号に基づいて前記スイッチング素子の制御を行う制御手段と、温度に対応して抵抗値が変化する検知手段を複数有し、前記抵抗値に応じた前記電圧信号を生成する生成手段とを具備し、前記複数の検知手段のうちの少なくとも１つは、複数の過熱保護対象となる部品の温度変化を検知できるように配置され、前記制御手段は、前記スイッチング素子を制御するための制御信号を出力するための端子と、前記電圧信号を入力するための端子とを備えており、前記生成手段は、前記制御手段の前記電圧信号を入力するための端子とグランドとの間に設けられ且つ該端子と前記グランドとを接続する配線上に切替部を有し、前記切替部は、前記複数の検知手段のうちの１つに接続できるように切り替えを行う。

本発明によれば、正特性サーミスタを簡単な構成で追加できるようにしたため、コストを抑制した状態で過熱保護対象となる部品の過熱を検知できる。

本発明の一実施の形態に係わるＤＣ／ＤＣコンバータ４０の概略構成の一例を示す図。 実施形態２に係わるＤＣ／ＤＣコンバータ４０の概略構成の一例を示す図。 実施形態３に係わるＤＣ／ＤＣコンバータ４０の概略構成の一例を示す図。 実施形態４に係わる記録装置５０の概略構成の一例を示す図。 従来技術におけるＤＣ／ＤＣコンバータ６０の概略構成の一例を示す図。 ＭＯＳ−Ｄｒｉｖｅ回路１０１ｂの概略構成の一例を示す図。 正特性サーミスタＴＨの抵抗温度特性の一例を示す図。

以下、本発明の一実施の形態について添付図面を参照して詳細に説明する。

まず、本実施形態に係わるＤＣ／ＤＣコンバータの説明に先立って、本実施形態に係わるＤＣ／ＤＣコンバータの比較例として、過熱検出素子の接続位置以外の構成については、基本的に同じ構成を有するＤＣ／ＤＣコンバータについて説明する。

ここで、図５を用いて、過熱保護機能を備えたＤＣ／ＤＣコンバータについて説明する。図５は、２出力のＤＣ／ＤＣコンバータの概略構成を示す図である。なお、図５に示すＤＣ／ＤＣコンバータ６０は、ＰＷＭ制御ＩＣを用いた降圧型のＤＣ／ＤＣコンバータである。

ＭＯＳ−Ｄｒｉｖｅ回路１０１ａには、スイッチング素子であるＭＯＳ−ＦＥＴ（Ｑ１）を過熱保護するため、ＭＯＳ−ＦＥＴ（Ｑ１）に熱的に結合された過熱検出素子（正特性サーミスタ）ＴＨ１が設けられている。ＭＯＳ−Ｄｒｉｖｅ回路１０１ｂには、スイッチング素子であるＭＯＳ−ＦＥＴ（Ｑ２）を過熱保護するため、ＭＯＳ−ＦＥＴ（Ｑ２）に熱的に結合された過熱検出素子（正特性サーミスタ）ＴＨ２が設けられている。なお、ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）及び正特性サーミスタ（ＴＨ１、ＴＨ２）は、例えば、プリント基板の銅箔パターンを一定の絶縁距離だけ離して隣接して配置されることにより、熱的に結合されている。また、これら部品は、耐熱性・電気絶縁性に優れた熱伝導性を有するシリコーン樹脂やシリコーンシートを用いて、熱的に結合されていても良い。すなわち、過熱検出素子は、過熱保護対象となる部品の近傍に配置されている。

ここで、ＰＷＭ制御ＩＣ４は、一般的な２出力のＰＷＭ制御を行なう。ＰＷＭ制御ＩＣ４は、スイッチング素子に対してＰＷＭ（Pulse Width Modulation）信号を出力し、スイッチング素子のオン／オフを制御する。ＰＷＭ制御ＩＣ４の出力端子（Ｏｕｔ１及びＯｕｔ２端子）は、オープンコレクタ構成である。ＰＷＭ制御ＩＣ４は、ＭＯＳ−Ｄｒｉｖｅ回路（１０１ａ、１０１ｂ）を介して、ＭＯＳ−ＦＥＴ（スイッチング素子：Ｑ１、Ｑ２）の制御用端子に接続されている。ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）は、ＰＷＭ制御ＩＣ４によるＰＷＭ制御によりオン・オフ制御される。これにより、ＤＣ／ＤＣコンバータ６０からの出力電圧が一定に制御される。

ここで、ＰＷＭ信号の最大のオンデューティ（パルス幅の最大値）は、ＤＴ１及びＤＴ２端子の電位により決まる。これらの電位を電圧生成回路２０が生成する。この電圧生成回路２０は、抵抗（抵抗素子）Ｒ１、抵抗Ｒ２とコンデンサＣ５で構成されている。基準電圧Ｖｒｅｆを出力するＶｒｅｆ端子と、ＤＴ１及びＤＴ２端子との間には、抵抗Ｒ１とコンデンサＣ５とが並列に接続されている（積分手段）。また、ＤＴ１及びＤＴ２端子とＧＮＤとの間には、抵抗Ｒ２が接続されている。

ここで、ＤＴ端子の電位は、次式で決定される。
ＶＤＴ＝Ｖｒｅｆ×Ｒ２／（Ｒ１＋Ｒ２）

ＤＴ１端子及びＤＴ２端子に接続されているコンデンサＣ５は、ＰＷＭ制御ＩＣをソフトスタートさせるために設けられる（ソフトスタート機能）。ＰＷＭ制御ＩＣ４の起動時の過渡的な電圧ＶＤＴ（ｔ）は、次式で表され、ソフトスタートによる起動時間を設定することができる。

ここで、図６を用いて、図５に示すＭＯＳ−Ｄｒｉｖｅ回路１０１ｂの概略構成の一例について説明する。

ＭＯＳ−Ｄｒｉｖｅ回路１０１ｂは、ｎｐｎトランジスタＱ３と、ｐｎｐトランジスタＱ４と、抵抗Ｒ１６及びＲ１７と、正特性サーミスタＴＨ２とを具備して構成されている。

ＰＷＭ制御ＩＣ４のＯｕｔ２端子は、オープンコレクタ構成であり、Ｏｕｔ２端子の出力トランジスタがオフ時には、トランジスタＱ３が導通する。この場合、ＭＯＳ―ＦＥＴ（Ｑ２）のゲート−ソース間の電位は、スレッショルド電位以下となり、ＭＯＳ−ＦＥＴ（Ｑ２）はオフ動作となる。また、Ｏｕｔ２端子の出力トランジスタがオンすると、トランジスタＱ４がオンし、ＭＯＳ−ＦＥＴ（Ｑ２）のゲート−ソース間の電位は、以下の値となる。

Ｒｔｈ０１は、キュリー温度以下の場合の正特性サーミスタＴＨ２の抵抗値である。

この値をＱ２のゲート−ソース間スレッショルド電位以上に設定しておくことでＭＯＳ−ＦＥＴ（Ｑ２）はオン動作となる。このようにＰＷＭ制御ＩＣ４の出力トランジスタがオン・オフ制御されてＤＣ／ＤＣコンバータの出力電圧は、一定電圧値に定電圧制御される。

ここで、ＤＣ／ＤＣコンバータが電圧を供給する負荷側の故障によってＭＯＳ−ＦＥＴ（Ｑ２）が過大な負荷電流を流し続けた場合、ＭＯＳ−ＦＥＴ（Ｑ２）の損失が大きくなる。そのため、ＭＯＳ−ＦＥＴ（Ｑ２）は、発熱量が急増し、破損してしまう場合がある。また、ＤＣ／ＤＣコンバータの回路部品やパターンがショート、又はオープン異常により、ＭＯＳ−ＦＥＴ（Ｑ２）のゲートバイアスが十分に印加されなくなる。そのため、ＭＯＳ−ＦＥＴ（Ｑ２）のオン抵抗が十分低い状態とならずにスイッチング動作が行なわれてしまうため、この場合にも、上記同様に、ＭＯＳ−ＦＥＴ（Ｑ２）が破損してしまう可能性がある。このことは、図５に示すＭＯＳ−ＦＥＴ（Ｑ１）も同様である。

このために、ＭＯＳ−ＦＥＴ（Ｑ２）が過熱状態となった場合、発熱により破損してしまうのを避けるため、ＭＯＳ−Ｄｒｉｖｅ回路１０１ｂには、ＭＯＳ−ＦＥＴ（Ｑ２）に熱的に結合された正特性サーミスタＴＨ２が設けられている。同様に、ＭＯＳ−Ｄｒｉｖｅ回路１０１ａには、ＭＯＳ−ＦＥＴ（Ｑ１）に熱的に結合された正特性サーミスタＴＨ１が設けられている。

ここで、図７を用いて、正特性サーミスタの抵抗温度特性について説明する。正特性サーミスタは、温度に対応した抵抗を持つ。より具体的には、温度が上昇すると、キュリー温度を境に急激に抵抗値が増大する特性を持っている。図７に示す特性では、約９５℃がキュリー温度となる。

図６に示すＭＯＳ−ＦＥＴ（Ｑ２）に熱的に結合された正特性サーミスタＴＨ２が、キュリー温度を越えてしまうと、正特性サーミスタＴＨ２の抵抗値が急激に増大する。そのため、ＭＯＳ−ＦＥＴ（Ｑ２）のゲート−ソース間電位は、スレッショルド電位以下となり、Ｏｕｔ２端子のトランジスタがオンしても、ＭＯＳ−ＦＥＴ（Ｑ２）のゲート−ソース間の電位を十分にバイアスできなくなり、出力電圧を目標電圧より低い電圧レベルに抑制することができる。

この場合、誤差増幅器７ｂの出力電圧は、デューティを広げるように変化するが、正特性サーミスタＴＨ２の抵抗値が増大するため、ＭＯＳ−ＦＥＴ（Ｑ２）のゲート−ソース間の電位は、スレッショルド電圧以上のバイアスが印加されず、オンできなくなっている。そのため、誤差増幅器７ｂの出力電圧は低下して飽和する。

誤差増幅器７ｂの出力が飽和し、ＳＣＰコンパレータ１０で設定された電位以下の状態がＳＣＰ端子で設定された時間以上継続すると、ＵＶＬＯ回路１２を介してＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）の動作が停止する。また同時に、ＵＶＬＯ回路１２は、ＰＷＭコンパレータ（８ａ、８ｂ）も停止させることができるため、ＤＣ／ＤＣコンバータをシャットダウン保護する。

ここで、上述した図５及び図６に示す構成においては、スイッチング素子（ＭＯＳ−ＦＥＴ）の制御用端子に接続された正特性サーミスタが、スイッチング素子の異常過熱を検知し、ＤＣ／ＤＣコンバータのスイッチング動作を停止している。この場合、プリント基板上の実装においては、ＤＣ／ＤＣコンバータのスイッチング素子であるトランジスタやＭＯＳ−ＦＥＴと、正特性サーミスタとを容易に熱的に結合できる。

その反面、正特性サーミスタを他の部品と熱的に結合させるのが困難となる。そのため、ＤＣ／ＤＣコンバータ内で使用しているフライホイールダイオード（Ｄ１、Ｄ２）や、コイル（Ｌ１、Ｌ２）、プリント基板上に実装される素子（部品）の過熱を検出してＤＣ／ＤＣコンバータの動作を停止させることは難しい。

また、例えば、機器（不図示）を制御するＡＳＩＣ３からの制御信号により出力電圧を変化できるＤＣ／ＤＣコンバータでは、入力電圧及び出力電圧との関係によりオンデューティ比が変わる。そのため、このようなＤＣ／ＤＣコンバータでは、必ずしも、スイッチング素子であるトランジスタやＭＯＳ−ＦＥＴが過昇温状態になるとは限らない。例えば、入力電圧Ｖｉｎが３２Ｖであり、出力電圧を１０Ｖ〜２０Ｖまで変化させることが可能なＤＣ／ＤＣコンバータでは、オンデューティは３１．２５％から６２．５％まで変化する。出力電圧が１０Ｖの場合、スイッチング素子のオンデューティが低く、フライホイールダイオードのオンデューティが高くなる。このような動作の時に負荷電流が増大すると、フライホイールダイオードの損失の方が大きく増加し、発熱が急増してしまうため、スイッチング素子よりも、フライホイールダイオードが破損してしまう可能性がある。

また、ＰＷＭ制御ＩＣ４の出力端子がドライブ能力の低いオープンコレクタ構成の場合には、ＭＯＳ−ＦＥＴのゲート容量を急速に充放電するためのＭＯＳ−Ｄｒｉｖｅ回路（１０１ａ、１０１ｂ）が必要となる。この場合、上述した特許文献１に記載されるように、スイッチング素子の制御用端子に過熱検出素子等を単純に接続した場合、ＭＯＳ−ＦＥＴのゲート端子にある寄生容量を充放電するスピードが落ち、スイッチング損失の増大や効率の悪化が招かれる。また、正特性サーミスタの抵抗値バラツキは、±１０％〜２０％であり、通常の抵抗の抵抗値バラツキ±５％以下に対して大きいため、ゲート容量を充放電するスピードの管理も困難となる。

（実施形態１）
ここで、図１を用いて、このようなＤＣ／ＤＣコンバータに対して改良を施した本発明の一実施の形態に係わるＤＣ／ＤＣコンバータの概略構成の一例について説明する。なお、本実施形態においては、２出力のＤＣ／ＤＣコンバータを例に挙げて説明するが、必ずしも２出力である必要はなく、１出力の形態や３出力の形態であっても構わない。

ＤＣ／ＤＣコンバータ４０は、所定電圧の入力電圧に基づいて当該入力電圧を異なる電圧の出力電圧に変換する役割を果たす。本実施形態においては、ＰＷＭ制御ＩＣを用いた降圧型のＤＣ／ＤＣコンバータとなる。なお、昇圧型であっても良い。

ＤＣ／ＤＣコンバータ４０は、ＡＣ／ＤＣコンバータ１によって生成された電圧源（直流入力電圧）Ｖｉｎから所定の電圧ＶＨ１及びＶＨ２を生成する。本実施形態においては、入力電圧Ｖｉｎが３２Ｖであり、出力電圧がＶＨ１及びＶＨ２ともに２０Ｖである場合を例に挙げて説明する。

ＰＷＭ制御ＩＣ４は、一般的な２出力のＰＷＭ制御（パルス幅制御）を行なう１チップの半導体回路である。ＰＷＭ制御ＩＣ４の出力端子（Ｏｕｔ１及びＯｕｔ２端子）は、オープンコレクタ構成である。ＰＷＭ制御ＩＣ４は、ＭＯＳ−Ｄｒｉｖｅ回路（１１ａ、１１ｂ）を介して、ＭＯＳ−ＦＥＴ（スイッチング素子：Ｑ１、Ｑ２）の制御用端子に接続されている。ＭＯＳ−Ｄｒｉｖｅ回路（１１ａ、１１ｂ）は、ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）の制御用端子の駆動能力を高める役割を果たす。

補足すると、ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）の出力側には、整流回路と平滑回路とが接続されている。ＭＯＳ−ＦＥＴ（Ｑ１）には、平滑回路として、コイルＬ１、コンデンサＣ２が接続されている。この平滑回路により、電圧ＶＨ１が生成される。また、ＭＯＳ−ＦＥＴ（Ｑ１）には、整流回路としてダイオードＤ１が接続されている。ＭＯＳ−ＦＥＴ（Ｑ２）にも、同様に、コイルＬ２、コンデンサＣ３を備える平滑回路が接続され、電圧ＶＨ２を生成する。ＭＯＳ−ＦＥＴ（Ｑ２）には、整流回路としてダイオードＤ２が接続されている。

ＰＷＭ制御ＩＣ４には、基準電圧回路５と、三角波発振回路６と、誤差増幅器（７ａ、７ｂ）と、ＰＷＭコンパレータ（８ａ、８ｂ）と、タイマラッチ式短絡保護回路９と、ＳＣＰコンパレータ１０とが具備される。ＰＷＭ制御ＩＣ４内には、これら回路が２出力分、設けられている。なお、これら回路は、一般的な２出力のＰＷＭ制御ＩＣに内蔵されている構成である。例えば、ＴＩ（テキサスインスツルメント）社のＴＬ１４５１、ローム社のＢＡ９７４３ＡＦＶ等が上述の機能を内蔵したＤＣ／ＤＣコンバータ用ＰＷＭ制御ＩＣを提供している。

ここで、ＰＷＭ制御ＩＣ４の各部の構成について説明する。

基準電圧回路（Reference voltage circuit）５は、ＰＷＭ制御ＩＣ４内部の基準電圧源としての役割を果たし、Ｖｃｃ端子から入力される電圧源Ｖｉｎに基づいて基準電圧Ｖｒｅｆ（例えば２．５Ｖ）を生成する。また、基準電圧回路５は、Ｖｒｅｆ端子を用いて、ＰＷＭ制御ＩＣ４の外部に向けて基準電圧Ｖｒｅｆを出力する。

Ｖｃｃ端子と電圧源Ｖｉｎとの間には、オン・オフスイッチが設けられる。オン・オフスイッチは、例えば、ｐｎｐトランジスタＱ５と、ｎｐｎトランジスタＱ６とから構成され、ＡＳＩＣ３からの制御信号（ＥＮＢ信号）によって制御される。

オン・オフスイッチは、ＥＮＢ信号がＨレベルとなった場合、電圧源Ｖｉｎからの電源電圧を導通する。これにより、電圧源Ｖｉｎからの電源電圧がＶｃｃ端子に供給され、ＰＷＭ制御ＩＣ４が起動する。また、ＥＮＢ信号がＬレベルの場合、電圧源Ｖｉｎからの電源電圧がＶｃｃ端子に供給されず、ＰＷＭ制御ＩＣ４の動作は停止する。

三角波発振回路（Triangle Oscillator）６は、ＣＴ端子、ＲＴ端子に外付け部品を接続し、ＣＴ端子に向けて三角波を生成する。ＣＴ端子は、タイミング容量を外付けするための端子であり、ＲＴ端子は、タイミング抵抗を外付けするための端子であり、ＰＷＭコンパレータ８ａ及び８ｂの反転端子に入力する三角波を発生させる。

三角波発振回路６は、ＣＴ端子−ＧＮＤ間に接続されるタイミング用コンデンサをＩＣ内部の定電流回路（不図示）で充放電する。この充放電電圧をＰＷＭコンパレータ８ａ及び８ｂで検出し、リセットをかけることにより三角波が得られる。ＲＴ端子−ＧＮＤ間に接続する抵抗は、上記充放電用の定電流値を決める。なお、三角波の電圧値レベルは、例えば、１．９７Ｖから１．４８Ｖの範囲の振幅０．４９Ｖであるものとする。

誤差増幅器（ERR Amp）（７ａ、７ｂ）は、２つの入力端子ＩＮＶ（反転入力端子）、ＮＯＮ（非反転端子）のうちの一方に直流基準電圧を入力し、他方に出力電圧ＶＨ１／ＶＨ２を抵抗分圧した電圧を入力する。２つの入力端子の電圧は、誤差増幅器（７ａ、７ｂ）の電圧利得が十分に大きいため、同電位となるように制御される。なお、２つの入力端子のうちのいずれの端子を基準電圧にするかは、ＰＷＭ制御ＩＣ４内のロジック構成によって決まる。ここでは、ＩＮＶ端子が基準電圧側の入力端子となる。なお、誤差増幅器（７ａ、７ｂ）の出力は、ＰＷＭコンパレータ８（８ａ、８ｂ）の非反転端子に接続されている。そのため、ＩＮＶ端子には、基準電圧を抵抗で分圧した電圧が入力され、ＮＯＮ端子には、出力電圧を抵抗分圧した値が入力される。そして、出力電圧が一定となるようにＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）がＰＷＭ制御されている。

ＰＷＭコンパレータ（PWM Comp）（８ａ、８ｂ）は、３入力コンパレータであり、２つの非反転入力と１つの反転入力とを持つ。ＰＷＭコンパレータ（８ａ、８ｂ）の反転入力端子には、三角波発振回路６の出力（ＣＴ端子）が入力され、非反転入力端子には、誤差増幅器（７ａ、７ｂ）の誤差出力電圧と、ＤＴ１端子及びＤＴ２端子からの電圧（デットタイムコントロール波形）とが入力される。

ＰＷＭコンパレータ８ａは、三角波発振回路６から出力される信号と、誤差増幅器７ａから出力される信号と、ＤＴ１端子から入力される信号とを比較して、比較結果を出力する。同様に、ＰＷＭコンパレータ８ｂは、三角波発振回路６から出力される信号と、誤差増幅器７ｂから出力される信号と、ＤＴ２端子から入力される信号とを比較して、比較結果を出力する。更に、ＰＷＭコンパレータ８ａでは、誤差増幅器７ａから出力される信号の電圧が、ＤＴ１端子から入力する信号の電圧より低ければ、ＰＷＭのデューティはＤＴ１端子から入力する信号の電圧で制限される。ＰＷＭコンパレータ８ｂについても同様の制御が行なわれる。

ＰＷＭコンパレータ（８ａ、８ｂ）の出力は、ＵＶＬＯ回路（低電圧誤動作防止回路）１２の出力とともに、ＡＮＤ回路（１３ａ、１３ｂ）に入力される。そして、ＡＮＤ回路（１３ａ、１３ｂ）の出力は、それぞれ個別にＰＷＭ制御ＩＣ４のＯｕｔ１端子及びＯｕｔ２端子の出力トランジスタの制御用端子（ベース）に入力される。

ＵＶＬＯ回路１２の出力は、Ｏｕｔ１端子及びＯｕｔ２端子に接続されているＡＮＤ回路（１３ａ、１３ｂ）各々の入力端子に入力される。そのため、ＵＶＬＯ回路１２は、Ｏｕｔ１端子及びＯｕｔ２端子の両方を同時に制御（保護）できる。

ＰＷＭコンパレータ（８ａ、８ｂ）は、誤差増幅器（７ａ、７ｂ）からの誤差出力電圧とＤＴ１及びＤＴ２端子からの電圧（デットタイムコントロール波形）とを比較する。そして、三角波の電圧が、誤差増幅器（７ａ、７ｂ）とＤＴ１及びＤＴ２端子とからの電圧よりも高い場合、Ｏｕｔ１及びＯｕｔ２端子を有する出力トランジスタをオンさせる。

タイマラッチ式短絡保護回路９は、ＤＣ／ＤＣコンバータ４０の出力電圧が短絡等で異常となった場合に、強制的に出力をオフさせてＤＣ／ＤＣコンバータ４０の各部を保護する。出力電圧が低下した場合、誤差増幅器（７ａ、７ｂ）で誤差増幅されるため、誤差増幅器（７ａ、７ｂ）の出力電圧が低下する。そのため、タイマラッチ式短絡保護回路９は、例えば、スイッチング・デューティを高める方向へ制御する。すなわち、Ｏｕｔ１端子及びＯｕｔ２端子の出力トランジスタの導通時間を長くする。

タイマラッチ式短絡保護回路９は、ＳＣＰコンパレータ１０によるいずれか一方の電圧がスレッショルド電圧（例えば、１．２５Ｖ）よりも低下すると、ＵＶＬＯ回路１２を介して当該低下を検知し、短絡保護機能を開始する。ＳＣＰ（Short Circuit Protection）端子は、この働きを一定期間マスクする役割を果たす。マスクする時間は、ＳＣＰ端子に接続されるコンデンサで設定される（例えば、０．０１μＦで６．３６ｍｓ）。

すなわち、タイマラッチ式短絡保護回路９は、ＳＣＰ端子で設定された時間以上、誤差増幅器（７ａ、７ｂ）の出力電圧がスレッショルド電圧以下に低下した場合に短絡保護機能を開始する。短絡保護機能を開始すると、タイマラッチ式短絡保護回路９は、ＵＶＬＯ回路１２を介してＯｕｔ１端子及びＯｕｔ２端子のトランジスタをオフするとともに、トランジスタ（Ｑａ、Ｑｂ）をオンし、ＰＷＭコンパレータ（８ａ、８ｂ）を停止させる。

ＳＣＰ端子のマスク機能は、ＤＣ／ＤＣコンバータ起動時の不具合を避けるのに有効に働く。ＤＣ／ＤＣコンバータ４０の起動時には、出力電圧が０Ｖであるので、誤差増幅器（７ａ、７ｂ）に入力される出力電圧の帰還電圧は、目標電圧に対して低い。そのため、誤差増幅器（７ａ、７ｂ）の出力は、出力電圧を上昇させるように制御する（すなわち、ＰＷＭ制御は、１００％デューティで制御するように働く）。しかし、１００％のＰＷＭ制御によりＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）を制御してしまうと、起動時の突入電流が増大してしまう。この突入電流を抑制するため、ＰＷＭデューティを徐々に広げて出力電圧の立ち上がりを制御する。ＳＣＰ端子のマスク機能により、ＰＷＭ制御ＩＣ起動時に短絡保護が誤動作することを避けている。

ＤＴ１及びＤＴ２端子は、休止期間調整回路部（デットタイム）としての役割を果たす。休止期間は、Ｖｒｅｆ−ＧＮＤ間の電位を抵抗Ｒ１（第１の抵抗）及びＲ２（第２の抵抗）に加えて、正特性サーミスタＴＨの抵抗で分圧することにより設定する。ここで、ＤＴ１及びＤＴ２端子は、Ｖｒｅｆ端子からの基準電圧に基づく電圧を、ＰＷＭ制御を行なう際の最大オンデューティを規定する電圧（電圧信号）としてＰＷＭ制御ＩＣ４内に入力する。電圧生成回路２０ａが、このＤＴ１端子及びＤＴ２端子に供給する電圧を生成する。

この電圧生成回路２０ａは、抵抗Ｒ１、抵抗Ｒ２、コンデンサＣ５、サーミスタＴＨ１を備えている。すなわち、ＤＴ１及びＤＴ２端子の電位は、ＰＷＭ制御ＩＣ４の最大オンデューティを決定する役割を果たし、ＰＷＭコンパレータ（８ａ、８ｂ）の非反転入力端子に入力される。ここで、ＤＴ１及びＤＴ２端子とＶｒｅｆ端子との間は、抵抗Ｒ１とコンデンサＣ５とが並列に接続されている。また、ＤＴ１及びＤＴ２端子とＧＮＤとの間には、抵抗Ｒ２及び正特性サーミスタＴＨが接続されている。Ｖｃｃ端子から電力供給を受けて、ＰＷＭ制御ＩＣ４が起動するときに、このコンデンサＣ５の充電電圧が徐々に上昇すること利用して、ＰＷＭのオンデューティを徐々に大きくする働きをする。

ここで、過熱検出素子として機能する正特性サーミスタＴＨについて説明する。正特性サーミスタＴＨは、ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）に対して熱的に結合されている。具体的には、正特性サーミスタＴＨは、過熱保護対象となる部品（ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２））の近傍（当該部品から所定範囲）に配置されている。正特性サーミスタＴＨは、その一方がＤＴ１端子及びＤＴ２端子に接続されており、もう一方が抵抗Ｒ２の一方の端子と接続されている。なお、抵抗Ｒ２の他方の端子は、ＧＮＤに接続されている。

なお、ＤＴ１端子及びＤＴ２端子の電圧設定や定数設定は、正特性サーミスタＴＨのキュリー温度以下の抵抗値を考慮して決めれば良い。また、最大オンデューティ設定やソフトスタート回路の設定も同様にして決めれば良い。

ＤＴ１端子及びＤＴ２端子の電位は、以下の値となる。

Ｒｔｈ０１は、キュリー温度以下の場合の正特性サーミスタＴＨの抵抗値である。

ＤＴ１端子及びＤＴ２端子の電位（最大オンデューティ）は、負荷変動や部品バラツキ等を考慮しつつ、また、入出力電圧比から決まるデューティの１０％〜２０％増し以上の値に設定する。

ここで、正特性サーミスタＴＨが熱的に結合されているＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）が過熱状態になった場合について説明する。

ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）のいずれかが過熱状態となり、正特性サーミスタＴＨがキュリー温度を越えたとする。この場合、正特性サーミスタＴＨの抵抗値が急増し、ＤＴ１端子及びＤＴ２端子の電位が上昇し、ＤＴ１端子及びＤＴ２端子の電位が誤差増幅器（７ａ、７ｂ）の誤差電位電圧よりも高くなる。

これにより、ＰＷＭコンパレータ（８ａ、８ｂ）の出力は、誤差増幅器（７ａ、７ｂ）の誤差電圧よりも高くなったＤＴ１端子及びＤＴ２端子の電位によって最大オンデューティが制限されてしまう。そのため、ＤＣ／ＤＣコンバータ４０の出力電圧は、目標電圧を維持できなくなってしまう。すると、ＰＷＭ制御ＩＣ４内においては、誤差増幅器（７ａ、７ｂ）の出力電圧が低下し、デューティを広げるように制御される。ここで、ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）は、ＤＴ１端子及びＤＴ２端子の電位によってデューティ制限がかけられたスイッチング動作となるため、誤差増幅器（７ａ、７ｂ）の出力が飽和し、ＳＣＰコンパレータ１０で設定されたシュレッショルド電位以下となる。

誤差増幅器（７ａ、７ｂ）の飽和が、ＳＣＰ端子で設定された時間以上継続すると、ＵＶＬＯ回路１２を介してＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）のスイッチング動作が停止され、ＰＷＭ制御動作が停止される（シャットダウン保護）。

ここで、実施形態１においては、正特性サーミスタＴＨがＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）と熱的に結合している構成を例に挙げて説明した。しかし、正特性サーミスタＴＨは、ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）の制御用端子ではなく、ＰＷＭ制御ＩＣ４のＤＴ１端子及びＤＴ２端子に接続されている。そのため、正特性サーミスタＴＨ及びＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）は、必ずしも熱的に結合されている必要はなく、例えば、フライホイールダイオードと熱的に結合させてＤＣ／ＤＣコンバータ４０のスイッチ動作を停止させるようにしても良い（保護する）。

なお、シャットダウン保護は、入力電圧ＶｉｎとＰＷＭ制御ＩＣ４のＶｃｃ端子とに接続されたオン・オフ回路で一度Ｖｉｎを遮断した後、再度、Ｖｉｎを供給することで解除される。

以上説明したように実施形態１によれば、ＰＷＭ制御ＩＣ４のＤＴ端子に対して正特性サーミスタＴＨを接続する。これにより、正特性サーミスタの数を追加するだけで複数の部品の過熱状態を検出できるため、コストを抑制したまま、複数の部品を過熱保護できる。

また、正特性サーミスタをスイッチング素子の制御用端子に接続しないため、スイッチング素子のスイッチング損失の増大や効率の悪化を招かずに、複数の部品を過熱保護できる。

（実施形態２）
次に、実施形態２について説明する。図２は、実施形態２に係わるＤＣ／ＤＣコンバータの概略構成の一例を示す図である。なお、同一の符号が付された構成は、実施形態１を説明した図１の構成と同様の機能を果たすため、ここでは相違点について重点的に説明する。

ここで、実施形態１における構成との相違点としては、電圧生成回路２０ｂにおいて、第１の正特性サーミスタＴＨ１に加えて、第２の正特性サーミスタＴＨ２が直列に接続されている点である。電圧生成回路２０ｂは、抵抗Ｒ１、抵抗Ｒ２、コンデンサＣ５、サーミスタＴＨ１、サーミスタＴＨ２を備えている。第１の正特性サーミスタＴＨ１は、ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）に対して熱的に結合され、第２の正特性サーミスタＴＨ２は、整流回路として設けられたフライホイールダイオードＤ２に対して熱的に結合されている。

また、誤差増幅器（７ａ、７ｂ）の反転端子に抵抗分圧により入力されていた基準電圧Ｖｒｅｆの代わりに、出力電圧調整部３１を接続する。出力電圧調整部３１は、基準電圧Ｖｒｅｆの電圧値を変更する。そのため、ＤＣ／ＤＣコンバータ４０においては、出力電圧を変化させて出力することができる。

出力電圧調整部３１には、Ｄ／Ａコンバータ（Digital to analog conveter）３１ａが設けられている。Ｄ／Ａコンバータ３１ａには、基準電圧Ｖｒｅｆと機器（不図示）を制御するＡＳＩＣ３からの制御信号が入力される。例えば、８ビットのＤ／Ａコンバータを用いれば、基準電圧Ｖｒｅｆ電圧を２^８（最大、２５６）段階に調節可能になる。

このようにＤＣ／ＤＣコンバータ４０において、出力電圧を変化させられるように構成した場合、入力電圧と出力電圧とから決まるオンデューティが変わる。そのため、出力電圧設定によってＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）とフライホイールダイオードＤ２との導通時間が変化する。これにより、損失割合も変化し部品の過熱状態が出力電圧設定によって変化する。

以上説明したように実施形態２によれば、複数の正特性サーミスタを直列に接続して設け、当該サーミスタ各々を複数の部品と熱的に結合させる。これにより、ＤＣ／ＤＣコンバータ４０を構成する２つ以上の部品に対して過熱検出を行なうことが容易に可能となる。

なお、実施形態２においては、第２の正特性サーミスタＴＨ２をフライホイールダイオードＤ２に対して熱的に結合する場合を例に挙げて説明したが、これに限られない。例えば、第３の正特性サーミスタを設け、整流回路として設けられたコイル（Ｌ１、Ｌ２）に対して熱的に結合させても良い。

（実施形態３）
次に、実施形態３について説明する。図３は、実施形態３に係わるＤＣ／ＤＣコンバータの概略構成の一例を示す図である。なお、同一の符号が付された構成は、実施形態２を説明した図２の構成と同様の機能を果たすため、ここでは相違点について重点的に説明する。

ここで、実施形態２における構成との相違点としては、電圧生成回路２０ｃにおいて、ＤＴ１端子及びＤＴ２端子とＧＮＤとを繋ぐ配線上に切替部３２を設けた点である。電圧生成回路２０ｃは、抵抗Ｒ１、抵抗Ｒ２、コンデンサＣ５、サーミスタＴＨ１、サーミスタＴＨ２、切替部３２を備えている。切替部３２は、抵抗Ｒ２と、第１の正特性サーミスタＴＨ１及び第２の正特性サーミスタＴＨ２との間に設けられている。切替部３２は、ＡＳＩＣ３からの指示（制御信号）に基づいて抵抗Ｒ２に直列に接続されるいずれかの正特性サーミスタを切り替えて選択する。

切り替え先となる正特性サーミスタの選択は、例えば、外部（例えば、ＡＳＩＣ３）からの制御信号に基づいて決められる。ＡＳＩＣ３は、出力電圧調整部３１により設定されるＤＣ／ＤＣコンバータ４０の出力電圧に応じて切替部３２の切り替えを制御する。

ここで、例えば、入力電圧Ｖｉｎが３２Ｖであり、出力電圧を１０Ｖ〜２０Ｖまで変化させる場合について考えてみる。この場合、１０Ｖから１５Ｖの間の電圧を出力している間は、切替部３２において、フライホイールダイオードＤ２に熱的に結合された第２の正特性サーミスタＴＨ２を抵抗Ｒ２に接続してフライホイールダイオードＤ２の過熱検知を行なう。また、１５Ｖを越える電圧を出力している時は、ＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）と熱的に結合されたＴＨ１を抵抗Ｒ２に接続してＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）の過熱検知をする。

以上説明したように実施形態３によれば、出力電圧と入力電圧とに基づき決められるオンデューティに基づいて過熱保護対象となる部品を選択して過熱保護を行なうことができる。

（実施形態４）
次に、実施形態４について説明する。実施形態４においては、実施形態３を説明した図３に示すＤＣ／ＤＣコンバータ４０を電子機器に組み込んだ場合について説明する。なお、ここでは、電子機器の例としてインクジェット記録装置について説明する。

図４は、インクジェット方式に従ってインクを吐出して記録を行なうインクジェット記録装置（以下、記録装置と呼ぶ）の概略構成の一例を示す図である。同一の符号が付された構成は、実施形態３を説明した図３の構成と同様の機能を果たすため、ここではその説明については省略する。なお、実施形態１及び実施形態２を説明した図１及び図２に示すＤＣ／ＤＣコンバータ４０も同様に、記録装置に適用できることは言うまでもない。

記録装置５０は、記録装置５０における全体の制御を行なう装置本体部５１と、記録媒体（例えば、用紙等）に対して相対的に走査される記録ヘッド５２とを具備して構成される。記録ヘッド５２はヘッドチップ（記録素子基板）を備えている。ここで、記録ヘッド５２には、ヘッドチップ（５３ａ〜５３ｎ）が少なくとも１つ設けられる（この場合、Ｎ個）。ヘッドチップ（５３ａ〜５３ｎ）には、例えば、複数の記録素子（ノズル）列が設けられる。例えば、Ｎ＝２の場合には、記録ヘッド５２は、ヘッドチップ５３ａとヘッドチップ５３ｂとを備えている。ヘッドチップ５３ａは、記録素子列を４つ備えており、この４つの記録素子列は、４色に割り当てられている。同様に、ヘッドチップ５３ｂも、記録素子列を４つ備えている。

ＤＣ／ＤＣコンバータ４０は、外部（例えば、ＡＳＩＣ３やＣＰＵ（不図示））からの制御信号により、オン・オフ制御される。ＤＣ／ＤＣコンバータ４０から出力される電圧ＶＨ１がヘッドチップ５３ａへ供給され、ＤＣ／ＤＣコンバータ４０から出力される電圧ＶＨ２がヘッドチップ５３ｂへ供給される。ＡＳＩＣ３は、例えば、出力電圧調整部３１に制御信号を送信することでＤＣ／ＤＣコンバータ４０からヘッドチップ（５３ａ〜５３ｎ）に対して供給される出力電圧を変更することができる。なお、ＡＳＩＣ３は、不図示のメモリ（ＲＯＭ）にヘッド温度や出力電圧のテーブル、出力電圧と過熱検知する部品のテーブルとを有することで出力電圧調整部３１や切替部３２に対して送信する制御信号を判定等する。

ここで、図４に示す記録装置においては、Ｎ出力のＤＣ／ＤＣコンバータ４０が設けられている。ＡＳＩＣ３は、温度検出部５４により検出されたヘッドチップ（５３ａ〜５３ｎ）の温度変化に基づいてＤＣ／ＤＣコンバータ４０からヘッドチップ（５３ａ〜５３ｎ）に対して供給する電圧値を変更する。具体的には、ヘッドチップ（５３ａ〜５３ｎ）の温度変化に基づいて、一定の時間間隔又は一定のヘッド温度変化に対して供給する駆動電圧の電圧値（ＤＣ／ＤＣコンバータ４０からの出力電圧）を変更する。

以上が本発明の代表的な実施形態の一例であるが、本発明は、上記及び図面に示す実施形態に限定することなく、その要旨を変更しない範囲内で適宜変形して実施できるものである。

例えば、上述した実施形態においては、スイッチング素子としてＭＯＳ−ＦＥＴを例に挙げて説明したが、スイッチング素子は、他のタイプのトランジスタであっても構わない。

また、上述した実施形態においては、ＭＯＳ−Ｄｒｉｖｅ回路がＰＷＭ制御ＩＣの外部に設けられる場合を例に挙げて説明したが、ＭＯＳ−Ｄｒｉｖｅ回路がＰＷＭ制御ＩＣと一体になった回路形態であっても構わない。

また、上述した実施形態においては、ＤＣ／ＤＣコンバータにおけるスイッチング素子、又はスイッチング素子以外の部品の過熱を検出する場合を例に挙げて説明したが、これに限られない。例えば、プリント基板内に実装されるレギュレータのスイッチング素子又はスイッチング素子以外の部品の過熱状態を検出し、ＤＣ／ＤＣコンバータの動作を停止させても構わない。

Claims (12)

1. 出力電力を制御するためのスイッチング素子と、
   電圧信号に基づいて前記スイッチング素子の制御を行う制御手段と、
   温度に対応して抵抗値が変化する検知手段を複数有し、前記抵抗値に応じた前記電圧信号を生成する生成手段と
   を具備し、
   前記複数の検知手段のうちの少なくとも１つは、複数の過熱保護対象となる部品の温度変化を検知できるように配置され、
   前記制御手段は、前記スイッチング素子を制御するための制御信号を出力するための端子と、前記電圧信号を入力するための端子とを備えており、
   前記生成手段は、前記制御手段の前記電圧信号を入力するための端子とグランドとの間に設けられ且つ該端子と前記グランドとを接続する配線上に切替部を有し、
   前記切替部は、前記複数の検知手段のうちの１つに接続できるように切り替えを行う
   ことを特徴とするＤＣ／ＤＣコンバータ。
2. 前記制御手段は、
   前記電圧信号の電圧レベルに基づいて、前記制御信号のパルス幅の最大値を制御して前記スイッチング素子の制御を行う
   ことを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
3. 前記検知手段は、
   温度の上昇に対して抵抗値が大きくなるサーミスタを含む
   ことを特徴とする請求項１又は２記載のＤＣ／ＤＣコンバータ。
4. 前記生成手段は、
   前記検知手段と抵抗素子とコンデンサとを備える
   ことを特徴とする請求項１から３のいずれか１項に記載のＤＣ／ＤＣコンバータ。
5. 前記スイッチング素子を複数具備しており、
   前記検知手段は、前記複数のスイッチング素子の温度変化を検知できるように配置されている
   ことを特徴とする請求項１から４のいずれか１項に記載のＤＣ／ＤＣコンバータ。
6. 前記切替部は、前記ＤＣ／ＤＣコンバータの出力電圧に応じて切り替えを行う
   ことを特徴とする請求項１から５のいずれか１項に記載のＤＣ／ＤＣコンバータ。
7. 前記複数の検知手段は、前記スイッチング素子の近傍に配置される第１検知手段及び整流回路の近傍に配置される第２検知手段を含み、
   前記切替部は、出力電圧が所定値以上である場合には前記第１検知手段に接続し、前記所定値未満である場合は前記第２検知手段に接続するように切り替えを行う
   ことを特徴とする請求項１から６のいずれか１項に記載のＤＣ／ＤＣコンバータ。
8. 前記制御手段は、基準電圧を生成する手段を備え、前記基準電圧を出力するための端子を備える
   ことを特徴とする請求項１から７のいずれか１項に記載のＤＣ／ＤＣコンバータ。
9. 前記生成手段では、前記検知手段と抵抗素子とが直列に接続されており、前記生成手段は、前記基準電圧を前記検知手段と前記抵抗素子とで分圧して前記電圧信号を生成する
   ことを特徴とする請求項８に記載のＤＣ／ＤＣコンバータ。
10. 前記制御手段は、前記電圧信号に基づいて前記制御信号を生成し、前記制御信号に基づいて前記スイッチング素子のオン／オフを行う
    ことを特徴とする請求項１から９のいずれか１項に記載のＤＣ／ＤＣコンバータ。
11. 請求項１から１０のいずれか１項に記載のＤＣ／ＤＣコンバータを備える
    ことを特徴とする電子機器。
12. 前記電子機器は、記録ヘッドを備える記録装置である
    ことを特徴とする請求項１１に記載の電子機器。
    

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