JP2020177358A - 監視装置 - Google Patents

Abstract

【課題】故障検出率の高い監視装置を提供する。【解決手段】監視装置１００は、監視対象（例えばＤＩＮ１〜ＤＩＮ４）の異常検出を行う監視部（例えばコンパレータ１５２〜１５９）と、監視部が正常であるか否かを診断する自己診断部１７１と、自己診断部１７１による監視部の診断中に監視部を代替して監視対象の異常検出を行う副監視部（例えばコンパレータ１５Ａ及び１５Ｂ）と、を有する。なお、副監視部は、監視部が正常でないと診断されたときに監視部を代替して監視対象の異常検出を継続するとよい。また、副監視部は、複数の監視対象毎に設けられた複数の監視部のうち、診断中であるものを順次代替するとよい。また、自己診断部１７１は、監視部の動作中に副監視部が正常であるか否かを診断するとよい。【選択図】図７

Description

本明細書中に開示されている発明は、監視装置に関する。

近年、各種の電圧やクロック信号などを監視してそれらの異常検出を行う監視装置（いわゆる監視ＩＣ）が様々なアプリケーションで用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

国際公開第２０１３／０８４２７７号

しかしながら、上記従来の監視装置では、その故障検出率の向上について、さらなる改善の余地があった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載用の監視ＩＣについても、フェイルセーフを念頭に置いた信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、故障検出率の高い監視装置を提供することを目的とする。

本明細書中に開示されている監視装置は、監視対象の異常検出を行う監視部と、前記監視部が正常であるか否かを診断する自己診断部と、前記自己診断部による前記監視部の診断中に前記監視部を代替して前記監視対象の異常検出を行う副監視部とを有する構成（第１の構成）とされている。

なお、上記第１の構成から成る監視装置において、前記副監視部は、前記監視部が正常でないと診断されたときに前記監視部を代替して前記監視対象の異常検出を継続する構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る監視装置において、前記副監視部は、複数の監視対象毎に設けられた複数の前記監視部のうち、診断中であるものを順次代替する構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る監視装置において、前記自己診断部は、前記監視部の動作中に前記副監視部が正常であるか否かを診断する構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る監視装置は、前記監視部から入力信号を受け付けて出力信号を生成する出力信号生成部と、所定パターンのテスト入力信号を前記出力信号生成部に入力して前記出力信号の期待値判定を行うことで前記出力信号生成部が正常であるか否かを診断する第２自己診断部と、をさらに有する構成（第５の構成）にするとよい。

また、上記第５の構成から成る監視装置は、ドレインまたはコレクタが信号出力端子に接続されたトランジスタと、出力切替信号に応じて前記出力信号及びテスト出力信号の一方を前記トランジスタに出力するマルチプレクサと、前記出力切替信号及び前記テスト出力信号の外部入力を受け付けるインタフェイスと、をさらに有する構成（第６の構成）にするとよい。

また、本明細書中に開示されている監視装置は、監視対象の異常検出を行う監視部と、前記監視部から入力信号を受け付けて出力信号を生成する出力信号生成部と、所定パターンのテスト入力信号を前記出力信号生成部に入力して前記出力信号の期待値判定を行うことで前記出力信号生成部が正常であるか否かを診断する自己診断部と、を有する構成（第７の構成）とされている。

また、本明細書中に開示されている監視装置は、監視対象の異常検出を行う監視部と、前記監視部から入力信号を受け付けて出力信号を生成する出力信号生成部と、ドレインまたはコレクタが信号出力端子に接続されたトランジスタと、出力切替信号に応じて前記出力信号及びテスト出力信号の一方を前記トランジスタに出力するマルチプレクサと、前記出力切替信号及び前記テスト出力信号の外部入力を受け付けるインタフェイスと、を有する構成（第８の構成）とされている。

また、本明細書中に開示されている電子機器は、上記第１〜第８いずれかの構成から成る監視装置を有する構成（第９の構成）とされている。

また、本明細書中に開示されている車両は、上記第９の構成から成る電子機器を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、故障検出率の高い監視装置を提供することが可能となる。

電子機器の全体構成を示す図 監視ＩＣのパッケージ外観を示す図 監視ＩＣのピン配置を示す図 監視ＩＣの第１実施形態を示す図 テスト回路の一構成例を示す図 第１実施形態における診断動作の一例を示す図 監視ＩＣの第２実施形態を示す図 第２実施形態における診断動作の一例を示す図 監視ＩＣの第３実施形態を示す図 リセット出力動作の一例を示す図 第３実施形態における診断動作の一例を示す図 監視ＩＣの第４実施形態を示す図 第４実施形態における診断動作の一例を示す図 車両の外観図

＜電子機器＞
図１は、電子機器の全体構成を示す図である。本構成例の電子機器１は、監視ＩＣ１００と、パワーマネジメントＩＣ２００と、マイコン３００と、を有する。また、電子機器１は、上記の半導体装置１００〜３００に外付けされるディスクリート部品として、抵抗Ｒ１〜Ｒ１０及びＲ１２〜Ｒ１６と、キャパシタＣ１及びＣ２と、を有する。

監視ＩＣ１００は、パワーマネジメントＩＣ２００から電源電圧ＶＤＤ（＝出力電圧ＶＯ１）の供給を受けて動作する半導体集積回路装置であり、パワーマネジメントＩＣ２００の各種出力電圧とマイコン３００の出力周波数をそれぞれ監視してそれらの異常検出を行う。なお、監視ＩＣ１００は、ＩＣ外部との電気的な接続を確立する手段として、複数の外部端子（ＶＤＤピン、ＧＮＤピン、ＣＴピン、ＭＩＳＯピン、ＭＯＳＩピン、ＳＣＬＫピン、ＸＳＣＳピン、ＷＤＩＮピン、ＤＩＮ１〜ＤＩＮ４ピン、ＰＧ１〜ＰＧ４ピン、ＸＲＳＴＩＮピン、及び、ＸＲＳＴＯＵＴピン）を備えている。

パワーマネジメントＩＣ２００は、バッテリ電圧ＶＢＡＴの供給を受けて動作する半導体集積回路装置であり、複数の出力電圧ＶＯ１〜ＶＯ５を生成して電子機器１の各部に供給する。なお、多出力のパワーマネジメントＩＣ２００に代えて、単出力のＤＣ／ＤＣコンバータやＬＤＯ［low drop-out］レギュレータなどを複数用いることも可能である。

マイコン３００は、パワーマネジメントＩＣ２００から電源電圧ＶＤＤ（＝出力電圧ＶＯ１）の供給を受けて動作する半導体集積回路装置であり、監視ＩＣ１００やパワーマネジメントＩＣ２００を含む電子機器１全体の動作を統括的に制御する。

なお、マイコン３００は、監視ＩＣ１００から入力されるリセット出力信号ＸＲＳＴＯＵＴによってリセットされる。より具体的に述べると、マイコン３００は、リセット出力信号ＸＲＳＴＯＵＴがローレベルであるときにリセット状態（＝ディセーブル状態）となり、リセット出力信号ＸＲＳＴＯＵＴがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。

また、マイコン３００は、監視ＩＣ１００から入力されるパワーグッド信号ＰＧｘ（ただしｘ＝１，２，３，４であり、以下も同様）の論理レベルに応じて、パワーマネジメントＩＣ２００の出力電圧ＶＯｘが正常であるか否かを判定する機能を備えている。より具体的に述べると、マイコン３００は、パワーグッド信号ＰＧｘがハイレベルであるときに出力電圧ＶＯｘが正常であると判定し、パワーグッド信号ＰＧｘがローレベルであるときに出力電圧ＶＯｘが異常（例えば過電圧異常または低電圧異常）であると判定する。

また、マイコン３００は、監視ＩＣ１００のＷＤＩＮピンに対して、ウォッチドッグ入力信号ＷＤＩＮ（＝数十Ｈｚのリセットパルス信号）を出力する機能を備えている。

また、監視ＩＣ１００とマイコン３００は、それぞれ、マイコン３００をマスタとし、監視ＩＣ１００をスレーブとして、ＳＰＩ［serial peripheral interface］バスを介した双方向通信を行う機能を備えている。例えば、マイコン３００は、ＳＰＩ通信による監視ＩＣ１００のレジスタ制御により、オシレータの発振周波数制御やウォッチドッグタイマのイネーブル制御を行う機能を備えている。また、マイコン３００は、ウォッチドッグイネーブルレジスタについて、自らが書き込みを命じた設定値と監視ＩＣ１００から読み出した格納値との一致判定を行う機能も備えている。

抵抗Ｒ１及びＲ２は、出力電圧ＶＯ１の出力端と接地端との間に直列接続されており、出力電圧ＶＯ１の分圧回路として機能する。なお、抵抗Ｒ１及びＲ２相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＸＲＳＴＩＮピンに接続されている。

抵抗Ｒ３及びＲ４は、出力電圧ＶＯ２の出力端と接地端との間に直列接続されており、出力電圧ＶＯ２の分圧回路として機能する。なお、抵抗Ｒ３及びＲ４相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ１ピンに接続されている。

抵抗Ｒ５及びＲ６は、出力電圧ＶＯ３の出力端と接地端との間に直列接続されており、出力電圧ＶＯ３の分圧回路として機能する。なお、抵抗Ｒ５及びＲ６相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ２ピンに接続されている。

抵抗Ｒ７及びＲ８は、出力電圧ＶＯ４の出力端と接地端との間に直列接続されており、出力電圧ＶＯ４の分圧回路として機能する。なお、抵抗Ｒ７及びＲ８相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ３ピンに接続されている。

抵抗Ｒ９及びＲ１０は、出力電圧ＶＯ５の出力端と接地端の間に直列接続されており、出力電圧ＶＯ５の分圧回路として機能する。なお、抵抗Ｒ９及びＲ１０相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ４ピンに接続されている。

抵抗Ｒ１２は、監視ＩＣ１００のＸＲＳＴＯＵＴピンと電源端の間に接続されており、監視ＩＣ１００からマイコン３００へのリセット出力信号ＸＲＳＴＯＵＴを電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

抵抗Ｒ１３は、監視ＩＣ１００のＰＧ１ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ１を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

抵抗Ｒ１４は、監視ＩＣ１００のＰＧ２ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ２を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

抵抗Ｒ１５は、監視ＩＣ１００のＰＧ３ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ３を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

抵抗Ｒ１６は、監視ＩＣ１００のＰＧ４ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ４を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。

キャパシタＣ１は、監視ＩＣ１００のＶＤＤピンと接地端との間に接続されており、出力電圧ＶＯ１（＝電源電圧ＶＤＤ）の平滑手段として機能する。

キャパシタＣ２は、監視ＩＣ１００のＣＴピンと接地端との間に接続されており、リセット時間設定素子として機能する。

＜監視ＩＣ（パッケージ）＞
図２は、監視ＩＣ１００のパッケージ外観（トップ面及びボトム面）を示す図である。本図で示すように、監視ＩＣ１００のパッケージとしては、例えばＶＱＦＮ［very thin quad flat Non-leaded］パッケージを採用するとよい。

より具体的に述べると、監視ＩＣ１００は、平面視矩形状の樹脂封止体１０１を持ち、そのボトム面には、樹脂封止体１０１から突出することなく、各辺５本ずつ計２０本の外部端子１０２が露出されている。このようなノンリードのＶＱＦＮパッケージであれば、リードを持つパッケージ（ＱＦＰ［quad flat package］など）と比べて、その実装面積を縮小することが可能となる。

なお、樹脂封止体１０１には、そのボトム面がトップ面よりも若干小さくなるように、側面からボトム面に向けたテーパが付けられている。また、外部端子１０２は、樹脂封止体１０１のボトム面から側面にかけて露出されている。このような構成であれば、プリント配線基板（不図示）への実装作業を容易かつ確実に実施することができる。

また、樹脂封止体１０１のボトム面には、監視ＩＣ１００の半導体チップ（不図示）を搭載するアイランドの裏面（＝チップ搭載面の裏側）が放熱パッド１０３として露出されている。このような構成であれば、監視ＩＣ１００の放熱性を高めることが可能となる。

なお、放熱パッド１０３の四隅のうち、少なくとも一つには、切欠部１０３ａを設けておくとよい。このような構成とすることにより、樹脂封止体１０１との密着性を高めて、放熱パッド１０３（＝アイランド）の脱落を防止することが可能となる。

＜監視ＩＣ（ピン配置）＞
図３は、監視ＩＣ１００のピン配置（２０ピンのＶＱＦＮ採用時）を示す図である。監視ＩＣ１００の第１辺（本図下辺）には、本図の左から右に向けて、５本の外部端子（１ピン〜５ピン）が順に並べられている。１ピンは、電源端子（ＶＤＤピン）である。２ピンは、不使用端子（ＮＣ［non-connection］ピン）である。３ピンは、接地端子（ＧＮＤピン）である。４ピンは、不使用端子（ＮＣピン）である。５ピンは、リセット時間設定端子（ＣＴピン）である。

監視ＩＣ１００の第２辺（本図右辺）には、本図の下から上に向けて、５本の外部端子（６ピン〜１０ピン）が順に並べられている。６ピンは、ＳＰＩデータ出力端子（ＭＩＭＯピン）である。７ピンは、ＳＰＩデータ入力端子（ＭＯＳＩピン）である。８ピンは、ＳＰＩクロック端子（ＳＣＬＫピン）である。９ピンは、ＳＰＩチップセレクト端子（ＸＳＣＳピン）である。１０ピンは、ウォッチドッグ入力端子（ＷＤＩＮピン）である。

監視ＩＣ１００の第３辺（本図上辺）には、本図の右から左に向けて、５本の外部端子（１１ピン〜１５ピン）が順に並べられている。１１ピンは、第１監視入力ピン（ＤＩＮ１ピン）である。１２ピンは、第１パワーグッド出力端子（ＰＧ１ピン）である。１３ピンは、第２監視入力ピン（ＤＩＮ２ピン）である。１４ピンは、第２パワーグッド出力端子（ＰＧ２ピン）である。１５ピンは、第３監視入力ピン（ＤＩＮ３ピン）である。

監視ＩＣ１００の第４辺（本図左辺）には、本図の上から下に向けて、５本の外部端子（１６ピン〜２０ピン）が順に並べられている。１６ピンは、第３パワーグッド出力端子（ＰＧ３ピン）である。１７ピンは、第４監視入力ピン（ＤＩＮ４ピン）である。１８ピンは、第４パワーグッド出力端子（ＰＧ４ピン）である。１９ピンは、リセット用監視入力ピン（ＸＲＳＴＩＮピン）である。２０ピンは、リセット出力端子（ＸＲＳＴＯＵＴピン）である。

＜監視ＩＣ（第１実施形態）＞
図４は、監視ＩＣ１００の第１実施形態（基本構成）を示す図である。本実施形態の監視ＩＣ１００は、基準電圧生成部１１１と、サブ基準電圧生成部１１２と、基準電圧検出部１２０と、ＵＶＬＯ［under voltage locked-out］部１３０と、閾値電圧生成部１４０〜１４９と、コンパレータ１５０〜１５９と、オシレータ１６１及び１６２と、デジタル処理部１７０と、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１８０〜１８４と、ＳＰＩインタフェイス１９０と、を集積化して成る。

基準電圧生成部１１１は、ＶＤＤピンに入力される電源電圧ＶＤＤから所定の基準電圧ＶＲＥＦを生成する。

サブ基準電圧生成部１１２は、電源電圧ＶＤＤから所定のサブ基準電圧ＶＲＥＦ２を生成する。

基準電圧検出部１２０は、電源電圧ＶＤＤの供給を受けて動作し、基準電圧ＶＲＥＦ及びサブ基準電圧ＶＲＥＦ２が正常に立ち上がっているか否かを検出して基準電圧検出信号ＶＲＥＦ＿ＤＥＴを生成する。なお、基準電圧検出信号ＶＲＥＦ＿ＤＥＴは、基準電圧ＶＲＥＦとサブ基準電圧ＶＲＥＦ２の双方が正常に立ち上がっているときにローレベルとなり、少なくとも一方が正常に立ち上がっていないときにハイレベルとなる。また、基準電圧検出部１２０には、ＢＩＳＴ［built-in self test］イネーブル信号ＢＩＳＴ＿ＥＮが入力されている。すなわち、基準電圧検出部１２０は、監視ＩＣ１００の起動時に自己診断対象となる監視部（ないしはこれに含まれている複数の監視機構の一つ）に相当する。

ＵＶＬＯ部１３０は、電源電圧ＶＤＤの低電圧異常を検出して低電圧異常信号ＵＶＬＯを出力する。低電圧異常信号ＵＶＬＯは、電源電圧ＶＤＤが低電圧異常解除値ＵＶＬＯ＿ＯＦＦよりも高くなったときにハイレベルとなり、電源電圧ＶＤＤが低電圧異常検出値ＵＶＬＯ＿ＯＮよりも低くなったときにローレベルとなる。

閾値電圧生成部１４０及び１４１は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ０Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ０Ｌ（例えば０．７２Ｖ）を生成する。

閾値電圧生成部１４２及び１４３は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ１Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ１Ｌ（例えば０．７２Ｖ）を生成する。

閾値電圧生成部１４４及び１４５は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ２Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ２Ｌ（例えば０．７２Ｖ）を生成する。

閾値電圧生成部１４６及び１４７は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ３Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ３Ｌ（例えば０．７２Ｖ）を生成する。

閾値電圧生成部１４８及び１４９は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ４Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ４Ｌ（例えば０．７２Ｖ）を生成する。

コンパレータ１５０は、電源電圧ＶＤＤの供給を受けて動作し、ＸＲＳＴＩＮピンから非反転入力端（＋）に入力されている入力電圧Ｖ０と、閾値電圧生成部１４０から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ０Ｈとを比較することにより、比較信号ＲＳＴＯＶＤを生成する。比較信号ＲＳＴＯＶＤは、Ｖ０＞Ｖｔｈ０Ｈであるときにハイレベルとなり、Ｖ０＜Ｖｔｈ０Ｈであるときにローレベルとなる。

コンパレータ１５１は、電源電圧ＶＤＤの供給を受けて動作し、ＸＲＳＴＩＮピンから反転入力端（−）に入力されている入力電圧Ｖ０と、閾値電圧生成部１４１から非反転入力端（−）に入力されている下側閾値電圧Ｖｔｈ０Ｌとを比較することにより、比較信号ＲＳＴＵＶＤを生成する。比較信号ＲＳＴＵＶＤは、Ｖ０＞Ｖｔｈ０Ｌであるときにローレベルとなり、Ｖ０＜Ｖｔｈ０Ｌであるときにハイレベルとなる。

コンパレータ１５２は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ１ピンから非反転入力端（＋）に入力されている入力電圧Ｖ１と、閾値電圧生成部１４２から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ１Ｈとを比較することにより、比較信号ＤＩＮ１ＯＶＤを生成する。比較信号ＤＩＮ１ＯＶＤは、Ｖ１＞Ｖｔｈ１Ｈであるときにハイレベルとなり、Ｖ１＜Ｖｔｈ１Ｈであるときにローレベルとなる。

コンパレータ１５３は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ１ピンから反転入力端（−）に入力されている入力電圧Ｖ１と、閾値電圧生成部１４３から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ１Ｌとを比較することにより、比較信号ＤＩＮ１ＵＶＤを生成する。比較信号ＤＩＮ１ＵＶＤは、Ｖ１＞Ｖｔｈ１Ｌであるときにローレベルとなり、Ｖ１＜Ｖｔｈ１Ｌであるときにハイレベルとなる。

コンパレータ１５４は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ２ピンから非反転入力端（＋）に入力されている入力電圧Ｖ２と、閾値電圧生成部１４４から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ２Ｈとを比較することにより、比較信号ＤＩＮ２ＯＶＤを生成する。比較信号ＤＩＮ２ＯＶＤは、Ｖ２＞Ｖｔｈ２Ｈであるときにハイレベルとなり、Ｖ２＜Ｖｔｈ２Ｈであるときにローレベルとなる。

コンパレータ１５５は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ２ピンから反転入力端（−）に入力されている入力電圧Ｖ２と、閾値電圧生成部１４５から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ２Ｌとを比較することにより、比較信号ＤＩＮ２ＵＶＤを生成する。比較信号ＤＩＮ２ＵＶＤは、Ｖ２＞Ｖｔｈ２Ｌであるときにローレベルとなり、Ｖ２＜Ｖｔｈ２Ｌであるときにハイレベルとなる。

コンパレータ１５６は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ３ピンから非反転入力端（＋）に入力されている入力電圧Ｖ３と、閾値電圧生成部１４６から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ３Ｈとを比較することにより、比較信号ＤＩＮ３ＯＶＤを生成する。比較信号ＤＩＮ３ＯＶＤは、Ｖ３＞Ｖｔｈ３Ｈであるときにハイレベルとなり、Ｖ３＜Ｖｔｈ３Ｈであるときにローレベルとなる。

コンパレータ１５７は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ３ピンから反転入力端（−）に入力されている入力電圧Ｖ３と、閾値電圧生成部１４７から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ３Ｌとを比較することにより、比較信号ＤＩＮ３ＵＶＤを生成する。比較信号ＤＩＮ３ＵＶＤは、Ｖ３＞Ｖｔｈ３Ｌであるときにローレベルとなり、Ｖ３＜Ｖｔｈ３Ｌであるときにハイレベルとなる。

コンパレータ１５８は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ４ピンから非反転入力端（＋）に入力されている入力電圧Ｖ４と、閾値電圧生成部１４８から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ４Ｈとを比較することにより、比較信号ＤＩＮ４ＯＶＤを生成する。比較信号ＤＩＮ４ＯＶＤは、Ｖ４＞Ｖｔｈ４Ｈであるときにハイレベルとなり、Ｖ４＜Ｖｔｈ４Ｈであるときにローレベルとなる。

コンパレータ１５９は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ４ピンから反転入力端（−）に入力されている入力電圧Ｖ４と、閾値電圧生成部１４９から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ４Ｌとを比較することにより、比較信号ＤＩＮ４ＵＶＤを生成する。比較信号ＤＩＮ４ＵＶＤは、Ｖ４＞Ｖｔｈ４Ｌであるときにローレベルとなり、Ｖ４＜Ｖｔｈ４Ｌであるときにハイレベルとなる。

なお、上記のコンパレータ１５１〜１５９には、それぞれ、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮが入力されている。すなわち、コンパレータ１５１〜１５９は、それぞれ、監視ＩＣ１００の起動時に自己診断対象となる監視部（ないしはこれに含まれている複数の監視機構の一つ）に相当する。

オシレータ１６１は、電源電圧ＶＤＤと基準電圧ＶＲＥＦの供給を受けて動作し、デジタル処理部１７０で用いられる発振周波数ｆ１（例えばｆ１＝２．２ＭＨｚ）のクロック信号ＣＬＫ１を生成する。

オシレータ１６２は、電源電圧ＶＤＤと基準電圧ＶＲＥＦの供給を受けて動作し、デジタル処理部１７０（特にウォッチドッグタイマ１７３）で用いられる発振周波数ｆ２（例えばｆ２＝５００ｋＨｚ）のクロック信号ＣＬＫ２を生成する。なお、クロック信号ＣＬＫ２の発振周波数ｆ２は、ＳＰＩ通信により任意に調整することが可能である。

また、上記のオシレータ１６１及び１６２は、それぞれ、低電圧異常信号ＵＶＬＯによりリセットされる。より具体的に述べると、オシレータ１６１及び１６２は、それぞれ、低電圧異常信号ＵＶＬＯがローレベルであるときにリセット状態（＝ディセーブル状態）となり、低電圧異常信号ＵＶＬＯがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。

デジタル処理部１７０は、電源電圧ＶＤＤの供給を受けて動作し、各種入力信号の監視処理や各種出力信号の生成処理を行う。また、デジタル処理部１７０は、低電圧異常信号ＵＶＬＯによりリセットされる。より具体的に述べると、デジタル処理部１７０は、低電圧異常信号ＵＶＬＯがローレベルであるときにリセット状態（＝ディセーブル状態）となり、低電圧異常信号ＵＶＬＯがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。なお、デジタル処理部１７０の内部構成及び動作については後述する。

トランジスタ１８０は、ＸＲＳＴＯＵＴピン（＝リセット出力信号ＸＲＳＴＯＵＴの出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ０に応じてオン／オフされる。リセット出力信号ＸＲＳＴＯＵＴは、トランジスタ１８１がオンしているときにローレベル（＝リセット時の論理レベル）となり、トランジスタ１８１がオフしているときにハイレベル（＝リセット解除時の論理レベル）となる。

トランジスタ１８１は、ＰＧ１ピン（＝パワーグッド信号ＰＧ１の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ１に応じてオン／オフされる。パワーグッド信号ＰＧ１は、トランジスタ１８１がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８１がオフしているときにはハイレベル（＝正常時の論理レベル）となる。

トランジスタ１８２は、ＰＧ２ピン（＝パワーグッド信号ＰＧ２の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ２に応じてオン／オフされる。パワーグッド信号ＰＧ２は、トランジスタ１８２がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８２がオフしているときにはハイレベル（＝正常時の論理レベル）となる。

トランジスタ１８３は、ＰＧ３ピン（＝パワーグッド信号ＰＧ３の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ３に応じてオン／オフされる。パワーグッド信号ＰＧ３は、トランジスタ１８３がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８３がオフしているときにはハイレベル（＝正常時の論理レベル）となる。

トランジスタ１８４は、ＰＧ４ピン（＝パワーグッド信号ＰＧ４の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ４に応じてオン／オフされる。パワーグッド信号ＰＧ４は、トランジスタ１８４がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８４がオフしているときにはハイレベル（＝正常時の論理レベル）となる。

ＳＰＩインタフェイス１９０は、ＸＳＣＳピン、ＳＣＬＫピン、ＭＯＳＩピン、及びＭＩＳＯピンに接続されており、監視ＩＣ１００（特にデジタル処理部１７０）とマイコン３００との間で、ＳＰＩバスを介した双方向通信を行う。

＜デジタル処理部＞
引き続き、図４を参照しながら、デジタル処理部１７０の内部構成について説明する。本構成例のデジタル処理部１７０は、自己診断部１７１と、クロック検出部１７２と、ウォッチドッグタイマ１７３と、フィルタＦＬＴ０〜ＦＬＴ４と、カウンタＣＮＴ０〜ＣＮＴ４と、論理和ゲートＯＲ０〜ＯＲ４及びＯＲ１０〜ＯＲ１４と、を含む。

自己診断部１７１は、監視ＩＣ１００の起動時において、基準電圧検出信号ＶＲＥＦ＿ＤＥＴと比較信号（ＲＳＴＯＶＤ、ＲＳＴＵＶＤ、ＤＩＮｘＯＶＤ、ＤＩＮｘＵＶＤ）をそれぞれチェックすることにより、基準電圧検出部１２０とコンパレータ１５０〜１５９がそれぞれ正常に機能しているか否かの自己診断動作（以下ではＢＩＳＴと略称する）を行い、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲを生成する。なお、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲは、基準電圧検出部１２０とコンパレータ１５０〜１５９のいずれかで異常が検出されたときにハイレベルとなる。

また、自己診断部１７１は、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮを生成して、基準電圧検出部１２０とコンパレータ１５０〜１５９にそれぞれ送出する。なお、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮは、ＢＩＳＴの実行中にハイレベルとなる。

クロック検出部１７２は、クロック信号ＣＬＫ１及びＣＬＫ２の周波数異常を検出してクロック検出信号ＣＬＫ＿ＤＥＴを生成する。クロック検出信号ＣＬＫ＿ＤＥＴは、クロック信号ＣＬＫ１またはＣＬＫ２の周波数異常が検出されたときにハイレベルとなる。

ウォッチドッグタイマ１７３は、マイコン３００の周波数異常（ＳＬＯＷ異常及びＦＡＳＴ異常）を検出してウォッチドッグ検出信号ＷＤＴ＿ＤＥＴを生成する。ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴは、マイコン３０の周波数異常が検出されたときにハイレベルとなる。なお、ＷＤＩＮピンは、監視ＩＣ１００の内部でプルダウンされている。

論理和ゲートＯＲ０は、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ０の出力信号は、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤがいずれもローレベルであるときにローレベルとなる。

論理和ゲートＯＲ１は、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ１の出力信号は、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤがいずれもローレベルであるときにローレベルとなる。

論理和ゲートＯＲ２は、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ２の出力信号は、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤがいずれもローレベルであるときにローレベルとなる。

論理和ゲートＯＲ３は、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ３の出力信号は、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤがいずれもローレベルであるときにローレベルとなる。

論理和ゲートＯＲ４は、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ４の出力信号は、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤがいずれもローレベルであるときにローレベルとなる。

フィルタＦＬＴ０〜ＦＬＴ４は、それぞれ、論理和ゲートＯＲ０〜ＯＲ４の出力信号に所定のフィルタリング処理を施して後段に出力する。ただし、フィルタＦＬＴ０〜ＦＬＴ４は必須の構成要素ではなく、ノイズなどの懸念がない場合には、フィルタＦＬＴ０〜ＦＬＴ４を割愛して、論理和ゲートＯＲ０〜ＯＲ４の出力信号を後段にスルーしてもよい。

カウンタＣＮＴ０〜ＣＮＴ４は、それぞれ、フィルタＦＬＴ０〜ＦＬＴ４の出力信号に所定のカウンタ処理を施して後段に出力する。なお、カウンタＣＮＴ０の出力信号は、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴとして論理和ゲートＯＲ１０に出力されている。ただし、カウンタＣＮＴ０〜ＣＮＴ４は必須の構成要素ではなく、ノイズなどの懸念がない場合には、カウンタＣＮＴ０〜ＣＮＴ４を割愛して、論理和ゲートＯＲ０〜ＯＲ４の出力信号（またはフィルタＦＬＴ０〜ＦＬＴ４の出力信号）を後段にスルーしてもよい。

論理和ゲートＯＲ１０は、基準電圧検出信号ＶＲＥＦ＿ＤＥＴ、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴ、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲ、ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴ、及び、クロック検出信号ＣＬＫ＿ＤＥＴの論理和演算を行うことにより、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴを生成する。従って、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴは、複数の入力信号のうち、いずれか一つでもハイレベルであるときにハイレベルとなり、それら全てがローレベルであるときにローレベルとなる。なお、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴは、先述のゲート信号Ｇ０として、トランジスタ１８０のゲートに出力されている。

論理和ゲートＯＲ１１〜ＯＲ１４は、それぞれ、カウンタＣＮＴ１〜ＣＮＴ４の出力信号と基準電圧検出信号ＶＲＥＦ＿ＤＥＴとの論理和演算を行うことにより、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴを生成する。従って、基準電圧検出信号ＶＲＥＦ＿ＤＥＴがローレベルであるときには、カウンタＣＮＴ１〜ＣＮＴ４の出力信号がパワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴとしてそのままスルー出力される。一方、基準電圧検出信号ＶＲＥＦ＿ＤＥＴがハイレベルであるときには、カウンタＣＮＴ１〜ＣＮＴ４の出力信号に依ることなく、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴがいずれもハイレベルに固定される。なお、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴは、先述のゲート信号Ｇ１〜Ｇ４として、トランジスタ１８１〜１８４それぞれのゲートに出力されている。

＜自己診断機能＞
次に、監視ＩＣ１００の自己診断機能について詳述する。図５は、自己診断対象となる監視部に導入されたテスト回路の一構成例を示す回路図である。本図で示すように、監視ＩＣ１００には、先に説明したＢＩＳＴを実施するための手段として、複数のテスト回路（Ｔ１、Ｔ２、Ｔ１０〜Ｔ１４）が組み込まれている。

テスト回路Ｔ１及びＴ２は、基準電圧検出部１２０に取り付けられている。より具体的に述べると、基準電圧検出部１２０は、分圧電圧生成部１２１及び１２２と、コンパレータ１２３及び１２４と、を含み、テスト回路Ｔ１及びＴ２は、それぞれ、分圧電圧生成部１２１及び１２２に接続されている。

分圧電圧生成部１２１は、基準電圧ＶＲＥＦから分圧電圧Ｖｄ１Ｈ及びＶｄ１Ｌ（ただしＶｄ１Ｈ＞Ｖｄ１Ｌ）を生成する。

分圧電圧生成部１２２は、サブ基準電圧ＶＲＥＦ２から分圧電圧Ｖｄ２Ｈ及びＶｄ２Ｌ（ただしＶｄ２Ｈ＞Ｖｄ２Ｌ）を生成する。

コンパレータ１２３は、非反転入力端（＋）に入力される分圧電圧Ｖｄ２Ｈと、反転入力端（−）に入力される分圧電圧Ｖｄ１Ｌとを比較して、比較信号ＶＲＤＥＴ１を生成する。比較信号ＶＲＤＥＴ１は、Ｖｄ２Ｈ＞Ｖｄ１Ｌであるときにハイレベルとなり、Ｖｄ２Ｈ＜Ｖｄ１Ｌであるときにローレベルとなる。

コンパレータ１２４は、非反転入力端（＋）に入力される分圧電圧Ｖｄ１Ｈと、反転入力端（−）に入力される分圧電圧Ｖｄ２Ｌとを比較して、比較信号ＶＲＤＥＴ２を生成する。比較信号ＶＲＤＥＴ２は、Ｖｄ１Ｈ＞Ｖｄ２Ｌであるときにハイレベルとなり、Ｖｄ１Ｈ＜Ｖｄ２Ｌであるときにローレベルとなる。

テスト回路Ｔ１は、分圧電圧生成部１２１の中点ノードＡ（＝分圧電圧Ｖｄ１Ｈ及びＶｄ１Ｌそれぞれの出力端に挟まれている中間ノード）に接続されており、制御信号ＶＲＤＥＴ１ＳＷに応じて、中点ノードＡの電圧値を切り替える。具体的に述べると、テスト回路Ｔ１は、ＶＲＤＥＴ１ＳＷ＝Ｌであるときに中点ノードＡをオープンとし、ＶＲＤＥＴ１ＳＷ＝Ｈであるときに中点ノードＡを接地端にショートする。

テスト回路Ｔ２は、分圧電圧生成部１２２の中点ノードＢ（＝分圧電圧Ｖｄ２Ｈ及びＶｄ２Ｌそれぞれの出力端に挟まれている中間ノード）に接続されており、制御信号ＶＲＤＥＴ２ＳＷに応じて、中点ノードＢの電圧値を切り替える。具体的に述べると、テスト回路Ｔ２は、ＶＲＤＥＴ２ＳＷ＝Ｌであるときに中点ノードＢをオープンとし、ＶＲＤＥＴ２ＳＷ＝Ｈであるときに中点ノードＢを接地端にショートする。

テスト回路Ｔ１０は、入力電圧Ｖ０の印加端に接続されており、制御信号ＲＳＴＳＷ１〜ＲＳＴＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ０の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１０は、ＲＳＴＳＷ１＝ＨであるときにＶ０＝ＸＲＳＴＩＮとし、ＲＳＴＳＷ２＝ＨであるときにＶ０＝Ｖ０Ｈ（例えば１．０４Ｖ）とし、ＲＳＴＳＷ３＝ＨであるときにＶ０＝Ｖ０Ｍ（例えば０．８Ｖ）とし、ＲＳＴＳＷ４＝ＨであるときにＶ０＝Ｖ０Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ０Ｈ、Ｖ０Ｍ、Ｖ０Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。

テスト回路Ｔ１１は、入力電圧Ｖ１の印加端に接続されており、制御信号ＤＩＮ１ＳＷ１〜ＤＩＮ１ＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ１の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１１は、ＤＩＮ１ＳＷ１＝ＨであるときにＶ１＝ＤＩＮ１とし、ＤＩＮ１ＳＷ２＝ＨであるときにＶ１＝Ｖ１Ｈ（例えば１．０４Ｖ）とし、ＤＩＮ１ＳＷ３＝ＨであるときにＶ１＝Ｖ１Ｍ（例えば０．８Ｖ）とし、ＤＩＮ１ＳＷ４＝ＨであるときにＶ１＝Ｖ１Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ１Ｈ、Ｖ１Ｍ、Ｖ１Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。

テスト回路Ｔ１２は、入力電圧Ｖ２の印加端に接続されており、制御信号ＤＩＮ２ＳＷ１〜ＤＩＮ２ＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ２の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１２は、ＤＩＮ２ＳＷ１＝ＨであるときにＶ２＝ＤＩＮ２とし、ＤＩＮ２ＳＷ２＝ＨであるときにＶ２＝Ｖ２Ｈ（例えば１．０４Ｖ）とし、ＤＩＮ２ＳＷ３＝ＨであるときにＶ２＝Ｖ２Ｍ（例えば０．８Ｖ）とし、ＤＩＮ２ＳＷ４＝ＨであるときにＶ２＝Ｖ２Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ２Ｈ、Ｖ２Ｍ、Ｖ２Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。

テスト回路Ｔ１３は、入力電圧Ｖ３の印加端に接続されており、制御信号ＤＩＮ３ＳＷ１〜ＤＩＮ３ＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ３の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１３は、ＤＩＮ３ＳＷ１＝ＨであるときにＶ３＝ＤＩＮ３とし、ＤＩＮ３ＳＷ２＝ＨであるときにＶ３＝Ｖ３Ｈ（例えば１．０４Ｖ）とし、ＤＩＮ３ＳＷ３＝ＨであるときにＶ３＝Ｖ３Ｍ（例えば０．８Ｖ）とし、ＤＩＮ３ＳＷ４＝ＨであるときにＶ３＝Ｖ３Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ３Ｈ、Ｖ３Ｍ、Ｖ３Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。

テスト回路Ｔ１４は、入力電圧Ｖ４の印加端に接続されており、制御信号ＤＩＮ４ＳＷ１〜ＤＩＮ４ＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ４の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１４は、ＤＩＮ４ＳＷ１＝ＨであるときにＶ４＝ＤＩＮ４とし、ＤＩＮ４ＳＷ２＝ＨであるときにＶ４＝Ｖ４Ｈ（例えば１．０４Ｖ）とし、ＤＩＮ４ＳＷ３＝ＨであるときにＶ４＝Ｖ４Ｍ（例えば０．８Ｖ）とし、ＤＩＮ４ＳＷ４＝ＨであるときにＶ４＝Ｖ４Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ４Ｈ、Ｖ４Ｍ、Ｖ４Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。

＜ＢＩＳＴ＞
図６は、第１実施形態におけるＢＩＳＴの一例（ＤＩＮ１ピンのみに着目）を示すタイミングチャートであり、上から順に、入力電圧Ｖ１、並びに、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤが描写されている。

本図中の上向き矢印で示すように、本実施形態におけるＢＩＳＴでは、入力電圧Ｖ１の電圧値を切り替える毎に、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤ双方の期待値判定が行われる。より具体的に述べると、テスト入力電圧Ｖ１Ｈの入力期間中には、ＤＩＮ１ＯＶＤ＝ＨかつＤＩＮ１ＵＶＤ＝Ｌであるか否かの期待値判定が行われ、テスト入力電圧Ｖ１Ｌの入力期間中には、ＤＩＮ１ＯＶＤ＝ＬかつＤＩＮ１ＵＶＤ＝Ｈであるか否かの期待値判定が行われる。また、テスト入力電圧Ｖ１Ｍの入力期間中には、ＤＩＮ１ＯＶＤ＝ＤＩＮ１ＵＶＤ＝Ｌであるか否かの期待値判定が行われる。

なお、本図では、ＤＩＮ１ピンに接続された監視機構（コンパレータ１５２、１５３）のＢＩＳＴを例に挙げたが、その他の外部端子（ＤＩＮ２ピン、ＤＩＮ３ピン、ＤＩＮ４ピン、ないしは、ＸＲＳＴＩＮピン）に接続された監視機構についても、上記と同様のＢＩＳＴが順次実施される。

すなわち、自己診断部１７１は、監視部に含まれる複数の監視機構（例えばコンパレータ１５０〜１５９）の中から、診断対象とする監視機構（＝テスト入力電圧Ｖ＊ＨまたはＶ＊Ｌを入力するコンパレータ）を順次切り替えつつ、その出力信号が期待値と一致しているか否かを比較するとともに、診断対象以外の監視機構（＝テスト入力電圧Ｖ＊Ｍを入力するコンパレータ）についても、それぞれの出力信号が期待値と一致しているか否かを比較する。

このように、各コンパレータを１つずつ診断対象としつつ、全ての比較タイミングで全てのコンパレータの出力評価を行うＢＩＳＴ手法によれば、監視ＩＣ１００の故障検出率を向上することが可能となる。

なお、上記のＢＩＳＴは、パワーマネジメントＩＣ２００による電源起動後、監視ＩＣ１００において、所定のリセット解除待機時間ｔ１（例えば１０ｍｓ）が経過するまでの間に実施するとよい。そして、監視ＩＣ１００に異常が検出されなければ、速やかに監視動作が開始され、さらに、リセット解除待機時間ｔ１が経過した時点で、マイコン３００のリセット解除が行われる。その結果、マイコン３００の動作が開始される。

従って、マイコン３００の動作開始タイミングに影響を与えることなく、ＢＩＳＴを実施することができるので、電子機器１を従前と同様のタイミングで起動することが可能となる。また、監視ＩＣ１００に着目すると、自身が正常であるか否かを自己診断した上で本来の監視動作を開始することができるので、故障検出率を向上することも可能となる。

また、上記のＢＩＳＴに先立ち、デジタル処理部１７０では、スキャンパスなどのセルフテストを実施して、自らが正常に動作することを確認しておくとよい。

ところで、本実施形態の監視ＩＣ１００は、起動時に一度だけＢＩＳＴを実施するが、高い信頼性が求められる車載用途などでは、監視ＩＣ１００の起動時だけでなく、監視ＩＣ１００の動作中においても、定期的ないしは任意のタイミングで、ＢＩＳＴを実施することが望ましい。そこで、監視ＩＣ１００の動作中でもＢＩＳＴを実施することのできる第２実施形態について提案する。

＜監視ＩＣ（第２実施形態）＞
図７は、監視ＩＣ１００の第２実施形態を示す図である。本実施形態の監視ＩＣ１００は、先出の第１実施形態を基礎としつつ、監視ＩＣ１００の起動時だけでなく動作中にも監視部（例えばコンパレータ１５２〜１５９）のＢＩＳＴを実施するための手段として、マルチプレクサＭＵＸと、コンパレータ１５Ａ及び１５Ｂと、テスト回路Ｔ１５をさらに有する。また、デジタル処理部１７０には、論理和ゲートＯＲ５、フィルタＦＬＴ５、及び、カウンタＣＮＴ５が追加されている。なお、既出の構成要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

マルチプレクサＭＵＸは、ＤＩＮ１ピン〜ＤＩＮ４ピンのいずれかを選択してテスト回路Ｔ１５の入力端に接続する。

コンパレータ１５Ａは、非反転入力端（＋）に入力される入力電圧ＶＳＰと、反転入力端（−）に入力される上側閾値電圧ＶｔｈｘＨとを比較することにより、比較信号ＳＰ＿ＯＶＤを生成する。比較信号ＳＰ＿ＯＶＤは、ＶＳＰ＞ＶｔｈｘＨであるときにハイレベルとなり、ＶＳＰ＜ＶｔｈｘＨであるときにローレベルとなる。

なお、上側閾値電圧ＶｔｈｘＨは、マルチプレクサＭＵＸと連動して可変される。具体的に述べると、上側閾値電圧ＶｔｈｘＨは、ＤＩＮ１ピン選択時にＶｔｈ１Ｈとなり、ＤＩＮ２ピン選択時にＶｔｈ２Ｈとなり、ＤＩＮ３ピン選択時にＶｔｈ３Ｈとなり、ＤＩＮ４ピン選択時にＶｔｈ４Ｈとなる。

コンパレータ１５Ｂは、反転入力端（−）に入力される入力電圧ＶＳＰと、非反転入力端（＋）に入力される下側閾値電圧ＶｔｈｘＬとを比較することにより、比較信号ＳＰ＿ＵＶＤを生成する。比較信号ＳＰ＿ＵＶＤは、ＶＳＰ＞ＶｔｈｘＬであるときにローレベルとなり、ＶＳＰ＜ＶｔｈｘＬであるときにハイレベルとなる。

なお、下側閾値電圧ＶｔｈｘＬは、マルチプレクサＭＵＸと連動して可変される。具体的に述べると、下側閾値電圧ＶｔｈｘＬは、ＤＩＮ１ピン選択時にＶｔｈ１Ｌとなり、ＤＩＮ２ピン選択時にＶｔｈ２Ｌとなり、ＤＩＮ３ピン選択時にＶｔｈ３Ｌとなり、ＤＩＮ４ピン選択時にＶｔｈ４Ｌとなる。

テスト回路Ｔ１５は、入力電圧ＶＳＰの印加端（＝マルチプレクサＭＵＸの出力端）に接続されており、入力電圧ＶＳＰの電圧値を切り替える。なお、テスト回路Ｔ１５の構成は、テスト回路Ｔ１１〜Ｔ１４（図５を参照）と同様なので、詳細な説明を割愛する。

論理和ゲートＯＲ５は、比較信号ＳＰ＿ＯＶＤ及びＳＰ＿ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ５の出力信号は、比較信号ＳＰ＿ＯＶＤ及びＳＰ＿ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＳＰ＿ＯＶＤ及びＳＰ＿ＵＶＤがいずれもローレベルであるときにローレベルとなる。

フィルタＦＬＴ５は、論理和ゲートＯＲ５の出力信号に所定のフィルタリング処理を施して後段に出力する。ただし、フィルタＦＬＴ５は必須の構成要素ではなく、ノイズなどの懸念がない場合には、フィルタＦＬＴ５を割愛して、論理和ゲートＯＲ５の出力信号を後段にスルーしてもよい。この点は、既出のフィルタＦＬＴ１〜ＦＬＴ４と同様である。

カウンタＣＮＴ５は、フィルタＦＬＴ５の出力信号に所定のカウンタ処理を施して後段に出力する。なお、カウンタＣＮＴ１〜ＣＮＴ４それぞれの出力信号は、エラー検出信号ＤＩＮ１＿ＥＲＲ〜ＤＩＮ４＿ＥＲＲとして、自己診断部１７１に出力されている。同様に、カウンタＣＮＴ５の出力信号は、エラー検出信号ＳＰ＿ＥＲＲとして、自己診断部１７１に出力されている。ただし、カウンタＣＮＴ５は必須の構成要素ではなく、ノイズなどの懸念がない場合には、カウンタＣＮＴ５を割愛して、論理和ゲートＯＲ５の出力信号（またはフィルタＦＬＴ５の出力信号）を後段にスルーしてもよい。この点は、既出のカウンタＣＮＴ１〜ＣＮＴ４と同様である。

本実施形態で追加された構成要素は、自己診断部１７１による監視部（例えばコンパレータ１５２〜１５９）の診断中に監視部を代替して監視対象の異常検出を行う副監視部として機能する。以下では、副監視部の動作について詳細に説明する。

図８は、第２実施形態における診断動作（監視ＩＣ１００の動作中におけるアナログＢＩＳＴ）の一例を示すフローチャートである。ステップＳ１において、監視ＩＣ１００の通常動作（＝コンパレータ１５２〜１５９を用いたＤＩＮ１ピン〜ＤＩＮ４ピンそれぞれの異常検出）が行われている間、ステップＳ２では、コンパレータ１５２〜１５９のＢＩＳＴを実施するべきタイミングが到来したか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ３に進められる。一方、ノー判定が下された場合には、フローがステップＳ１に戻されて、監視ＩＣ１００の通常動作が継続される。なお、ステップＳ２でのイエス判定条件としては、インターバル時間の経過やＢＩＳＴ要求コマンドの受信などが挙げられる。

ステップＳ２でイエス判定が下された場合、ステップＳ３では、ＤＩＮ１ピンを監視するコンパレータ１５２及び１５３のＢＩＳＴが行われる。このとき、マルチプレクサＭＵＸは、ＤＩＮ１ピン〜ＤＩＮ４ピンのうち、ＤＩＮ１ピンを選択してテスト回路Ｔ１５の入力端に接続する。テスト回路Ｔ１５は、マルチプレクサＭＵＸの出力をスルーする。デジタル処理部１７０は、エラー検出信号ＳＰ＿ＥＲＲをエラー検出信号ＤＩＮ１＿ＥＲＲとして取り扱う。上記一連の動作により、コンパレータ１５２及び１５３の診断中には、コンパレータ１５Ａ及び１５Ｂを用いてＤＩＮ１ピンの異常検出が継続される。

次に、ステップＳ４では、ＤＩＮ２ピンを監視するコンパレータ１５４及び１５５のＢＩＳＴが行われる。このとき、マルチプレクサＭＵＸは、ＤＩＮ１ピン〜ＤＩＮ４ピンのうち、ＤＩＮ２ピンを選択してテスト回路Ｔ１５の入力端に接続する。テスト回路Ｔ１５は、マルチプレクサＭＵＸの出力をスルーする。デジタル処理部１７０は、エラー検出信号ＳＰ＿ＥＲＲをエラー検出信号ＤＩＮ２＿ＥＲＲとして取り扱う。上記一連の動作により、コンパレータ１５４及び１５５の診断中には、コンパレータ１５Ａ及び１５Ｂを用いてＤＩＮ２ピンの異常検出が継続される。

次に、ステップＳ５では、ＤＩＮ３ピンを監視するコンパレータ１５６及び１５７のＢＩＳＴが行われる。このとき、マルチプレクサＭＵＸは、ＤＩＮ１ピン〜ＤＩＮ４ピンのうち、ＤＩＮ３ピンを選択してテスト回路Ｔ１５の入力端に接続する。テスト回路Ｔ１５は、マルチプレクサＭＵＸの出力をスルーする。デジタル処理部１７０は、エラー検出信号ＳＰ＿ＥＲＲをエラー検出信号ＤＩＮ３＿ＥＲＲとして取り扱う。上記一連の動作により、コンパレータ１５６及び１５７の診断中には、コンパレータ１５Ａ及び１５Ｂを用いてＤＩＮ３ピンの異常検出が継続される。

次に、ステップＳ６では、ＤＩＮ４ピンを監視するコンパレータ１５８及び１５９のＢＩＳＴが行われる。このとき、マルチプレクサＭＵＸは、ＤＩＮ１ピン〜ＤＩＮ４ピンのうち、ＤＩＮ４ピンを選択してテスト回路Ｔ１５の入力端に接続する。テスト回路Ｔ１５は、マルチプレクサＭＵＸの出力をスルーする。デジタル処理部１７０は、エラー検出信号ＳＰ＿ＥＲＲをエラー検出信号ＤＩＮ４＿ＥＲＲとして取り扱う。上記一連の動作により、コンパレータ１５８及び１５９の診断中には、コンパレータ１５Ａ及び１５Ｂを用いてＤＩＮ４ピンの異常検出が継続される。

このように、副監視部（コンパレータ１５Ａ及び１５Ｂ）は、ＤＩＮ１ピン〜ＤＩＮ４ピンそれぞれに設けられた監視部（コンパレータ１５１〜１５９）のうち、診断中であるものを順次代替する。このような構成であれば、ＤＩＮ１ピン〜ＤＩＮ４ピンそれぞれの異常検出動作を途切れさせることなく、定期的ないしは任意のタイミングで、コンパレータ１５１〜１５９のＢＩＳＴを実施することが可能となる。

続くステップＳ７では、上記のＢＩＳＴで何らかの異常（ＮＧ）が検出されたか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ８に進められて、マイコン３００への異常通知（＝ＢＩＳＴ診断結果のレジスタ格納）が行われるとともに、副監視部（コンパレータ１５Ａ及び１５Ｂ）を用いた代替動作に切り替わる。

例えば、ＤＩＮ１ピンを監視するコンパレータ１５２及び１５３の少なくとも一方が正常でないと診断されたときには、これ以降、コンパレータ１５２及び１５３を用いずに、コンパレータ１５Ａ及び１５Ｂを用いて、ＤＩＮ１ピンの異常検出が継続される。

ＤＩＮ２ピンを監視するコンパレータ１５４及び１５５、ＤＩＮ３ピンを監視するコンパレータ１５６及び１５７、並びに、ＤＩＮ４ピンを監視するコンパレータ１５８及び１５９のいずれかが正常でないと判定された場合についても、基本的に上記と同様であり、正常でないコンパレータの使用を停止して、コンパレータ１５Ａ及び１５Ｂを用いた代替動作が実施される。

一方、ステップＳ７でノー判定が下された場合には、フローがステップＳ１に戻されて監視ＩＣ１００が通常動作に復帰する。なお、ステップＳ１の通常動作中には、副監視部（コンパレータ１５Ａ及び１５Ｂ）が余剰となるので、テスト回路Ｔ１５を用いたＢＩＳＴを行い、副監視部が正常に機能しているか否かを診断しておくことが望ましい。このとき、副監視部に何らかの異常（ＮＧ）が検出された場合には、副監視部による代替ができなくなるので、ステップＳ２で常にノー判定を下すようにしておけばよい。また、予備の副監視部が用意されている場合には、正常でない副監視部の使用を停止して、予備の副監視部を用いるようにしてもよい。

ところで、これまでに説明してきた監視ＩＣ１００は、基準電圧検出部１２０やコンパレータ１５０〜１５９の確からしさをチェックする機能（＝アナログＢＩＳＴ機能）を備えているが、デジタル処理部１７０の確からしさはチェックしておらず、潜在故障（ＬＦ［latent fault］）の要因が残っている。そのため、監視ＩＣ１００が偶発故障時に正しく動作する保証がない。そこで、上記の問題を解消するための第３実施形態を提案する。

＜監視ＩＣ（第３実施形態）＞
図９は、監視ＩＣ１００の第３実施形態（ＸＲＳＴＩＮ監視系統に着目した回路構成の一例）を示す図である。本実施形態の監視ＩＣ１００では、先出の第１実施形態（または第２実施形態）を基礎としつつ、アナログＢＩＳＴ機能（＝例えば、コンパレータ１５０及び１５１の確からしさをチェックする機能）のほか、デジタルＢＩＳＴ機能（＝デジタル処理部１７０の確からしさをチェックする機能）が追加されている。

本図に即して具体的に述べると、デジタル処理部１７０は、既出の論理和ゲートＯＲ０及びＯＲ１０、フィルタＦＬＴ０、並びに、カウンタＣＮＴ０に加えて、マルチプレクサＭＵＸ１及びＭＵＸ２と、第２自己診断部（デジタルＢＩＳＴ部）１７４と、論理和ゲートＯＲ２０と、を含む。

論理和ゲートＯＲ０及びＯＲ１０、フィルタＦＬＴ０、及び、カウンタＣＮＴ０は、コンパレータ１５０及び１５１から比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの入力を受け付けてリセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴを生成する出力信号生成部に相当する。

マルチプレクサＭＵＸ１は、コンパレータ１５０から入力される比較信号ＲＳＴＯＶＤと、第２自己診断部１７４から入力されるデジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１のいずれかを選択して論理和ゲートＯＲ０に出力する。より具体的に述べると、マルチプレクサＭＵＸ１は、通常時に比較信号ＲＳＴＯＶＤを選択出力し、デジタルＢＩＳＴ時にデジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１を選択出力する。

マルチプレクサＭＵＸ２は、コンパレータ１５１から入力される比較信号ＲＳＴＵＶＤと、第２自己診断部１７４から入力されるデジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ２のいずれかを選択して論理和ゲートＯＲ０に出力する。より具体的に述べると、マルチプレクサＭＵＸ２は、通常時に比較信号ＲＳＴＵＶＤを選択出力し、デジタルＢＩＳＴ時にデジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ２を選択出力する。

第２自己診断部１７４は、自己診断部１７１から入力されるデジタルＢＩＳＴイネーブル信号ＤＢＩＳＴ＿ＥＮに応じて、出力信号生成部のデジタルＢＩＳＴを行う。

より具体的に述べると、第２自己診断部１７４は、所定パターンのデジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１及びＩＮ２を出力信号生成部（論理和ゲートＯＲ０）に入力して、そこで生成されるリセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴ（＝デジタルＢＩＳＴ出力信号ＤＢＩＳＴ＿ＯＵＴ）の期待値判定を行うことにより、出力信号生成部が正常であるか否かを診断する。

また、第２自己診断部１７４は、パターンテーブル１７４ａと期待値テーブル１７４ｂを備えている。パターンテーブル１７４ａには、デジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１及びＩＮ２（＝テスト入力信号に相当）のパターンが格納されている。期待値テーブル１７４ｂには、デジタルＢＩＳＴ出力信号ＤＢＩＳＴ＿ＯＵＴ（＝テスト出力信号に相当）の期待値が格納されている。当然のことながら、デジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１及びＩＮ２のパターンと、デジタルＢＩＳＴ出力信号ＤＢＩＳＴ＿ＯＵＴの期待値は、互いに関連付けて格納されている。

なお、本図では、図示の便宜上、ＸＲＳＴＩＮ監視系統のみに着目したが、ＤＩＮ１ピン〜ＤＩＮ４ピンそれぞれの異常検出系統についても、上記と同様のデジタルＢＩＳＴ用機能ブロック（＝マルチプレクサと第２自己診断部）が導入されている。

自己診断部１７１には、ＸＲＳＴＩＮ監視系統の第２自己診断部１７４だけでなく、ＤＩＮｘ監視系統の第２自己診断部から、デジタルＢＩＳＴ結果信号ＤＢＩＳＴ＿ＲＳＴ及びＤＢＩＳＴ＿ＤＩＮｘ（＝出力信号生成部が正常であるか否かを示す診断結果）が入力されている。そして、自己診断部１７１は、これらのデジタルＢＩＳＴ結果信号ＤＢＩＳＴ＿ＲＳＴ及びＤＢＩＳＴ＿ＤＩＮｘに基づいて、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲを生成する。

また、自己診断部１７１は、アナログＢＩＳＴイネーブル信号ＡＢＩＳＴ＿ＥＮ（＝既出のＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮに相当）と、デジタルＢＩＳＴイネーブル信号ＤＢＩＳＴ＿ＥＮをそれぞれ生成する機能も備えている。

論理和ゲートＯＲ２０は、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴ、アナログＢＩＳＴイネーブル信号ＡＢＩＳＴ＿ＥＮ、並びに、デジタルＢＩＳＴイネーブル信号ＤＢＩＳＴ＿ＥＮの論理和演算を行うことにより、ゲート信号Ｇ０を生成する。従って、アナログＢＩＳＴイネーブル信号ＡＢＩＳＴ＿ＥＮ、及び、デジタルＢＩＳＴイネーブル信号ＤＢＩＳＴ＿ＥＮの少なくとも一方がハイレベル（＝ＢＩＳＴ動作時の論理レベル）であるときには、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴの論理レベルに依ることなく、ゲート信号Ｇ０がハイレベルに固定されるので、トランジスタ１８０がオンとなる。すなわち、監視ＩＣ１００の起動完了前におけるＢＩＳＴ動作時には、リセット出力信号ＸＲＳＴＯＵＴがローレベルに固定される。

まず、デジタルＢＩＳＴの説明に先立ち、出力信号生成部の通常動作（＝リセット出力動作）について簡単に説明する。

図１０は、リセット出力動作の一例を示すタイミングチャートであり、上から順に、ＸＲＳＴＩＮピンの端子電圧（＝入力電圧Ｖ０）、比較信号ＲＳＴＵＶＤ、カウンタＣＮＴ０のカウント値、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴ、及び、リセット出力信号ＸＲＳＴＯＵＴが描写されている。

なお、コンパレータ１５１の下側閾値電圧Ｖｔｈ０Ｌは、ヒステリシス（ＵＶＤ検出閾値とＵＶＤ解除閾値）を持つものとする。また、論理和ゲートＯＲ１０への入力信号は、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴを除いて、全てローレベル固定とする。

時刻ｔ１１以前には、入力電圧Ｖ０がＵＶＤ検出閾値よりも高いので、比較信号ＲＳＴＵＶＤはローレベルとなり、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴもローレベルとなる。その結果、トランジスタ１８０がオフするので、リセット出力信号ＸＲＳＴＯＵＴがハイレベル（＝リセット解除時の論理レベル）にプルアップされる。

時刻ｔ１１において、入力電圧Ｖ０がＵＶＤ検出閾値よりも低くなると、比較信号ＲＳＴＵＶＤがハイレベルに立ち上がり、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴも遅滞なくハイレベルに立ち上がる。その結果、トランジスタ１８０がオンするので、リセット出力信号ＸＲＳＴＯＵＴがローレベル（＝リセット時の論理レベル）に立ち下がる。

時刻ｔ１２において、入力電圧Ｖ０がＵＶＤ解除閾値よりも高くなると、比較信号ＲＳＴＵＶＤがローレベルに立ち下がる。このとき、カウンタＣＮＴ０のカウント動作が開始されて、そのカウント値がインクリメントし始める。なお、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴは、カウンタＣＮＴ０のカウント値が所定値に達するまで、ハイレベルに維持される。その結果、リセット出力信号ＸＲＳＴＯＵＴは、比較信号ＲＳＴＵＶＤがローレベルに立ち下がった後もローレベルに維持される。

時刻ｔ１３において、カウンタＣＮＴ０のカウント値が所定値に達すると、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴがローレベルに立ち下がる。その結果、トランジスタ１８０がオフするので、リセット出力信号ＸＲＳＴＯＵＴがハイレベルにプルアップされる。

このように、リセット出力信号ＸＲＳＴＯＵＴは、一旦ローレベルに立ち下がると、リセット保持期間Ｔｈｏｌｄ（＝時刻ｔ１２〜ｔ１３、例えば１０ｍｓ）に亘ってローレベルに維持される。

次に、第２自己診断部１７４によるデジタルＢＩＳＴについて詳細に説明する。

図１１は、第３実施形態における診断動作（デジタルＢＩＳＴ）の一例を示すタイミングチャートであり、上から順に、デジタルＢＩＳＴイネーブル信号ＤＢＩＳＴ＿ＥＮ、デジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１及びＩＮ２、デジタルＢＩＳＴ出力信号ＤＢＩＳＴ＿ＯＵＴ、第２自己診断部１７４の動作状態（＝チェッカーとしての動作状態）、並びに、リセット出力信号ＸＲＳＴＯＵＴが描写されている。

時刻ｔ２１〜ｔ２２において、デジタルＢＩＳＴイネーブル信号ＤＢＩＳＴ＿ＥＮがハイレベルに立ち上げられると、出力信号生成部（論理和ゲートＯＲ０）に所定パターンのデジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１及びＩＮ２が入力される。なお、デジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１及びＩＮ２のパターンとしては、ハイレベル／ローレベルの組み合わせ（４通り）だけでなく、それぞれのパルス幅、パルス数、或いは、パルス周期などを任意に設定することができる。

その後、出力信号生成部では、デジタルＢＩＳＴ入力信号ＤＢＩＳＴ＿ＩＮ１及びＩＮ２に応じたデジタルＢＩＳＴ出力信号ＤＢＩＳＴ＿ＯＵＴが生成される。

そして、第２自己診断部１７４では、出力信号生成部から帰還入力されるデジタルＢＩＳＴ出力信号ＤＢＩＳＴ＿ＯＵＴの期待値判定（＝実際の出力値と期待値との一致／不一致判定）を行うことにより、出力信号生成部が正常であるか否かの診断が行われる。

このとき、実際の出力値と期待値が一致していれば、出力信号生成部が正常である旨の診断結果（例えばＤＢＩＳＴ＿ＲＳＴ＝Ｌ）が得られるので、デジタルＢＩＳＴ動作の完了後、リセット出力信号ＸＲＳＴＯＵＴがハイレベル（＝リセット解除時の論理レベル）に立ち上がる。

一方、実際の出力値と期待値が不一致であれば、出力信号生成部に内部故障がある旨の診断結果（例えばＤＢＩＳＴ＿ＲＳＴ＝Ｈ）が得られるので、デジタルＢＩＳＴ動作の完了後、リセット出力信号ＸＲＳＴＯＵＴがローレベル（＝リセット時の論理レベル）に維持される。

このように、アナログＢＩＳＴ機能に加えて、デジタルＢＩＳＴ機能を備えていれば、コンパレータ１５０及び１５１の確からしさだけでなく、その後段に接続されるデジタル処理部１７０の確からしさ（動作の妥当性）についてもチェックすることができるので、監視ＩＣ１００の信頼性向上に寄与することが可能となる。

なお、デジタルＢＩＳＴは、例えば監視ＩＣ１００の起動時に実施すればよい。また、アナログＢＩＳＴとデジタルＢＩＳＴは、シリアルに実施してもよいし、パラレルに実施してもよい。

ところで、本実施形態の監視ＩＣ１００では、デジタル処理部１７０の後段に接続されるオープンドレイン出力段（Ｉ／Ｏブロック）の確からしさがチェックされておらず、監視ＩＣ１００が偶発故障時に正しく動作する保証がない。そこで、上記の問題を解消するための第４実施形態を提案する。

＜監視ＩＣ（第４実施形態）＞
図１２は、監視ＩＣ１００の第４実施形態を示す図である。本実施形態の監視ＩＣ１００は、先出の第３実施形態を基礎としつつ、ＸＲＳＴＯＵＴピンの固着検出機能（＝リセット出力信号ＸＲＳＴＯＵＴのハイレベル固着を検出する機能）を実装するための手段として、マルチプレクサＭＵＸＯをレジスタ１７５を有する。

マルチプレクサＭＵＸＯは、出力切替信号ＩＯＨＬ［１］に応じて、論理和ゲートＯＲ２０の出力信号と、反転テスト出力信号ＩＯＨＬ［０］Ｂ（＝テスト出力信号ＩＯＨＬ［０］の論理反転信号）のいずれかを選択し、トランジスタ１８０のゲート信号Ｇ０として出力する。

より具体的に述べると、マルチプレクサＭＵＸＯは、ＩＯＨＬ［１］＝”０”であるときに論理和ゲートＯＲ２０の出力信号をゲート信号Ｇ０とし、ＩＯＨＬ［１］＝”１”であるときに反転テスト出力信号ＩＯＨＬ［０］Ｂをゲート信号Ｇ０とする。

レジスタ１７５は、出力切替信号ＩＯＨＬ［１］及びテスト出力信号ＩＯＨＬ［０］それぞれの設定値を格納する。なお、出力切替信号ＩＯＨＬ［１］及びテスト出力信号ＩＯＨＬ［０］は、それぞれの外部入力を受け付けるＳＰＩインタフェイス１９０を介して、マイコン３００から任意に設定することが可能である。

図１３は、第４実施形態における診断動作（マイコン３００によるＸＲＳＴＯＵＴピンの固着検出動作）の一例を示すタイミングチャートであり、上から順に、リセット出力信号ＸＲＳＴＯＵＴ、及び、出力切替信号ＩＯＨＬ［１］とテスト出力信号ＩＯＨＬ［０］のＳＰＩ通信状態が描写されている。

まず、マイコン３００は、ＳＰＩ通信により出力切替信号ＩＯＨＬ［１］に”１”をセットする。その結果、レジスタ１７５への書き込みが完了する時刻ｔ３１以降、ＸＲＳＴＯＵＴピンの出力制御がノーマルコントロールからマニュアルコントロールに移行する。なお、テスト出力信号ＩＯＨＬ［０］の初期値は”０”である。従って、マニュアルコントロールへの移行直後には、トランジスタ１８０がオンしてリセット出力信号ＸＲＳＴＯＵＴがローレベルに立ち下がった状態（イニシャル状態）となる。

次に、マイコン３００は、ＳＰＩ通信によりテスト出力信号ＩＯＨＬ［０］に”１”をセットする。その結果、レジスタ１７５への書き込みが完了する時刻ｔ３２以降、トラジスタ１８０がオフしてリセット出力信号ＸＲＳＴＯＵＴがハイレベルにプルアップされた状態となる。従って、マイコン３００は、リセット出力信号ＸＲＳＴＯＵＴを監視することにより、トランジスタ１８０が正常にオフするか否か（＝リセット信号ＸＲＳＴＯＵＴがハイレベルに正しく立ち上がるか否か）を診断することができる。

続いて、マイコン３００は、ＳＰＩ通信によりテスト出力信号ＩＯＨＬ［０］に”０”をセットする。その結果、レジスタ１７５への書き込みが完了する時刻ｔ３３以降、トラジスタ１８０がオンしてリセット出力信号ＸＲＳＴＯＵＴがローレベルに立ち下げられた状態となる。従って、マイコン３００は、リセット出力信号ＸＲＳＴＯＵＴを監視することにより、トランジスタ１８０が正常にオンするか否か（＝リセット信号ＸＲＳＴＯＵＴがローレベルに正しく立ち下がるか否か）を診断することができる。

最後に、マイコン３００は、ＳＰＩ通信により出力切替信号ＩＯＨＬ［１］に”０”をセットする。その結果、レジスタ１７５への書き込みが完了する時刻ｔ３４以降、ＸＲＳＴＯＵＴピンの出力制御がマニュアルコントロールからノーマルコントロールに移行し、上記一連の診断動作が完了する。

このように、本実施形態の監視ＩＣ１００であれば、マイコン３００を用いたＳＰＩ制御により、ＸＲＳＴＯＵＴピンの固着故障を検出することができるので、その信頼性を向上することが可能となる。

なお、トランジスタ１８０としては、ドレインがＸＲＳＴＯＵＴピンに接続されたオープンドレイン形式のＮチャネル型ＭＯＳＦＥＴに代えて、コレクタがＸＲＳＴＯＵＴピンに接続されたオープンコレクタ形式のｎｐｎ型バイポーラトランジスタを用いてもよい。

また、本実施形態では、ＸＲＳＴＯＵＴピンのみに着目したが、オープンドレイン出力段を持つ他の外部端子（ＰＧ１ピン〜ＰＧ４ピン、及び、ＭＩＳＯピン）についても、上記と同様の固着検出機能を導入するとよい。

＜車両への適用＞
図１４は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器（車載機器）Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した監視ＩＣ１００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
なお、上記の実施形態では、車載機器に搭載される監視ＩＣを例に挙げたが、その適用対象はこれに限定されるものではなく、電子機器全般に広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、機能安全が求められる電子機器全般（車載用のカメラ、レーダー、インフォテイメント、ランプ、クラスタ、パワートレイン、及び、センサフュージョンなど）に利用することが可能である。

１ 電子機器
１００ 監視ＩＣ（監視装置）
１０１ 樹脂封止体
１０２ 外部端子
１０３ 放熱パッド
１０３ａ 切欠部
１１１ 基準電圧生成部
１１２ サブ基準電圧生成部
１２０ 基準電圧検出部
１２１、１２２ 分圧電圧生成部
１２３、１２４ コンパレータ
１３０ ＵＶＬＯ部
１４０〜１４９ 閾値電圧生成部
１５０〜１５９、１５Ａ、１５Ｂ コンパレータ
１６１ オシレータ（デジタル処理用）
１６２ オシレータ（ウォッチドッグタイマ用）
１７０ デジタル処理部
１７１ 自己診断部
１７２ クロック検出部
１７３ ウォッチドッグタイマ
１７４ 第２自己診断部
１７４ａ パターンテーブル
１７４ｂ 期待値テーブル
１７５ レジスタ
１８０〜１８４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１９０ ＳＰＩインタフェイス
２００ パワーマネジメントＩＣ（電源装置）
３００ マイコン
Ｃ１、Ｃ２ キャパシタ
ＣＮＴ０〜ＣＮＴ５ カウンタ
ＦＬＴ０〜ＦＬＴ５ フィルタ
ＭＵＸ、ＭＵＸ１、ＭＵＸ２、ＭＵＸＯ マルチプレクサ
ＯＲ０〜ＯＲ５、ＯＲ１０〜ＯＲ１４、ＯＲ２０ 論理和ゲート
Ｒ１〜Ｒ１０、Ｒ１２〜Ｒ１６ 抵抗
Ｔ１、Ｔ２、Ｔ１０〜Ｔ１５ テスト回路
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. 監視対象の異常検出を行う監視部と、
   前記監視部が正常であるか否かを診断する自己診断部と、
   前記自己診断部による前記監視部の診断中に前記監視部を代替して前記監視対象の異常検出を行う副監視部と、
   を有することを特徴とする監視装置。
2. 前記副監視部は、前記監視部が正常でないと診断されたときに前記監視部を代替して前記監視対象の異常検出を継続することを特徴とする請求項１に記載の監視装置。
3. 前記副監視部は、複数の監視対象毎に設けられた複数の前記監視部のうち、診断中であるものを順次代替することを特徴とする請求項１または請求項２に記載の監視装置。
4. 前記自己診断部は、前記監視部の動作中に前記副監視部が正常であるか否かを診断することを特徴とする請求項１〜請求項３のいずれか一項に記載の監視装置。
5. 前記監視部から入力信号を受け付けて出力信号を生成する出力信号生成部と、
   所定パターンのテスト入力信号を前記出力信号生成部に入力して前記出力信号の期待値判定を行うことで前記出力信号生成部が正常であるか否かを診断する第２自己診断部と、
   を更に有することを特徴とする請求項１〜請求項４のいずれか一項に記載の監視装置。
6. ドレインまたはコレクタが信号出力端子に接続されたトランジスタと、
   出力切替信号に応じて前記出力信号及びテスト出力信号の一方を前記トランジスタに出力するマルチプレクサと、
   前記出力切替信号及び前記テスト出力信号の外部入力を受け付けるインタフェイスと、
   を更に有することを特徴とする請求項５に記載の監視装置。
7. 監視対象の異常検出を行う監視部と、
   前記監視部から入力信号を受け付けて出力信号を生成する出力信号生成部と、
   所定パターンのテスト入力信号を前記出力信号生成部に入力して前記出力信号の期待値判定を行うことで前記出力信号生成部が正常であるか否かを診断する自己診断部と、
   を有することを特徴とする監視装置。
8. 監視対象の異常検出を行う監視部と、
   前記監視部から入力信号を受け付けて出力信号を生成する出力信号生成部と、
   ドレインまたはコレクタが信号出力端子に接続されたトランジスタと、
   出力切替信号に応じて前記出力信号及びテスト出力信号の一方を前記トランジスタに出力するマルチプレクサと、
   前記出力切替信号及び前記テスト出力信号の外部入力を受け付けるインタフェイスと、
   を有することを特徴とする監視装置。
9. 請求項１〜請求項８のいずれか一項に記載の監視装置を有する電子機器。
10. 請求項９に記載の電子機器を有する車両。

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