WO2023166808A1 - 監視回路、半導体集積回路装置、及び車両 - Google Patents

監視回路、半導体集積回路装置、及び車両 Download PDF

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WO2023166808A1
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counter
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frequency
monitoring circuit
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高志 藤村
隆志 吉良
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ローム株式会社
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    • G—PHYSICS
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    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

Definitions

  • the invention disclosed in this specification relates to a monitoring circuit and a semiconductor integrated circuit device and vehicle equipped with the monitoring circuit.
  • a circuit that monitors anomalies is generally a circuit that operates based on a clock signal output from an oscillator. Therefore, when the oscillator stops abnormally, the abnormality cannot be monitored, and the protective operation or operation cannot be maintained. Therefore, maintaining the operation of the oscillator is very important.
  • Patent Document 1 proposes a monitoring circuit capable of mutually monitoring anomalies in both oscillators.
  • the monitoring circuit proposed in Patent Document 1 can monitor whether an abnormality has occurred in either the first clock signal or the second clock signal.
  • the monitoring circuit proposed in Patent Document 1 cannot monitor which of the first clock signal and the second clock signal has an abnormality. Therefore, the monitoring circuit proposed in Patent Document 1 determines which of the first clock signal and the second clock signal should be used when an abnormality occurs in either the first clock signal or the second clock signal. unable to comprehend.
  • a monitoring circuit disclosed herein includes a first oscillator configured to output a first clock signal, a second oscillator configured to output a second clock signal, the first clock signal a first frequency divider configured to divide a signal; a second frequency divider configured to divide the second clock signal; and a first frequency divider output from the first frequency divider.
  • a first counter configured to count the number of clocks of the second clock signal in the first number of cycles of the frequency-divided signal; and a second number of cycles of the second frequency-divided signal output from the second frequency divider.
  • a second counter configured to count the number of clocks of the first clock signal in the second clock signal based on the count results of the first counter and the second counter; a determining unit configured to determine whether or not an abnormality has occurred in either the first clock signal or the second clock signal when an abnormality occurs in either the first clock signal or the second clock signal; an identifying unit configured to identify which of the two clock signals is abnormal.
  • the semiconductor integrated circuit device disclosed in this specification includes the monitoring circuit configured as described above.
  • the vehicle disclosed in this specification includes the monitoring circuit configured as described above.
  • FIG. 1 is a diagram showing the configuration of a monitoring circuit according to the first embodiment.
  • FIG. 2 is a diagram showing the relationship between the frequency-divided signal and the clock signal.
  • FIG. 3 is a diagram showing combinational logic of a combinational circuit in the first embodiment.
  • FIG. 4 is a diagram showing the configuration of a monitoring circuit according to the second embodiment.
  • FIG. 5 is a diagram showing combinational logic of a combinational circuit in the second embodiment.
  • FIG. 6 is a diagram showing a configuration example of the first charging/discharging circuit.
  • FIG. 7 is a waveform diagram of the lamp voltage.
  • FIG. 8 is a diagram showing a schematic configuration of a semiconductor integrated circuit device.
  • FIG. 9 is an external view of the vehicle.
  • FIG. 10 is a diagram showing the configuration of a monitoring circuit according to a modification.
  • the reference voltage means a voltage that is constant in an ideal state, and is actually a voltage that can slightly fluctuate due to temperature changes and the like.
  • constant voltage means a current that is constant in an ideal state, and is actually a current that can slightly fluctuate due to temperature changes and the like.
  • FIG. 1 is a diagram showing the configuration of a monitoring circuit 11 (hereinafter referred to as monitoring circuit 11) according to the first embodiment.
  • the monitoring circuit 11 includes first and second reference voltage sources 1A and 1B, first to third oscillators 2A to 2C, first and second frequency dividers 3A and 3B, and first to third counters 4A to 4C. , a combinational circuit 5 and a selector 6 .
  • the first reference voltage source 1A generates a first reference voltage VREF1.
  • the first reference voltage source 1A is a bandgap reference circuit in this embodiment, it may be a reference voltage source other than the bandgap reference circuit.
  • a first reference voltage VREF1 is supplied to the first oscillator 2A and the third oscillator 2C.
  • the second reference voltage source 1B generates a second reference voltage VREF2.
  • the second reference voltage source 1B is a bandgap reference circuit in this embodiment, it may be a reference voltage source other than the bandgap reference circuit.
  • a second reference voltage VREF2 is supplied to the second oscillator 2B.
  • the set value of the second reference voltage VREF2 may be the same as or different from the set value of the first reference voltage VREF1.
  • the first oscillator 2A is supplied with the first reference voltage VREF1 and operates to generate the first clock signal CLK1.
  • the first oscillator 2A outputs a first clock signal CLK1.
  • the second oscillator 2B is supplied with the second reference voltage VREF2 and operates to generate the second clock signal CLK2.
  • the second oscillator 2B outputs a second clock signal CLK2.
  • the third oscillator 2C is supplied with the first reference voltage VREF1 and operates to generate the third clock signal CLK3.
  • the third oscillator 2C outputs a third clock signal CLK3.
  • the set frequency of the first clock signal CLK1 and the set frequency of the second clock signal CLK2 are the same.
  • the set frequency of the third clock signal CLK3 may be the same as or different from the set frequency of the first clock signal CLK1 and the set frequency of the second clock signal CLK2. In the following description, it is assumed that the set frequency of the third clock signal CLK3 is the same as the set frequency of the first clock signal CLK1 and the set frequency of the second clock signal CLK2.
  • the first frequency divider 3A divides the frequency of the first clock signal CLK1 to generate the first frequency-divided signal SDIV1.
  • the first frequency divider 3A outputs a first frequency-divided signal SDIV1.
  • the second frequency divider 3B divides the frequency of the second clock signal CLK2 to generate the second frequency-divided signal SDIV2.
  • the second frequency divider 3B outputs a second frequency-divided signal SDIV2.
  • the first counter 4A counts the number of clocks of the second clock signal CLK2 in the first period number of the first frequency-divided signal SDIV1.
  • the first periodic number is one period, but it may be, for example, a half period, two periods, or three periods.
  • the first frequency divider 3A is assumed to divide by 5. Therefore, when the first clock signal CLK1 and the second clock signal CLK2 are normal, the count number of the first counter 4A is ten. Since various errors exist, for example, if the count number of the first counter 4A is 9 or more and 11 or less, the first clock signal CLK1 and the second clock signal CLK2 may be regarded as normal.
  • the second counter 4B counts the number of clocks of the first clock signal CLK1 in the second period number of the second frequency-divided signal SDIV2.
  • the second periodicity is one period, but it may be, for example, a half period, two periods, or three periods.
  • the second frequency divider 3B is assumed to perform frequency division by 5. Therefore, when the first clock signal CLK1 and the second clock signal CLK2 are normal, the count number of the second counter 4B is ten. Since various errors exist, for example, if the count number of the second counter 4B is 9 or more and 11 or less, the first clock signal CLK1 and the second clock signal CLK2 may be regarded as normal.
  • the third counter 4C counts the number of clocks of the third clock signal CLK3 in the third cycle number of the second frequency-divided signal SDIV2.
  • the third periodic number is one period, but it may be, for example, a half period, two periods, or three periods.
  • the second frequency divider 3B is assumed to perform frequency division by 5. Therefore, when the second clock signal CLK2 and the third clock signal CLK3 are normal, the count number of the third counter 4C is ten. Since various errors exist, for example, if the count number of the third counter 4C is 9 or more and 11 or less, the second clock signal CLK2 and the third clock signal CLK3 may be regarded as normal.
  • FIG. 2 is a diagram showing the relationship between the frequency-divided signal SDIV supplied to each of the first to third counters 4A to 4C and the clock signal CLK.
  • the counter When the frequency-divided signal SDIV and the clock signal CLK are normal, the counter outputs a LOW level signal.
  • the counter When the frequency of the frequency-divided signal SDIV is lower than normal and the clock signal CLK is normal, the counter counts more than normal, and the counter outputs a HIGH level signal.
  • the counter When the frequency-divided signal SDIV is normal and the frequency of the clock signal CLK is higher than normal, the counter counts more than normal, and the counter outputs a HIGH level signal.
  • the combination circuit 5 receives the output OUT4A of the first counter 4A, the output OUT4B of the second counter 4B, and the output OUT4C of the third counter 4C.
  • FIG. 3 is a diagram showing the combinational logic of the combinational circuit 5. As shown in FIG.
  • the combination circuit 5 sets the detection result DET to HIGH level if at least one of the output OUT4A of the first counter 4A, the output OUT4B of the second counter 4B, and the output OUT4C of the third counter 4C is at HIGH level. That is, the HIGH level detection result DET indicates that at least one of the first to third clock signals CLK1 to CLK3 is abnormal. The LOW level detection result DET indicates that no abnormality has occurred in the first to third clock signals CLK1 to CLK3.
  • the combinational circuit 5 determines that an abnormality has occurred in either the first clock signal CLK1 or the second clock signal CLK2. judge.
  • the combinational circuit 5 outputs the second clock signal CLK2 and the second clock signal CLK2 if an abnormality occurs in either the first clock signal CLK1 or the second clock signal CLK2 and the output OUT4C of the third counter 4C is at the LOW level. 3 Identify that the clock signal CLK3 is normal and the first clock signal CLK1 is abnormal. Then, the combinational circuit 5 outputs a selection signal SEL for making the output of the selector 6 the second clock signal CLK2.
  • the combinational circuit 5 when an abnormality occurs in either the first clock signal CLK1 or the second clock signal CLK2, if the output OUT4C of the third counter 4C is HIGH, the second clock signal CLK2 is abnormal. to be specified. Then, the combinational circuit 5 outputs a selection signal SEL for making the output of the selector 6 the first clock signal CLK1.
  • the selector 6 selects either the first clock signal CLK1 or the second clock signal CLK2 based on the selection signal SEL output from the combination circuit 5.
  • the selection signal SEL output from the combination circuit 5 is a signal based on the specified result of the combination circuit 5 . Therefore, the selector 6 selects either the first clock signal CLK1 or the second clock signal CLK2 based on the specified result of the combinational circuit 5 . More specifically, the selector 6 selects the normal clock signal from the first clock signal CLK1 and the second clock signal CLK2 based on the identification result of the combinational circuit 5 . As a result, even if one of the first clock signal CLK1 and the second clock signal CLK2 becomes abnormal, it is possible to continue using the normal clock signal.
  • a microcomputer may receive the selection signal SEL and control the selector 6 based on the selection signal SEL.
  • the circuit scale can be reduced.
  • the monitoring circuit 11 separate reference voltage sources are used for the first oscillator 2A and the second oscillator 2B, so the reference voltage source does not become a common cause failure for the first oscillator 2A and the second oscillator 2B. This enhances the abnormality detection capability of the monitoring circuit 11 .
  • the reference voltage source is the common cause failure for the first oscillator 2A and the third oscillator 2C
  • the frequency divider is the common cause failure for the second counter 4B and the third counter 4C.
  • FIG. 4 is a diagram showing the configuration of a monitoring circuit 12 (hereinafter referred to as monitoring circuit 12) according to the second embodiment.
  • monitoring circuit 12 a monitoring circuit 12
  • FIG. 4 the same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the monitoring circuit 12 is configured by removing the third counter 4C from the monitoring circuit 11 and adding a first charging/discharging circuit 7A, a second charging/discharging circuit 7B, and an OR gate 8. Also, the combinational logic of the combinational circuit 5 in this embodiment is different from the combinational logic of the combinational circuit 5 in the first embodiment.
  • FIG. 5 is a diagram showing combinational logic of the combinational circuit 5 in the second embodiment.
  • the first charging/discharging circuit 7A performs charging/discharging based on the first clock signal CLK1.
  • the second charging/discharging circuit 7B performs charging/discharging based on the second clock signal CLK2.
  • the output of the OR gate 8 The detection result DET, which is a signal, is set to HIGH level.
  • FIG. 6 is a diagram showing a configuration example of the first charge/discharge circuit 7A.
  • a power supply voltage VCC is applied to one end of the constant current source 71 .
  • the other end of constant current source 71 is connected to one end of capacitor 72 .
  • the other end of capacitor 72 is connected to ground potential.
  • the MOSFET 73 is connected in parallel with the capacitor 72 .
  • the capacitor 72 is charged by the constant current output from the constant current source 71 when the MOSFET 73 is off.
  • Capacitor 72 discharges when MOSFET 73 is on.
  • One continuous OFF time of the MOSFET 73 is equal to one period of the first clock signal CKL1.
  • the MOSFET 73 is turned on, for example, in synchronization with the rising edge of the first clock signal CKL1.
  • a ramp voltage VRMP having a waveform shown in FIG. 7 is generated at the connection node between constant current source 71 and capacitor 72 .
  • the hysteresis comparator 74 outputs a HIGH level signal when the ramp voltage VRMP exceeds the second threshold voltage VTH2. When the frequency of the first clock signal CKL1 is lower than normal, the output signal of the hysteresis comparator 74 becomes HIGH level. Note that two comparators may be used instead of the hysteresis comparator 74 .
  • the hysteresis comparator 75 outputs a HIGH level signal when the ramp voltage VRMP becomes lower than the first threshold voltage VTH1 ( ⁇ VTH2). When the frequency of the first clock signal CKL1 is higher than normal, the output signal of the hysteresis comparator 75 becomes HIGH level. Note that two comparators may be used instead of the hysteresis comparator 75 .
  • the OR gate 76 outputs the logical sum of the output of the hysteresis comparator 74 and the output of the hysteresis comparator 75.
  • the output of the OR gate 76 becomes the output of the first charging/discharging circuit 7A. Therefore, when the first clock signal CKL1 is abnormal, the output of the first charging/discharging circuit 7A becomes HIGH level.
  • the configuration example of the second charge/discharge circuit 7B is the same as the configuration example of the first charge/discharge circuit 7A. However, in the second charge/discharge circuit 7B, the MOSFET 73 is turned on/off based on the second clock signal CLK2 instead of the first clock signal CLK1.
  • the first charging/discharging circuit 7A and the second charging/discharging circuit 7B may have different configurations.
  • the second charging/discharging circuit 7B may not be provided.
  • the output of the second charge/discharge circuit 7B may be supplied to the combination circuit 5 without providing the first charge/discharge circuit 7A.
  • FIG. 8 is a diagram showing a schematic configuration of semiconductor integrated circuit devices D1 and D2.
  • a semiconductor integrated circuit device D1 includes a monitoring circuit 11 and a charge pump circuit 13 that operates according to a clock signal output from the monitoring circuit 11 .
  • a semiconductor integrated circuit device D ⁇ b>1 includes a monitoring circuit 11 and a communication circuit 14 operated by a clock signal output from the monitoring circuit 11 .
  • the monitoring circuit 12 may be used instead of the monitoring circuit 11 in the semiconductor integrated circuit devices D1 and D2.
  • FIG. 9 is an external view of vehicle X.
  • the vehicle X of this configuration example is equipped with various electronic devices X11 to X18 that operate by receiving voltage supplied from a battery (not shown). Note that the mounting positions of the electronic devices X11 to X18 in this figure may differ from the actual positions for convenience of illustration.
  • the electronic device X11 is an engine control unit that performs engine-related controls (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto-cruise control, etc.).
  • the electronic device X12 is a lamp control unit that controls lighting and extinguishing of HID [high intensity discharged lamp] and DRL [daytime running lamp].
  • the electronic device X13 is a transmission control unit that performs controls related to the transmission.
  • the electronic device X14 is a braking unit that performs control related to the movement of the vehicle X (ABS [anti-lock brake system] control, electronic suspension control, etc.).
  • the electronic device X15 is a security control unit that performs drive control such as door locks and security alarms.
  • Electronic device X16 includes wipers, electric door mirrors, power windows, dampers (shock absorbers), electric sunroofs, electric seats, and other electronic devices built into vehicle X at the factory shipment stage as standard equipment or manufacturer options. is.
  • the electronic device X17 is an electronic device that is arbitrarily attached to the vehicle X as a user option, such as an in-vehicle A/V [audio/visual] device, a car navigation system, and an ETC [electronic toll collection system].
  • the electronic device X18 is an electronic device equipped with a high-voltage motor, such as an EPS [Electric Power Steering], an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.
  • EPS Electrical Power Steering
  • monitoring circuit 11 or monitoring circuit 12 described above can be incorporated in any of the electronic devices X11 to X18 that require an oscillator. From the viewpoint of functional safety, it is particularly desirable to incorporate it into at least one of the electronic device X13 and the electronic device X14.
  • the first reference voltage source 1A is the common cause failure for the first oscillator 2A and the third oscillator 2C
  • the second frequency divider 3B is the common cause failure for the second counter 4B and the third counter 4C.
  • the monitoring circuit 11 may have a configuration similar to that of the monitoring circuit 11' shown in FIG. 10 by changing the common cause failure.
  • the third counter 4C counts the number of clocks of the third clock signal CLK3 in the fourth period number of the first frequency-divided signal SDIV1.
  • the fourth periodic number may be, for example, one cycle, half cycle, two cycles, three cycles, or the like.
  • the second reference voltage source 1B is the common cause failure for the second oscillator 2B and the third oscillator 2C
  • the first frequency divider 3A is the common cause failure for the first counter 4A and the third counter 4C.
  • the monitoring circuits (11, 12) described above include a first oscillator (2A) configured to output a first clock signal and a second oscillator (2B) configured to output a second clock signal.
  • a first frequency divider (3A) configured to divide the first clock signal
  • a second frequency divider (3B) configured to divide the second clock signal
  • a first counter (4A) configured to count the clock number of the second clock signal in the first period number of the first frequency-divided signal output from the first frequency divider; and the second frequency division.
  • a second counter (4B) configured to count the number of clocks of the first clock signal in the second period number of the second frequency-divided signal output from the device; determination units (5, 8) configured to determine whether or not an abnormality has occurred in either the first clock signal or the second clock signal based on a count result; the first clock signal;
  • a specifying unit (2C, 4C, 5, 7A) configured to specify which of the first clock signal and the second clock signal is abnormal when an abnormality occurs in either of the second clock signals. , 7B) and (first configuration).
  • the monitoring circuit having the first configuration can monitor which one of the first clock signal and the second clock signal has an abnormality.
  • the specifying unit includes: a third oscillator (2C) configured to output a third clock signal; a third counter (4C) configured to count the number of clocks of the third clock signal in a fourth period number of the divided signal, the first counter, the second counter and the third counter; If an abnormality occurs in either the first clock signal or the second clock signal based on the count result of the counter, it is specified which of the first clock signal and the second clock signal is abnormal.
  • a configured configuration may be used.
  • the circuit scale can be reduced.
  • the first oscillator is configured to oscillate based on a first reference voltage supplied from a first reference voltage source (1A), and the second oscillator operates according to a second reference voltage.
  • a configuration (third configuration) configured to oscillate based on the second reference voltage supplied from the voltage source (1B) may be employed.
  • the reference voltage source does not become a common cause failure for the first oscillator and the second oscillator.
  • the abnormality detection capability of the monitoring circuit can be enhanced.
  • the third counter is configured to count the number of clocks of the third clock signal in the third period number of the second frequency-divided signal
  • the third oscillator is configured to: The third counter is configured to oscillate based on the first reference voltage, or the third counter is configured to count the number of clocks of the third clock signal in the fourth period number of the first frequency-divided signal.
  • the third oscillator may be configured to oscillate based on the second reference voltage (fourth configuration).
  • the monitoring circuit having the fourth configuration provides a reference voltage source for the first oscillator and the third oscillator when the third counter counts the number of clocks of the third clock signal in the third period number of the second frequency-divided signal. is the common cause failure, and the frequency divider is the common cause failure for the second and third counters. Further, in the monitoring circuit having the fourth configuration, when the third counter counts the number of clocks of the third clock signal in the fourth period number of the first frequency-divided signal, The voltage source is the common cause failure, and the frequency divider is the common cause failure for the first and third counters. By nesting common cause failures in this manner, the anomaly detection capability of the monitoring circuit is further enhanced.
  • the specifying unit includes a first charging/discharging circuit (7A) configured to perform charging/discharging based on the first clock signal and a charging/discharging based on the second clock signal.
  • a first charging/discharging circuit (7A) configured to perform charging/discharging based on the first clock signal and a charging/discharging based on the second clock signal.
  • a second charging/discharging circuit (7B) configured to perform the first clock signal
  • the second A configuration may be configured to identify which of the first clock signal and the second clock signal is abnormal when an abnormality occurs in one of the clock signals.
  • the monitoring circuit having the fifth configuration can identify which of the first clock signal and the second clock signal is abnormal without providing a third counter.
  • the first oscillator is configured to oscillate based on a first reference voltage supplied from a first reference voltage source (1A), and the second oscillator operates according to a second reference voltage.
  • a configuration (sixth configuration) configured to oscillate based on the second reference voltage supplied from the voltage source (1B) may be employed.
  • the reference voltage source does not become a common cause failure for the first clock signal and the second clock signal.
  • the abnormality detection capability of the monitoring circuit can be enhanced.
  • a configuration comprising a selector (6) configured to select one of the first clock signal and the second clock signal (seventh configuration) ).
  • the monitoring circuit having the seventh configuration can switch the clock signal to be used.
  • the selector when the determination section determines that an abnormality has occurred in either the first clock signal or the second clock signal, the selector responds to the identification result of the identification section.
  • a configuration in which a normal clock signal is selected from the first clock signal and the second clock signal based on the above.
  • the monitoring circuit having the eighth configuration can continue to use a normal clock signal even when an abnormality occurs in either one of the first clock signal and the second clock signal.
  • the semiconductor integrated circuit devices (D1, D2) described above have a configuration (ninth configuration) including the monitoring circuit having any one of the first to eighth configurations.
  • the monitor circuit can monitor which of the first clock signal and the second clock signal has an abnormality.
  • the vehicle (X) described above has a configuration (tenth configuration) including a monitoring circuit having any one of the first to eighth configurations.
  • the monitoring circuit can monitor which of the first clock signal and the second clock signal has an abnormality.

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Abstract

監視回路は、第１，２発振器と、第１，２分周器と、第１，２カウンタと、判定部と、特定部と、を備える。前記第１，２分周器は、前記第１，２発振器から出力される第１，２クロック信号を分周する。前記第１，２カウンタは、前記第１，２分周器から出力される第１，２分周信号の第１，２周期分における前記第２，１クロック信号のクロック数をカウントする。前記判定部は、前記第１，２カウンタのカウント結果に基づき、前記第１，２クロック信号のどちらかに異常が発生したか否かを判定する。前記特定部は、前記第１，２クロック信号のどちらかに異常が発生した場合に前記第１，２クロック信号のどちらが異常であるかを特定する。

Description

監視回路、半導体集積回路装置、及び車両
　本明細書に開示されている発明は、監視回路並びに当該監視回路を備える半導体集積回路装置及び車両に関する。
　車載分野においては、ＩＣ（Integrated　Circuit）の動作状態を監視し、異常が発生した場合に異常に応じた保護動作を行うことが求められている。また、特にＩＳＯ２６２６２規格等で制定されている機能安全が要求される製品においては、異常が発生した場合に単に保護動作を行うだけでなく、異常が発生した場合であっても動作を維持することが望まれる。
　異常監視を行う回路は、発振器から出力されるクロック信号に基づき動作する回路が一般的である。したがって、発振器が異常停止した場合、異常監視が行えず、ひいては保護動作又は動作の維持ができなくなる。そのため、発振器の動作維持は非常に重要である。
特開２０２０－１９０８２８号公報（図５）
　特許文献１では、２つの発振器双方の異常を相互に監視することのできる監視回路が提案されている。特許文献１で提案されている監視回路は、第１クロック信号又は第２クロック信号のどちらかに異常が発生したか否かを監視することはできる。しかしながら、特許文献１で提案されている監視回路は、第１クロック信号又は第２クロック信号のどちらに異常が発生したかを監視することができない。したがって、特許文献１で提案されている監視回路は、第１クロック信号又は第２クロック信号のどちらかに異常が発生した場合に、第１クロック信号又は第２クロック信号のどちらを使用すべきかを把握することができない。
　本明細書に開示されている監視回路は、第１クロック信号を出力するように構成される第１発振器と、第２クロック信号を出力するように構成される第２発振器と、前記第１クロック信号を分周するように構成される第１分周器と、前記第２クロック信号を分周するように構成される第２分周器と、前記第１分周器から出力される第１分周信号の第１周期数における前記第２クロック信号のクロック数をカウントするように構成される第１カウンタと、前記第２分周器から出力される第２分周信号の第２周期数における前記第１クロック信号のクロック数をカウントするように構成される第２カウンタと、前記第１カウンタ及び前記第２カウンタのカウント結果に基づき、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生したか否かを判定するように構成される判定部と、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生した場合に前記第１クロック信号、前記第２クロック信号のどちらが異常であるかを特定するように構成される特定部と、を備える。
　本明細書に開示されている半導体集積回路装置は、上記構成の監視回路を備える。
　本明細書に開示されている車両は、上記構成の監視回路を備える。
　本明細書に開示されている発明によれば、第１クロック信号又は第２クロック信号のどちらに異常が発生したかを監視することができる。
図１は、第１実施形態に係る監視回路の構成を示す図である。 図２は、分周信号とクロック信号との関係を示す図である。 図３は、第１実施形態での組み合わせ回路の組み合わせ論理を示す図である。 図４は、第２実施形態に係る監視回路の構成を示す図である。 図５は、第２実施形態での組み合わせ回路の組み合わせ論理を示す図である。 図６は、第１充放電回路の構成例を示す図である。 図７は、ランプ電圧の波形図である。 図８は、半導体集積回路装置の概略構成を示す図である。 図９は、車両の外観図である。 図１０は、変形例に係る監視回路の構成を示す図である。
　本明細書において、基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。
　本明細書において、定電圧とは、理想的な状態において一定である電流を意味しており、実際には温度変化等により僅かに変動し得る電流である。
＜第１実施形態＞
　図１は、第１実施形態に係る監視回路１１（以下、監視回路１１という）の構成を示す図である。監視回路１１は、第１，２基準電圧源１Ａ、１Ｂと、第１～第３発振器２Ａ～２Ｃと、第１，２分周器３Ａ、３Ｂと、第１～第３カウンタ４Ａ～４Ｃと、組み合わせ回路５と、セレクタ６と、を備える。
　第１基準電圧源１Ａは、第１基準電圧ＶＲＥＦ１を生成する。本実施形態では、第１基準電圧源１Ａは、バンドギャップリファレンス回路であるが、バンドギャップリファレンス回路以外の基準電圧源であってもよい。第１基準電圧ＶＲＥＦ１は、第１発振器２Ａ及び第３発振器２Ｃに供給される。
　第２基準電圧源１Ｂは、第２基準電圧ＶＲＥＦ２を生成する。本実施形態では、第２基準電圧源１Ｂは、バンドギャップリファレンス回路であるが、バンドギャップリファレンス回路以外の基準電圧源であってもよい。第２基準電圧ＶＲＥＦ２は、第２発振器２Ｂに供給される。
　第２基準電圧ＶＲＥＦ２の設定値は、第１基準電圧ＶＲＥＦ１の設定値と同一であってもよく異なっていてもよい。
　第１発振器２Ａは、第１基準電圧ＶＲＥＦ１の供給を受けて動作し、第１クロック信号ＣＬＫ１を生成する。第１発振器２Ａは、第１クロック信号ＣＬＫ１を出力する。
　第２発振器２Ｂは、第２基準電圧ＶＲＥＦ２の供給を受けて動作し、第２クロック信号ＣＬＫ２を生成する。第２発振器２Ｂは、第２クロック信号ＣＬＫ２を出力する。
　第３発振器２Ｃは、第１基準電圧ＶＲＥＦ１の供給を受けて動作し、第３クロック信号ＣＬＫ３を生成する。第３発振器２Ｃは、第３クロック信号ＣＬＫ３を出力する。
　第１クロック信号ＣＬＫ１の設定周波数と第２クロック信号ＣＬＫ２の設定周波数とは同一である。第３クロック信号ＣＬＫ３の設定周波数は、第１クロック信号ＣＬＫ１の設定周波数及び第２クロック信号ＣＬＫ２の設定周波数と同一であってもよく異なっていてもよい。なお、以下の説明では、第３クロック信号ＣＬＫ３の設定周波数は、第１クロック信号ＣＬＫ１の設定周波数及び第２クロック信号ＣＬＫ２の設定周波数と同一であるとする。
　第１分周器３Ａは、第１クロック信号ＣＬＫ１を分周して、第１分周信号ＳＤＩＶ１を生成する。第１分周器３Ａは、第１分周信号ＳＤＩＶ１を出力する。
　第２分周器３Ｂは、第２クロック信号ＣＬＫ２を分周して、第２分周信号ＳＤＩＶ２を生成する。第２分周器３Ｂは、第２分周信号ＳＤＩＶ２を出力する。
　第１カウンタ４Ａは、第１分周信号ＳＤＩＶ１の第１周期数における第２クロック信号ＣＬＫ２のクロック数をカウントする。本実施形態では、第１周期数は１周期であるが、例えば、半周期、２周期、３周期などであってもよい。また、本実施形態では、第１分周器３Ａが５分周を行うものとする。したがって、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２が通常である場合、第１カウンタ４Ａのカウント数は１０である。なお、各種の誤差が存在するため、例えば第１カウンタ４Ａのカウント数が９以上１１以下であれば、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２が通常であるとみなしてもよい。
　第２カウンタ４Ｂは、第２分周信号ＳＤＩＶ２の第２周期数における第１クロック信号ＣＬＫ１のクロック数をカウントする。本実施形態では、第２周期数は１周期であるが、例えば、半周期、２周期、３周期などであってもよい。また、本実施形態では、第２分周器３Ｂが５分周を行うものとする。したがって、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２が通常である場合、第２カウンタ４Ｂのカウント数は１０である。なお、各種の誤差が存在するため、例えば第２カウンタ４Ｂのカウント数が９以上１１以下であれば、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２が通常であるとみなしてもよい。
　第３カウンタ４Ｃは、第２分周信号ＳＤＩＶ２の第３周期数における第３クロック信号ＣＬＫ３のクロック数をカウントする。本実施形態では、第３周期数は１周期であるが、例えば、半周期、２周期、３周期などであってもよい。また、本実施形態では、第２分周器３Ｂが５分周を行うものとする。したがって、第２クロック信号ＣＬＫ２及び第３クロック信号ＣＬＫ３が通常である場合、第３カウンタ４Ｃのカウント数は１０である。なお、各種の誤差が存在するため、例えば第３カウンタ４Ｃのカウント数が９以上１１以下であれば、第２クロック信号ＣＬＫ２及び第３クロック信号ＣＬＫ３が通常であるとみなしてもよい。
　図２は、第１～第３カウンタ４Ａ～４Ｃそれぞれに供給される分周信号ＳＤＩＶとクロック信号ＣＬＫとの関係を示す図である。
　分周信号ＳＤＩＶ及びクロック信号ＣＬＫが通常である場合、カウンタはＬＯＷレベルの信号を出力する。
　分周信号ＳＤＩＶの周波数が通常よりも高く、クロック信号ＣＬＫが通常である場合、カウンタのカウント数は通常よりも少なくなり、カウンタはＨＩＧＨレベルの信号を出力する。
　分周信号ＳＤＩＶの周波数が通常よりも低く、クロック信号ＣＬＫが通常である場合、カウンタのカウント数は通常よりも多くなり、カウンタはＨＩＧＨレベルの信号を出力する。
　分周信号ＳＤＩＶがＬＯＷレベルに固定され、クロック信号ＣＬＫが通常である場合、カウンタのカウント数は０になり、カウンタはＨＩＧＨレベルの信号を出力する。
　分周信号ＳＤＩＶがＨＩＧＨレベルに固定され、クロック信号ＣＬＫが通常である場合、カウンタのカウント数は０になり、カウンタはＨＩＧＨレベルの信号を出力する。
　分周信号ＳＤＩＶが通常であり、クロック信号ＣＬＫの周波数が通常よりも高い場合、カウンタのカウント数は通常よりも多くなり、カウンタはＨＩＧＨレベルの信号を出力する。
　分周信号ＳＤＩＶが通常であり、クロック信号ＣＬＫの周波数が通常よりも低い場合、カウンタのカウント数は通常よりも少なくなり、カウンタはＨＩＧＨレベルの信号を出力する。
　分周信号ＳＤＩＶが通常であり、クロック信号ＣＬＫがＬＯＷレベルに固定される場合、カウンタのカウント数は０になり、カウンタはＨＩＧＨレベルの信号を出力する。
　分周信号ＳＤＩＶが通常であり、クロック信号ＣＬＫがＨＩＧＨレベルに固定される場合、カウンタのカウント数は０になり、カウンタはＨＩＧＨレベルの信号を出力する。
　図１に戻って、監視回路１１の構成について引き続き説明する。
　組み合わせ回路５は、第１カウンタ４Ａの出力ＯＵＴ４Ａ、第２カウンタ４Ｂの出力ＯＵＴ４Ｂ、及び第３カウンタ４Ｃの出力ＯＵＴ４Ｃを受け取る。図３は、組み合わせ回路５の組み合わせ論理を示す図である。
　組み合わせ回路５は、第１カウンタ４Ａの出力ＯＵＴ４Ａ、第２カウンタ４Ｂの出力ＯＵＴ４Ｂ、及び第３カウンタ４Ｃの出力ＯＵＴ４Ｃの少なくとも一つがＨＩＧＨレベルであれば、検出結果ＤＥＴをＨＩＧＨレベルにする。つまり、ＨＩＧＨレベルの検出結果ＤＥＴは、第１～第３クロック信号ＣＬＫ１～ＣＬＫ３の少なくとも一つに異常が発生していることを示している。また、ＬＯＷレベルの検出結果ＤＥＴは、第１～第３クロック信号ＣＬＫ１～ＣＬＫ３に異常が発生していないことを示している。
　組み合わせ回路５は、第１カウンタ４Ａの出力ＯＵＴ４Ａ及び第２カウンタ４Ｂの出力ＯＵＴ４ＢがともにＨＩＧＨレベルである場合に、第１クロック信号ＣＬＫ１、前記第２クロック信号ＣＬＫ２のどちらかに異常が発生したと判定する。
　また、組み合わせ回路５は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２のどちらかに異常が発生した場合に、第３カウンタ４Ｃの出力ＯＵＴ４ＣがＬＯＷレベルであれば、第２クロック信号ＣＬＫ２及び第３クロック信号ＣＬＫ３が正常であって、第１クロック信号ＣＬＫ１が異常であることを特定する。そして、組み合わせ回路５は、セレクタ６の出力を第２クロック信号ＣＬＫ２にするための選択信号ＳＥＬを出力する。
　一方、組み合わせ回路５は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２のどちらかに異常が発生した場合に、第３カウンタ４Ｃの出力ＯＵＴ４ＣがＨＩＧＨレベルであれば、第２クロック信号ＣＬＫ２が異常であることを特定する。そして、組み合わせ回路５は、セレクタ６の出力を第１クロック信号ＣＬＫ１にするための選択信号ＳＥＬを出力する。
　セレクタ６は、組み合わせ回路５から出力される選択信号ＳＥＬに基づき、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２のいずれか一方を選択する。なお、組み合わせ回路５から出力される選択信号ＳＥＬは、組み合わせ回路５の特定結果に基づく信号である。したがって、セレクタ６は、組み合わせ回路５の特定結果に基づき、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２のいずれか一方を選択する。より具体的には、セレクタ６は、組み合わせ回路５の特定結果に基づき、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２のうち、正常なクロック信号を選択する。これにより、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２のいずれか一方に異常が発生した場合でも、正常なクロック信号を継続して使用することが可能となる。
　なお、本実施形態では、選択信号ＳＥＬがセレクタ６に直接供給される構成であるが、例えばマイクロコンピュータが選択信号ＳＥＬを受け取って、選択信号ＳＥＬに基づいてセレクタ６を制御してもよい。
　監視回路１１は、充放電回路を設ける必要がないので、回路規模を小さくすることができる。
　また、監視回路１１では、第１発振器２Ａと第２発振器２Ｂとで別々の基準電圧源を用いているため、第１発振器２Ａ及び第２発振器２Ｂにとって基準電圧源が共通原因故障にならない。これにより、監視回路１１の異常検出能力が高まる。
　また、監視回路１１では、第１発振器２Ａ及び第３発振器２Ｃにとって基準電圧源が共通原因故障となり、第２カウンタ４Ｂ及び第３カウンタ４Ｃにとって分周器が共通原因故障となる。このように、共通原因故障を入れ子にすることにより、監視回路１１の異常検出能力がより一層高まる。
＜第２実施形態＞
　図４は、第２実施形態に係る監視回路１２（以下、監視回路１２という）の構成を示す図である。なお、図４において、図１と同一の部分には同一の符号を付し、詳細な説明を省略する。
　監視回路１２は、監視回路１１から第３カウンタ４Ｃを取り除き、第１充放電回路７Ａ、第２充放電回路７Ｂ、及びＯＲゲート８を追加した構成である。また、本実施形態における組み合わせ回路５の組み合わせ論理は、第１実施形態における組み合わせ回路５の組み合わせ論理とは異なる。図５は、第２実施形態での組み合わせ回路５の組み合わせ論理を示す図である。
　第１充放電回路７Ａは、第１クロック信号ＣＬＫ１に基づき充放電を行う。第２充放電回路７Ｂは、第２クロック信号ＣＬＫ２に基づき充放電を行う。
　ＯＲゲート８は、第１カウンタ４Ａ、第２カウンタ４Ｂ、第１充放電回路７Ａ、及び第２充放電回路７Ｂの各出力の少なくとも一つが異常検出を示す信号であれば、ＯＲゲート８の出力信号である検出結果ＤＥＴをＨＩＧＨレベルにする。
　図６は、第１充放電回路７Ａの構成例を示す図である。図６に示す構成例の第１充放電回路７Ａは、定電流源７１と、キャパシタ７２と、ＭＯＳＦＥＴ７３と、ヒステリシスコンパレータ７４及び７５と、ＯＲゲート７６と、を備える。
　定電流源７１の一端には電源電圧ＶＣＣが印加される。定電流源７１の他端は、キャパシタ７２の一端に接続される。キャパシタ７２の他端はグラウンド電位に接続される。
　ＭＯＳＦＥＴ７３は、キャパシタ７２に並列接続される。ＭＯＳＦＥＴ７３がオフのときに、キャパシタ７２は、定電流源７１から出力される定電流によって充電される。ＭＯＳＦＥＴ７３がオンのときに、キャパシタ７２は放電する。ＭＯＳＦＥＴ７３の１つの連続したオフ時間は、第１クロック信号ＣＫＬ１の１周期と等しい。ＭＯＳＦＥＴ７３は、例えば第１クロック信号ＣＫＬ１の立ち上がりエッジに同期してオンになる。これにより、定電流源７１とキャパシタ７２との接続ノードに、図７に示す波形のランプ電圧ＶＲＭＰが発生する。
　ヒステリシスコンパレータ７４は、ランプ電圧ＶＲＭＰが第２閾値電圧ＶＴＨ２を超えるとＨＩＧＨレベルの信号を出力する。第１クロック信号ＣＫＬ１の周波数が通常よりも低い場合にヒステリシスコンパレータ７４の出力信号はＨＩＧＨレベルになる。なお、ヒステリシスコンパレータ７４の代わりに２つのコンパレータを用いてもよい。
　ヒステリシスコンパレータ７５は、ランプ電圧ＶＲＭＰが第１閾値電圧ＶＴＨ１（＜ＶＴＨ２）より小さくなるとＨＩＧＨレベルの信号を出力する。第１クロック信号ＣＫＬ１の周波数が通常よりも高い場合にヒステリシスコンパレータ７５の出力信号はＨＩＧＨレベルになる。なお、ヒステリシスコンパレータ７５の代わりに２つのコンパレータを用いてもよい。
　ＯＲゲート７６は、ヒステリシスコンパレータ７４の出力とヒステリシスコンパレータ７５の出力との論理和を出力する。ＯＲゲート７６の出力が第１充放電回路７Ａの出力になる。したがって、第１クロック信号ＣＫＬ１が異常である場合に、第１充放電回路７Ａの出力がＨＩＧＨレベルになる。
　第２充放電回路７Ｂの構成例は、第１充放電回路７Ａの構成例と同様である。ただし、第２充放電回路７Ｂでは、ＭＯＳＦＥＴ７３は第１クロック信号ＣＬＫ１ではなく第２クロック信号ＣＬＫ２に基づきオン／オフする。なお、第１充放電回路７Ａと第２充放電回路７Ｂとは互いに異なる構成であってもよい。
　なお、本実施形態とは異なり、第２充放電回路７Ｂを設けないようにしてもよい。また、第１充放電回路７Ａを設けないようにして第２充放電回路７Ｂの出力を組み合わせ回路５に供給するようにしてもよい。
＜適用例等＞
　図８は、半導体集積回路装置Ｄ１及びＤ２の概略構成を示す図である。半導体集積回路装置Ｄ１は、監視回路１１と、監視回路１１から出力されるクロック信号によって動作するチャージポンプ回路１３と、を備える。半導体集積回路装置Ｄ１は、監視回路１１と、監視回路１１から出力されるクロック信号によって動作する通信回路１４と、を備える。なお、半導体集積回路装置Ｄ１及びＤ２において、監視回路１１の代わりに監視回路１２を用いてもよい。
　図９は、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから出力される電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。
　電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
　電子機器Ｘ１２は、ＨＩＤ［high　intensity　discharged　lamp］やＤＲＬ［daytime　running　lamp］などの点消灯制御を行うランプコントロールユニットである。
　電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
　電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock　brake　system］制御、電子サスペンション制御など）を行う制動ユニットである。
　電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
　電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
　電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic　toll　collection　system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
　電子機器Ｘ１８は、ＥＰＳ［Electric　Power　Steering］、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
　なお、先に説明した監視回路１１又は監視回路１２は、電子機器Ｘ１１～Ｘ１８のうち発振器が必要な機器のいずれにも組み込むことが可能である。機能安全の観点から、特に電子機器Ｘ１３及び電子機器Ｘ１４の少なくとも一つに組み込むことが望ましい。
　上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本明細書に開示されている発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　先に説明した監視回路１１は、第１発振器２Ａ及び第３発振器２Ｃにとって第１基準電圧源１Ａが共通原因故障となり、第２カウンタ４Ｂ及び第３カウンタ４Ｃにとって第２分周器３Ｂが共通原因故障となる構成である。例えば、監視回路１１に対して共通原因故障を変更して、図１０に示す監視回路１１’のような構成にしてもよい。監視回路１１’では、第３カウンタ４Ｃは、第１分周信号ＳＤＩＶ１の第４周期数における第３クロック信号ＣＬＫ３のクロック数をカウントする。第４周期数は、例えば、１周期であってもよく、半周期、２周期、３周期などであってもよい。
　監視回路１１’は、第２発振器２Ｂ及び第３発振器２Ｃにとって第２基準電圧源１Ｂが共通原因故障となり、第１カウンタ４Ａ及び第３カウンタ４Ｃにとって第１分周器３Ａが共通原因故障となる構成である。監視回路１１’は、監視回路１１と同様に、共通原因故障を入れ子にしている構成である。したがって、監視回路１１’は、監視回路１１と同等の異常検出能力を有する。
　以上説明した監視回路（１１、１２）は、第１クロック信号を出力するように構成される第１発振器（２Ａ）と、第２クロック信号を出力するように構成される第２発振器（２Ｂ）と、前記第１クロック信号を分周するように構成される第１分周器（３Ａ）と、前記第２クロック信号を分周するように構成される第２分周器（３Ｂ）と、前記第１分周器から出力される第１分周信号の第１周期数における前記第２クロック信号のクロック数をカウントするように構成される第１カウンタ（４Ａ）と、前記第２分周器から出力される第２分周信号の第２周期数における前記第１クロック信号のクロック数をカウントするように構成される第２カウンタ（４Ｂ）と、前記第１カウンタ及び前記第２カウンタのカウント結果に基づき、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生したか否かを判定するように構成される判定部（５、８）と、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生した場合に前記第１クロック信号、前記第２クロック信号のどちらが異常であるかを特定するように構成される特定部（２Ｃ、４Ｃ、５、７Ａ、７Ｂ）と、を備える構成（第１の構成）である。
　上記第１の構成の監視回路は、第１クロック信号又は第２クロック信号のどちらに異常が発生したかを監視することができる。
　上記第１の構成の監視回路において、前記特定部は、第３クロック信号を出力するように構成される第３発振器（２Ｃ）と、前記第２分周信号の第３周期数又は前記第１分周信号の第４周期数における前記第３クロック信号のクロック数をカウントするように構成される第３カウンタ（４Ｃ）と、を含み、前記第１カウンタ、前記第２カウンタ、及び前記第３カウンタのカウント結果に基づき、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生した場合に前記第１クロック信号、前記第２クロック信号のどちらが異常であるかを特定するように構成される構成（第２の構成）であってもよい。
　上記第２の構成の監視回路は、充放電回路を設ける必要がないので、回路規模を小さくすることができる。
　上記第２の構成の監視回路において、前記第１発振器は、第１基準電圧源（１Ａ）から供給される第１基準電圧に基づき発振するように構成され、前記第２発振器は、第２基準電圧源（１Ｂ）から供給される第２基準電圧に基づき発振するように構成される構成（第３の構成）であってもよい。
　上記第３の構成の監視回路は、第１発振器及び第２発振器にとって基準電圧源が共通原因故障にならない。これにより、監視回路の異常検出能力を高めることができる。
　上記第３の構成の監視回路において、前記第３カウンタは、前記第２分周信号の第３周期数における前記第３クロック信号のクロック数をカウントするように構成され、前記第３発振器は、前記第１基準電圧に基づき発振するように構成される、又は、前記第３カウンタは、前記第１分周信号の第４周期数における前記第３クロック信号のクロック数をカウントするように構成され、前記第３発振器は、前記第２基準電圧に基づき発振するように構成される構成（第４の構成）であってもよい。
　上記第４の構成の監視回路は、第３カウンタが第２分周信号の第３周期数における第３クロック信号のクロック数をカウントする場合には、第１発振器及び第３発振器にとって基準電圧源が共通原因故障となり、第２カウンタ及び第３カウンタにとって分周器が共通原因故障となる。また、上記第４の構成の監視回路は、第３カウンタが第１分周信号の第４周期数における第３クロック信号のクロック数をカウントする場合には、第２発振器及び第３発振器にとって基準電圧源が共通原因故障となり、第１カウンタ及び第３カウンタにとって分周器が共通原因故障となる。このように、共通原因故障を入れ子にすることにより、監視回路の異常検出能力がより一層高まる。
　上記第１の構成の監視回路において、前記特定部は、前記第１クロック信号に基づき充放電を行うように構成される第１充放電回路（７Ａ）及び前記第２クロック信号に基づき充放電を行うように構成される第２充放電回路（７Ｂ）の少なくとも一方を備え、前記第１充放電回路及び前記第２充放電回路の少なくとも一方の出力に基づき、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生した場合に前記第１クロック信号、前記第２クロック信号のどちらが異常であるかを特定するように構成される構成（第５の構成）であってもよい。
　上記第５の構成の監視回路は、第３カウンタを設けることなく、第１クロック信号、第２クロック信号のどちらが異常であるかを特定することができる。
　上記第５の構成の監視回路において、前記第１発振器は、第１基準電圧源（１Ａ）から供給される第１基準電圧に基づき発振するように構成され、前記第２発振器は、第２基準電圧源（１Ｂ）から供給される第２基準電圧に基づき発振するように構成される構成（第６の構成）であってもよい。
　上記第６の構成の監視回路は、第１クロック信号及び第２クロック信号にとって基準電圧源が共通原因故障にならない。これにより、監視回路の異常検出能力を高めることができる。
　上記第１～第６いずれかの構成の監視回路において、前記第１クロック信号と前記第２クロック信号のいずれか一方を選択するように構成されるセレクタ（６）を備える構成（第７の構成）であってもよい。
　上記第７の構成の監視回路は、使用するクロック信号の切り替えが可能である。
　上記第７の構成の監視回路において、前記判定部が前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生したと判定した場合に、前記セレクタは、前記特定部の特定結果に基づき、前記第１クロック信号と前記第２クロック信号のうち、正常なクロック信号を選択する構成（第８の構成）であってもよい。
　上記第８の構成の監視回路は、第１クロック信号及び第２クロック信号のいずれか一方に異常が発生した場合でも、正常なクロック信号を継続して使用することが可能となる。
　以上説明した半導体集積回路装置（Ｄ１、Ｄ２）は、上記第１～第８いずれかの構成の監視回路を備える構成（第９の構成）である。
　上記第９の構成の半導体集積回路装置は、監視回路において第１クロック信号又は第２クロック信号のどちらに異常が発生したかを監視することができる。
　以上説明した車両（Ｘ）は、上記第１～第８いずれかの構成の監視回路を備える構成（第１０の構成）である。
　上記第１０の構成の車両は、監視回路において第１クロック信号又は第２クロック信号のどちらに異常が発生したかを監視することができる。
　　１Ａ、１Ｂ　第１，２基準電圧源
　　２Ａ～２Ｃ　第１～第３発振器
　　３Ａ、３Ｂ　第１，２分周器
　　４Ａ～４Ｃ　第１～第３カウンタ
　　５　組み合わせ回路
　　６　セレクタ
　　７Ａ、７Ｂ　第１，２充放電回路
　　８、７６ゲート
　　１１　第１実施形態に係る監視回路
　　１１’　変形例に係る監視回路
　　１２　第２実施形態に係る監視回路
　　１３　チャージポンプ回路
　　１４　通信回路
　　７１　定電流源
　　７２　キャパシタ
　　７３　ＭＯＳＦＥＴ
　　７４、７５　ヒステリシスコンパレータ
　　Ｄ１、Ｄ２　半導体集積回路装置
　　Ｘ　車両
　　Ｘ１１～Ｘ１８　電子機器

Claims (10)

  1. 　第１クロック信号を出力するように構成される第１発振器と、
    　第２クロック信号を出力するように構成される第２発振器と、
    　前記第１クロック信号を分周するように構成される第１分周器と、
    　前記第２クロック信号を分周するように構成される第２分周器と、
    　前記第１分周器から出力される第１分周信号の第１周期数における前記第２クロック信号のクロック数をカウントするように構成される第１カウンタと、
    　前記第２分周器から出力される第２分周信号の第２周期数における前記第１クロック信号のクロック数をカウントするように構成される第２カウンタと、
    　前記第１カウンタ及び前記第２カウンタのカウント結果に基づき、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生したか否かを判定するように構成される判定部と、
    　前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生した場合に前記第１クロック信号、前記第２クロック信号のどちらが異常であるかを特定するように構成される特定部と、
    　を備える、監視回路。
  2. 　前記特定部は、
    　　第３クロック信号を出力するように構成される第３発振器と、
    　　前記第２分周信号の第３周期数又は前記第１分周信号の第４周期数における前記第３クロック信号のクロック数をカウントするように構成される第３カウンタと、を含み、
    　　前記第１カウンタ、前記第２カウンタ、及び前記第３カウンタのカウント結果に基づき、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生した場合に前記第１クロック信号、前記第２クロック信号のどちらが異常であるかを特定するように構成される、請求項１に記載の監視回路。
  3. 　前記第１発振器は、第１基準電圧源から供給される第１基準電圧に基づき発振するように構成され、
    　前記第２発振器は、第２基準電圧源から供給される第２基準電圧に基づき発振するように構成される、請求項２に記載の監視回路。
  4. 　前記第３カウンタは、前記第２分周信号の第３周期数における前記第３クロック信号のクロック数をカウントするように構成され、前記第３発振器は、前記第１基準電圧に基づき発振するように構成される、又は、
    　前記第３カウンタは、前記第１分周信号の第４周期数における前記第３クロック信号のクロック数をカウントするように構成され、前記第３発振器は、前記第２基準電圧に基づき発振するように構成される、請求項３に記載の監視回路。
  5. 　前記特定部は、
    　　前記第１クロック信号に基づき充放電を行うように構成される第１充放電回路及び前記第２クロック信号に基づき充放電を行うように構成される第２充放電回路の少なくとも一方を備え、
    　　前記第１充放電回路及び前記第２充放電回路の少なくとも一方の出力に基づき、前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生した場合に前記第１クロック信号、前記第２クロック信号のどちらが異常であるかを特定するように構成される、請求項１に記載の監視回路。
  6. 　前記第１発振器は、第１基準電圧源から供給される第１基準電圧に基づき発振するように構成され、
    　前記第２発振器は、第２基準電圧源から供給される第２基準電圧に基づき発振するように構成される、請求項５に記載の監視回路。
  7. 　前記第１クロック信号と前記第２クロック信号のいずれか一方を選択するように構成されるセレクタを備える、請求項１～６のいずれか一項に記載の監視回路。
  8. 　前記判定部が前記第１クロック信号、前記第２クロック信号のどちらかに異常が発生したと判定した場合に、前記セレクタは、前記特定部の特定結果に基づき、前記第１クロック信号と前記第２クロック信号のうち、正常なクロック信号を選択する、請求項７に記載の監視回路。
  9. 　請求項１～８のいずれか一項に記載の監視回路を備える、半導体集積回路装置。
  10. 　請求項１～８のいずれか一項に記載の監視回路を備える、車両。
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