JP2017017665A - Ａｄ変換器、ａｄ変換方法 - Google Patents

Abstract

【課題】ノイズによるＡＤ変換精度の悪化を軽減することが可能な逐次比較型ＡＤＣを提供する。【解決手段】ＡＤ変換機１は、アナログ信号をサンプリングしたサンプリング値と、逐次比較制御信号とに基づいて比較用電圧を生成するＤＡ変換器１０と、逐次比較処理に使用する基準電圧を生成する基準電圧生成回路２０（ＤＡＣ２）と、比較用電圧と基準電圧とを比較して、逐次比較結果を出力するコンパレータ３０と、逐次比較結果に基づいて、逐次比較制御信号を生成する逐次比較処理部ＳＡＲ４０と、ＡＤ変換処理の期待値を記憶する記憶部７０（ＲＥＦレジスタ）とを備える。基準電圧生成回路は、記憶部に記憶された期待値に基づいて基準電圧を生成する。【選択図】図１

Description

本発明はＡＤ変換器、ＡＤ変換方法に関し、例えば逐次比較型のＡＤ変換器、ＡＤ変換方法に関する。

入力されるアナログ信号をデジタル信号に変換するＡＤ（Analog/Digital）変換器（ＡＤＣ）として、逐次比較型のＡＤＣが知られている。逐次比較型ＡＤＣは、入力されるアナログ信号をサンプリングし、サンプリング値に対して逐次比較処理を行うことにより、逐次比較結果のデジタル信号を出力する。

自動車の制御装置やセンサーなどにおいては、ＡＤＣを搭載した半導体装置が広く用いられている。このような半導体装置においては、小型化などの要求から、外部端子数の削減が求められている。外部端子数を削減するため、電源電圧・基準電圧などを供給する電源端子の共有が進められている。このような半導体装置では、リファレンスノイズによるＡＤ変換精度の悪化が課題となっている。

従来から、逐次比較型ＡＤＣにおいてノイズの影響を低減するための方策が考えられている（例えば、特許文献１）。特許文献１の逐次比較型ＡＤＣは、ＤＡ（Digital/Analog）変換器（ＤＡＣ）、コンパレータ、逐次比較（Successive Approximation Register：ＳＡＲ）論理部、基準電圧生成回路を備えている。

ＤＡＣは、入力されるアナログ信号をサンプリングする機能を有し、サンプリング処理中に充電される複数の容量素子を有する。コンパレータにより、ＤＡＣの出力と基準電圧生成回路の出力とが逐次比較され、出力するデジタル信号が算出される。逐次比較論理部は、内部に逐次比較レジスタを有しており、コンパレータの比較結果に応じて値が書き換わる。

逐次比較処理中には、複数の容量素子は、逐次比較レジスタの値に応じてハイ側参照電圧又はロウ側参照電圧に接続され、次の逐次比較処理に用いられる比較用電圧が生成される。逐次比較側ＡＤ変換器から出力されるデジタル値（コード値）が大きい場合、ハイ側参照電圧に接続される容量素子が多くなる。一方、コード値が小さい場合、ロウ側参照電圧に接続される容量素子が多くなる。

一般的な基準電圧生成回路はロウ側参照電圧のみに接続される一つの容量素子のみを有している。このため、一般的な構成の基準電圧生成回路は、ロウ側参照電圧に関するノイズ感度特性のみを有している。このため、コード値が大きくなるにつれて、ＤＡＣの出力に生じるノイズ量と基準電圧生成回路の出力に生じるノイズ量との差分が大きくなる。

これに対し、特許文献１では、基準電圧生成回路は、ハイ側参照電圧と接続される第１容量素子と、ロウ側参照電圧と接続される第２容量素子を有している。このため、特許文献１に記載の基準電圧生成回路は、ハイ側参照電圧とロウ側参照電圧の双方に関するノイズ感度特性を持ち合わせている。これにより、コード値が大きくなっても、ＤＡＣの出力に生じるノイズ量と基準電圧生成回路の出力に生じるノイズ量との差分を小さくすることができる。

特開２０１４−１１７６８号公報

特許文献１では、基準電圧生成回路にハイ側参照電圧、ロウ側参照電圧にそれぞれ接続される２つの容量素子が設けられている。このため、特許文献１の構成では、ノイズ量の差分の最大値を、一般的な構成のノイズ量の差分の最大値の１／２に軽減することができる。しかしながら、特許文献１の構成では、ノイズ量の差分を１／２よりもさらに軽減することができないという課題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、ＡＤ変換器は、アナログ信号のサンプリング処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、ＡＤ変換結果を出力する逐次比較型のＡＤ変換器であって、ＡＤ変換処理の期待値に基づいて基準電圧を生成し、当該基準電圧を逐次比較処理を行うコンパレータに供給する。

なお、上記実施の形態の装置を方法やシステムに置き換えて表現したもの、該装置または該装置の一部の処理をコンピュータに実行せしめるプログラム、該装置を備えた半導体装置なども、本発明の態様としては有効である。

前記一実施の形態によれば、ノイズによるＡＤ変換精度の悪化を軽減することが可能な逐次比較型ＡＤ変換器を提供することができる。

実施の形態１にかかるＡＤ変換器の構成を示す図である。 図１のＡＤ変換器の構成を詳細に示す図である。 実施の形態１にかかるＡＤ変換器の動作を説明するタイミング図である。 実施の形態１にかかるＡＤ変換器のノイズ伝搬の仕組みを説明する図である。 実施の形態１にかかるＡＤ変換器のノイズ伝搬の仕組みを説明する図である。 実施の形態１にかかるＡＤ変換器のノイズ伝搬の仕組みを説明する図である。 実施の形態１にかかるＡＤ変換器のノイズ伝搬の仕組みを説明する図である。 実施の形態１にかかるＡＤ変換器のノイズ伝搬の仕組みを説明する図である。 実施の形態１にかかるＡＤ変換器のノイズ伝搬の仕組みを説明する図である。 実施の形態１にかかるＡＤ変換器の他の動作を説明するタイミング図である。 実施の形態２にかかるＡＤ変換器を搭載した半導体装置の構成を示す図である。 図７のＡＤ変換器の構成を詳細に示す図である。 実施の形態３にかかるＡＤ変換器の構成を示す図である。 比較例のノイズ伝搬の仕組みを説明する図である。 比較例のノイズ伝搬の仕組みを説明する図である。 比較例のノイズ伝搬の仕組みを説明する図である。

以下、図面を参照して、実施の形態に係るＡＤ変換器について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。以下の実施の形態に示す具体的な値等は、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、それに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

実施の形態は、逐次変換型のＡＤ変換器に関する。実施の形態に係るＡＤ変換器は、ＡＤ変換処理の期待値を記憶する記憶部を備える。当該記憶部に記憶されたＡＤ変換処理の期待値に基づいて、ＡＤ変換処理毎に基準電圧が切り替えられる。このように、ＡＤ変換処理毎に切り替えられた基準電圧を用いて逐次比較処理を行うことで、ノイズを抑制し、ＡＤ変換精度の向上を図るものである。

実施の形態１．
実施の形態１に係るＡＤ変換器について、図１、２を参照して説明する。図１は、実施の形態１に係るＡＤ変換器１の構成を示す図である。図２は、図１のＡＤ変換器１の構成を詳細に示す図である。ＡＤ変換器１は、アナログ信号のサンプリング処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、ＡＤ変換結果を出力する。

本実施の形態にかかるＡＤ変換器の一例は、シングルエンド入力方式の電荷再配分型の逐次比較ＡＤ変換器である。実施の形態１では、ＤＡ変換器１０、ＲＥＦ生成回路２０として、それぞれ容量アレイ型ＤＡＣが用いられる。実施の形態１では、ＡＤ変換処理の期待値として、前回のＡＤ変換処理結果を利用する。実施の形態１では、前回のＡＤ変換結果を利用することから、連続した複数回のＡＤ変換を行うことが条件となる。

図１に示すように、ＡＤ変換器１は、ＤＡ変換器（ＤＡＣ１）１０、基準電圧生成回路（ＤＡＣ２）（以下、ＲＥＦ生成回路とする）２０、コンパレータ３０、逐次比較処理部（以下、ＳＡＲとする）４０、演算回路６０、ＲＥＦレジスタ７０、ＲＥＦ制御回路８０を備える。ＡＤＣ制御部（以下、ＡＤＣ−ＣＴＬとする）５０は、ＡＤ変換器１を含む半導体装置やマイコンにおいて、ＡＤ変換処理の開始等の制御を行う制御部である。

ＤＡ変換器１０は、ＡＤ変換処理において、サンプリング期間と逐次比較期間とで異なる役割を果たす。サンプリング期間においては、ＤＡ変換器１０はアナログ入力信号ＡＩＮの電圧値をサンプリングする。逐次比較期間においては、ＤＡ変換器１０はサンプリングしたアナログ入力信号ＡＩＮのサンプリング値と後述する逐次比較制御信号とに基づいて、比較用電圧ＶＣＭ１を生成する。

ＲＥＦ生成回路２０は、逐次比較処理に使用する基準電圧ＶＣＭ２を生成する。ＲＥＦ生成回路２０での基準電圧の生成に関しては、後に詳述する。コンパレータ３０は、入力された比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２とを逐次比較して、逐次比較結果ＣＯＵＴをＳＡＲ処理部４０に出力する。なお、コンパレータ３０は、内部に２つの入力端子を有するプリアンプ（不図示）を含んでいてもよい。例えば、プリアンプの一方の入力端子に比較用電圧ＶＣＭ１が入力され、他方の入力端子に基準電圧ＶＣＭ２が入力される。

ＳＡＲ処理部４０は、ＳＡＲ論理回路（不図示）と、ＳＡＲレジスタ４１を有する。ＳＡＲ論理回路は、上記の逐次比較処理のシーケンス動作を制御する。ＳＡＲレジスタ４１は、ＡＤ変換結果ＡＤＯＵＴを記憶する。ＳＡＲ処理部４０は、コンパレータ３０の逐次比較結果ＣＯＵＴからＡＤ変換結果ＡＤＯＵＴを算出し、ＳＡＲレジスタ４１に供給する。ＳＡＲ処理部４０は、ＤＡ変換器１０内の後述するスイッチＳＷ１を制御するサンプリング信号を生成する。また、ＳＡＲ処理部４０は、逐次比較結果ＣＯＵＴに基づくＳＡＲレジスタ４１の値を用いて、ＤＡ変換器１０内の後述するスイッチＳＷ２を制御する逐次比較制御信号を出力する。

ＳＡＲ処理部４０は、所定回数の逐次比較処理が終了すると、ＳＡＲレジスタ４１に記憶された逐次比較処理結果に基づき、デジタル信号であるＡＤ変換結果ＡＤＯＵＴを出力する。なお、コンパレータ３０、ＳＡＲ処理部４０、ＡＤＣ−ＣＴＬ５０等の構成は、逐次比較型のＡＤ変換器において一般的に用いられる構成であればよい。

次に、図２を参照して、ＤＡ変換器１０、ＲＥＦ生成回路２０の構成について詳細に説明する。図２に示すように、ＤＡ変換器１０は、アナログ入力側の容量アレイであり、分解能に応じたビット数分の複数の第１単位容量を有している。ＤＡ変換器１０を構成する各第１単位容量の一端は、スイッチＳＷ１を介してアナログ入力信号ＡＩＮに接続されている。スイッチＳＷ１は、サンプリング期間中にオンとなり、逐次比較期間中にオフとなる。これにより、サンプリング期間中には、全ての第１単位容量がアナログ入力信号ＡＩＮに接続され、ＤＡ変換器１０が充電される。

また、ＤＡ変換器１０を構成する各第１単位容量の一端はスイッチＳＷ２を介して、ハイ側参照電圧ＡＶＲＴＣ、又はロウ側参照電圧ＡＶＲＢＣに接続される。逐次比較期間において、各第１単位容量は、ＳＡＲ処理部４０から出力される逐次比較制御信号に応じてハイ側参照電圧ＡＶＲＴＣ及びロウ側参照電圧ＡＶＲＢＣのいずれか一方と選択的に接続される。複数の第１単位容量の他端は、コンパレータ３０の一方の入力端子に接続されている。

ＳＡＲ処理部４０から出力されるデジタル値（コード値）が大きくなるにつれて、ハイ側参照電圧ＡＶＲＴＣに接続される第１単位容量が多くなる。一方、コード値が小さくなるにつれて、ロウ側参照電圧ＡＶＲＢＣに接続される第１単位容量が多くなる。これにより、逐次比較処理に用いる比較用電圧ＶＣＭ１が逐次変化する。比較用電圧ＶＣＭ１は、コンパレータ３０において基準電圧信号と比較され、出力するデジタル信号がＭＳＢ（Most Significant Bit）から順に決定される。

次に、ＲＥＦ生成回路２０について説明する。ＲＥＦ生成回路２０は、基準入力側容量アレイであり、ＤＡ変換器１０を構成する複数の第１単位容量と同数の複数の第２単位容量を有している。ＤＡ変換器１０を構成する複数の第１単位容量の合計容量値とＲＥＦ生成回路２０を構成する複数の第２単位容量の合計容量値とは等しい。

ＲＥＦ生成回路２０の各第２単位容量の一端はスイッチＳＷ３を介して、ハイ側参照電圧ＡＶＲＴＣ、又はロウ側参照電圧ＡＶＲＢＣに接続される。逐次比較期間において、各第２単位容量は、ＲＥＦレジスタ７０に記憶された期待値に応じてハイ側参照電圧ＡＶＲＴＣ及びロウ側参照電圧ＡＶＲＢＣのいずれか一方と選択的に接続される。複数の第２単位容量の他端は、コンパレータ３０の他方の入力端子に接続されている。これにより、ＡＤ変換処理の期待値に基づいて生成された基準電圧が、コンパレータ３０に入力される。

ＳＡＲ処理部４０から出力されるＡＤ変換結果ＡＤＯＵＴは、演算回路６０に入力される。演算回路６０は、ＡＤ変換結果ＡＤＯＵＴに対して平均化処理などの演算処理を行う。なお、実施の形態１では、ＡＤ変換処理の期待値として、前回のＡＤ変換処理結果を利用するため、演算回路６０を設けず、そのままＲＥＦレジスタ７０に出力してもよい。

ＲＥＦレジスタ７０は、ＡＤ変換処理の期待値を記憶する記憶部である。実施の形態１では、ＲＥＦレジスタ７０は、前回のＡＤ変換結果（コード値）を期待値として記憶する。なお、実施の形態１のように、期待値として前回のＡＤ変換結果ＡＤＯＵＴを、演算処理等を行わずにそのまま利用する場合は、ＲＥＦレジスタ７０とＳＡＲレジスタ４１とを共有することも可能である。

ＲＥＦ制御回路８０は、ＲＥＦレジスタ７０に記憶された期待値を参照し、ＲＥＦ生成回路２０のスイッチＳＷ３を制御するスイッチドライバである。実施の形態１では、前回のＡＤ変換結果を用いるため、この前回のＡＤ変換結果をそのままバッファリングして出力してもよい。

ここで、図３を参照して、実施の形態１に係るＡＤ変換器１の動作について説明する。図３は、実施の形態１に係るＡＤ変換器１の動作を説明するタイミング図である。ＡＤ変換器１は、連続して複数回のＡＤ変換処理を行う。図３では、Ｎ回目、Ｎ＋１回目のＡＤ変換処理が示されている。

Ｎ回目のＡＤ変換処理では、ＳＡＲレジスタ４１には、Ｎ−１回目のＡＤ変換結果ＡＤＯＵＴ（Ｎ−１）が記憶されており、ＲＥＦレジスタ７０には、Ｎ−１回目のＡＤ変換結果ＡＤＯＵＴ（Ｎ−１）のデジタル値であるコード値ＥＣＯＤＥ（Ｎ−１）が記憶されているものとする。

Ｎ回目のＡＤ変換処理が開始されると、まずサンプリング処理が実行される。サンプリング期間では、スイッチＳＷ１がオン、スイッチＳＷ２がオフとなり、ＤＡ変換器１０は、アナログ入力信号ＡＩＮのサンプリング動作を開始する。

同時に、ＲＥＦ生成回路２０では、スイッチＳＷ３がＲＥＦレジスタ７０に記憶されたコード値ＥＣＯＤＥ（Ｎ−１）に従い、ハイ側参照電圧ＡＶＲＴＣ、ロウ側参照電圧ＡＶＲＢＣのいずれかを選択した状態となる。これにより、ＲＥＦ生成回路２０は、コード値ＥＣＯＤＥ（Ｎ−１）に応じた基準電圧ＶＣＭ２を出力する。

サンプリング期間が終了すると、逐次比較処理が開始される。逐次比較期間では、スイッチＳＷ１がオフとなる。また、スイッチＳＷ２は、ＳＡＲ処理部４０からの逐次比較制御信号に従って、ハイ側参照電圧ＡＶＲＴＣ、ロウ側参照電圧ＡＶＲＢＣのいずれかを選択した状態となる。このとき、ＲＥＦ生成回路２０では、スイッチＳＷ３の選択状態は変化せず、サンプリング期間と同じ基準電圧ＶＣＭ２を出力する。すなわち、１回のＡＤ変換処理のサンプリング期間、逐次比較期間を通して、基準電圧ＶＣＭ２は等しい。

その後、コンパレータ３０が比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２とを逐次比較し、その逐次比較結果ＣＯＵＴをＳＡＲ処理部４０に出力する。所定の回数の逐次比較処理が完了すると、ＳＡＲレジスタ４１が更新され、Ｎ回目のＡＤ変換結果ＡＤＯＵＴ（Ｎ）が得られる。また、ＲＥＦレジスタ７０には、新しい期待値として、コード値ＥＣＯＤＥ（Ｎ）が設定される。

同様に、Ｎ＋１回目のＡＤ変換処理では、スイッチＳＷ３がＲＥＦレジスタ７０に記憶されたコード値ＥＣＯＤＥ（Ｎ）に従い、ハイ側参照電圧ＡＶＲＴＣ、ロウ側参照電圧ＡＶＲＢＣのいずれかを選択した状態となる。これにより、ＲＥＦ生成回路２０は、コード値ＥＣＯＤＥ（Ｎ）に応じた基準電圧ＶＣＭ２を出力する。上記シーケンスを繰り返し、連続した複数回のＡＤ変換処理を実行し、ＡＤ変換結果ＡＤＯＵＴが得られる。このように、ＲＥＦレジスタ７０に記憶される期待値は、ＡＤ変換処理毎に更新される。従って、ＲＥＦ生成回路２０は、ＡＤ変換処理毎に基準電圧を更新する。

ここで、図１、図２に示したＡＤ変換器１の逐次比較処理中のノイズ伝搬について説明する。説明の明確化のため、ノイズはハイ側参照電圧ＡＶＲＴＣ及びロウ側参照電圧ＡＶＲＢＣに発生するノイズのみとする。理解を容易にするために、まず、特許文献１に記載のＡＤ変換器におけるノイズの伝搬について説明し、その後、実施の形態１に係るＡＤ変換器１のノイズの伝搬について説明する。

図１０Ａ〜１０Ｃは、特許文献１に記載の比較例のノイズ伝搬の仕組みを説明する図である。図１０Ａは、比較用電圧ＶＣＭ１のノイズ例を示している。図１０Ａの横軸は逐次比較処理における比較コードを示し、縦軸は比較用電圧ＶＣＭ１のノイズ量を示している。

図１０Ａにおいて、長鎖線はハイ側参照電圧ＡＶＲＴＣに生じるノイズ量、短鎖線はロウ側参照電圧ＡＶＲＢＣに生じるノイズ量を示しており、実線はハイ側参照電圧ＡＶＲＴＣとロウ側参照電圧ＡＶＲＢＣのそれぞれに生じるノイズ量の合計である。

逐次比較期間中、ＤＡ変換器１０を構成する各第１単位容量はハイ側参照電圧ＡＶＲＴＣ、ロウ側参照電圧ＡＶＲＢＣのいずれかと接続される。このため、比較用電圧ＶＣＭ１に現れるノイズは、ハイ側参照電圧ＡＶＲＴＣから伝搬するノイズとロウ側参照電圧ＡＶＲＢＣから伝搬するノイズの両方を含む。

図１０Ａに示すように、比較コードが大きくなるにつれて、ハイ側参照電圧ＡＶＲＴＣと接続されるスイッチＳＷ２が多くなるため、ハイ側参照電圧ＡＶＲＴＣに起因するノイズ量が多くなる。一方、比較コードが小さくなるにつれて、ロウ側参照電圧ＡＶＲＢＣと接続されるスイッチＳＷ２が多くなるため、ロウ側参照電圧ＡＶＲＢＣに起因するノイズ量が多くなる。

通常、ハイ側参照電圧ＡＶＲＴＣに含まれるノイズとロウ側参照電圧ＡＶＲＢＣに含まれるノイズは異なる。従って、図１０Ａに示すように、比較用電圧ＶＣＭ１に現れるノイズは、比較コードが中間値の場合に最小となり、比較コードが小さくなる又は大きくなるにつれてノイズ量が増加する。

図１０Ｂは、基準電圧ＶＣＭ２のノイズ例を示している。図１０Ｂの横軸は比較コードを示し、縦軸は基準電圧ＶＣＭ２のノイズ量を示している。特許文献１に示された例では、基準電圧生成回路のハイ側参照電圧、ロウ側参照電圧にそれぞれ接続される第１容量素子の容量値と第２容量素子の容量値との比は５：５に設定されている。特許文献１に記載の基準電圧生成回路は、ハイ側参照電圧とロウ側参照電圧の双方に関するノイズ感度特性を持ち合わせている。

すなわち、基準電圧ＶＣＭ２に現れるノイズは、第１容量素子を介してハイ側参照電圧ＡＶＲＴＣから伝搬されるノイズと、第２容量素子を介してロウ側参照電圧ＡＶＲＢＣから伝搬されるノイズの両方を含む。基準電圧ＶＣＭ２に現れるノイズ量は、ハイ側参照電圧ＡＶＲＴＣから伝搬されるノイズを５／１０と、ロウ側参照電圧ＡＶＲＢＣから伝搬されるノイズを５／１０ずつ含む。しかしながら、逐次比較期間中、基準電圧生成回路内のスイッチの接続状態は変化しない。このため、基準電圧ＶＣＭ２に現れるノイズ量は、比較コードの値によらず一定である。

図１０Ｃは、図１０Ａに示した比較用電圧ＶＣＭ１のノイズと図１０Ｂに示した基準電圧ＶＣＭ２のノイズとの差分を示している。図１０Ｃの横軸は比較コードを示し、縦軸は比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズの差分を示している。

基準電圧ＶＣＭ２に現れるノイズは、ハイ側参照電圧ＡＶＲＴＣから伝搬されるノイズと、ロウ側参照電圧ＡＶＲＢＣから伝搬されるノイズを半分ずつ持ち合わせている。このため、コード値が中間値のときに、比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズがキャンセルされ、比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズ差が最小となる。

一方、比較コードが中間値から外れるほど、比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズ差が大きくなり、比較コードがフルスケール（ゼロスケール）のとき、ハイ側参照電圧ＡＶＲＴＣ（ロウ側参照電圧ＡＶＲＢＣ）から伝搬するノイズがそのまま残ることとなる。すなわち、特許文献１は、基準電圧を中間値に定めているため、比較コードが中間値から外れていくと、ノイズの差分が現れる。つまり、特許文献１では、リファレンスノイズを全てのアナログ入力範囲で１／２以下に低減できるが、このノイズの低減量は第１容量素子と第２容量素子の容量値の比で決定されるため、ノイズの影響を１／２よりも低く抑えることはできない。

このような比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズの差は、コンパレータの誤判定につながる。特に、比較コードがアナログ入力信号ＡＩＮに近づくほど、比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２の電圧差が小さくなるため、ノイズの影響でコンパレータが誤判定しやすくなる。特許文献１の場合、アナログ入力信号ＡＩＮが中間値付近のとき、ＡＤ変換精度が向上する一方、中間値から外れるほどＡＤ変換精度が低下することがわかる。

これに対し、実施の形態１に係るＡＤ変換器１における逐次比較処理中のノイズ伝搬について、図４Ａ〜４Ｃ、５Ａ〜５Ｃを参照して説明する。上述したように、実施の形態１では、期待値として、前回のＡＤ変換結果ＡＤＯＵＴが演算なしでそのまま利用される。すなわち、基準電圧は、前回のＡＤ変換結果ＡＤＯＵＴに応じた電圧となる。

図４Ａ〜４Ｃは、ＲＥＦレジスタ７０に中間値よりも高いコード値が期待値として設定されている場合のノイズ例を示している。図４Ａは、実施の形態１の比較用電圧ＶＣＭ１のノイズ例を示している。なお、図４Ａについては、図１０Ａと同様である。

図４Ｂは、実施の形態１の基準電圧ＶＣＭ２のノイズ例を示している。図４Ｂの横軸は比較コードを示し、縦軸は基準電圧ＶＣＭ２のノイズ量を示している。図４Ｂにおいて、期待値として設定されたコード値を二点鎖線で示している。ＲＥＦ生成回路２０では、ＲＥＦレジスタ７０に記憶された期待値に応じて、スイッチＳＷ３の接続先が制御される。このため、ＲＥＦレジスタ７０に設定された期待値に応じて、基準電圧ＶＣＭ２が変化する。

ＲＥＦ生成回路２０は、ハイ側参照電圧とロウ側参照電圧の双方に関するノイズ感度特性を持ち合わせている。基準電圧ＶＣＭ２に現れるノイズ量は、スイッチＳＷ３の接続先に応じた比率で、ハイ側参照電圧ＡＶＲＴＣから伝搬されるノイズと、ロウ側参照電圧ＡＶＲＢＣから伝搬されるノイズとを含む。なお、逐次比較期間中、基準電圧生成回路内のスイッチの接続状態は変化しないため、基準電圧ＶＣＭ２に現れるノイズ量は、比較コードの値によらず一定である。

図４Ｃは、図４Ａに示した比較用電圧ＶＣＭ１のノイズと図４Ｂに示した基準電圧ＶＣＭ２のノイズとの差分を示している。図４Ｃの横軸は比較コードを示し、縦軸は比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズの差分を示している。

実施の形態１では、ＲＥＦレジスタ７０に記憶された期待値、すなわち、前回のＡＤ変換結果ＡＤＯＵＴを表す比較コードにおいて比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズがキャンセルされ、比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズ差が最小となる。

図５Ａ〜５Ｃは、ＲＥＦレジスタ７０にロウレベルに近いコード値が期待値として設定されている場合のノイズ例を示している。すなわち、図５Ａ〜５Ｃに示す例では、前回のＡＤ変換結果ＡＤＯＵＴがロウレベルに近い。図５Ａは、実施の形態１の比較用電圧ＶＣＭ１のノイズ例を示している。なお、図５Ａについては、図１０Ａと同様である。

図５Ｂは、実施の形態１の基準電圧ＶＣＭ２のノイズ例を示している。図５Ｂの横軸は比較コードを示し、縦軸は基準電圧ＶＣＭ２のノイズ量を示している。図５Ｂにおいて、期待値として設定されたコード値を二点鎖線で示している。ＲＥＦレジスタ７０に設定された期待値が、ロウレベルに近いコード値であるため、ＲＥＦ生成回路２０では、ロウ側参照電圧ＡＶＲＢＣに接続されるスイッチＳＷ３が多くなる。このため、図５Ｂに示すノイズ量が、図４Ｂに示すノイズ量よりも多くなる。

図５Ｃは、図５Ａに示した比較用電圧ＶＣＭ１のノイズと図５Ｂに示した基準電圧ＶＣＭ２のノイズとの差分を示している。図５Ｃに示すように、図４Ｃと比較すると、比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２のノイズ差が最小となる比較コードがロウ側にシフトしていることがわかる。

上述したように、比較コードがアナログ入力電圧ＡＩＮに近づくほど、比較用電圧ＶＣＭ１と基準電圧ＶＣＭ２の電圧差が小さくなり、ノイズの影響でコンパレータが誤判定しやすいことがわかっている。このため、比較コードがアナログ入力電圧ＡＩＮに近づいた場合に、ノイズの影響が小さくなることが望まれる。

実施の形態１では、前回のＡＤ変換結果を表す比較コードにおいてノイズ最小となる。このため、前回のアナログ入力電圧ＡＩＮ（Ｎ）と今回のアナログ入力電圧ＡＩＮ（Ｎ＋１）の差が小さいほどコンパレータが誤判定しにくくなり、ＡＤ変換精度が向上する。ノイズ耐性向上により、より低電圧で精度の向上したＡＤ変換器１を提供できる。また、電源入力、基準入力ピンを共有化した場合にも、ＡＤ変換精度を向上することが可能となる。

従って、実施の形態１は、連続したＡＤ変換処理の実行、及び、アナログ入力電圧の変化量（ＡＩＮ（Ｎ）とＡＩＮ（Ｎ＋１）の差）が小さいことが条件となる。実施の形態１にかかるＡＤ変換器１は、ＤＣ信号を複数回ＡＤ変換し、平均化処理を行うアプリケーションへの適用が望ましい。例えば、信頼性や精度が要求される車載製品やセンサーに適している。

なお、ＡＤ変換器１が扱うアナログ入力信号ＡＩＮは、ＤＣ信号に限定されず、比較的低速なＡＣ信号であってもよい。図４Ｃ、５Ｃを参照すると、実施の形態１のように、前回のＡＤ変換結果ＡＤＯＵＴを期待値として用いる場合、前回と今回の信号レベルの差が大きいとノイズ量が増加し、ＡＤ変換精度の向上が期待できない。従って、前回と今回の信号レベルの差がフルスケールの半分以下であることが望ましい。

このため、実施の形態１は、前回のアナログ入力信号ＡＩＮ（Ｎ）と今回のアナログ入力信号ＡＩＮ（Ｎ＋１）の差がフルスケールの半分以下となる、ナイキスト周波数の半分（すなわち、サンプリング周波数の１／４）のＡＣ信号に適用可能である。

なお、ここでは図示していないが、ＲＥＦ制御回路８０は、ＡＤ変換処理毎に基準電圧を変化させる機能の有効・無効を切り替える機能を備えていてもよい。上述の通り、実施の形態１では、サンプリング周波数の１／４までのＡＣ信号に対してはノイズ削減の効果が得られるが、この限界以上のアナログ入力信号を扱う場合にはノイズ削減の効果が得られない。従って、この限界以上のアナログ入力信号を扱う場合に、ＡＤ変換処理毎に基準電圧を変化させる機能を無効とすることができる。すなわち、基準電圧生成回路は、アナログ入力信号ＡＩＮに応じて、ＲＥＦレジスタ７０に記憶された期待値に基づく基準電圧の生成を停止することができる。

なお、ＡＤ変換処理毎に基準電圧を変化させる機能を無効化する場合、ＲＥＦレジスタ７０の設定値を初期値のまま固定することも可能である。初期値は、例えば、フルスケールの１／２とすることができる。これにより、ＤＣ信号からナイキスト周波数までのＡＣ信号に適用でき、かつ、特許文献１と同様なＡＤ変換精度を得ることができる。

上述の説明では、ＲＥＦレジスタ７０に設定される期待値は、前回のＡＤ変換結果ＡＤＯＵＴとしたが、これに限定されるものではない。例えば、期待値は、ｍ（１より大きい整数）回前のＡＤ変換結果ＡＤＯＵＴであってもよい。

また、ＲＥＦレジスタ７０に設定される期待値は、ＡＤ変換結果ＡＤＯＵＴを用いて演算回路６０において演算された値でもよい。例えば、期待値として、複数回のＡＤ変換結果ＡＤＯＵＴを平均した値を用いることができる。複数のＡＤ変換結果ＡＤＯＵＴの平均値は、アナログ入力信号ＡＩＮに重畳するノイズの高周波成分が減衰し、純粋な信号成分に近い値となるため、期待値に適している。

図６に、複数のＡＤ変換結果ＡＤＯＵＴの平均値を期待値としてＲＥＦレジスタ７０に設定する場合の動作タイミング図を示す。図６に示すように、Ｎ回目のＡＤ変換処理において、ＳＡＲレジスタ４１がＡＤ変換結果ＡＤＯＵＴ（Ｎ−１）に更新された後、ＲＥＦレジスタ７０の期待値が更新される。ＲＥＦレジスタ７０の期待値としては、ＡＤ変換結果ＡＤＯＵＴ（Ｎ−１）及びそれ以前の複数回のＡＤ変換結果ＡＤＯＵＴを用いて、演算回路６０にて演算処理された値が用いられる。演算に時間がかかる場合は、ＲＥＦレジスタ７０の更新を遅らせてもよい。

実施の形態２．
実施の形態２に係るＡＤ変換器について図７、８を参照して説明する。図７は、実施の形態２にかかるＡＤ変換器２を搭載した半導体装置１００の構成例を示す図である。図８は、図７のＡＤ変換器２の構成を詳細に示す図である。実施の形態２において、実施の形態１と異なる点は、ＡＤ変換器２が複数のチャンネルにそれぞれ対応した複数のＲＥＦレジスタ７０を有している点である。

図７に示すように、ＡＤ変換器２を搭載した半導体装置１００は、マルチプレクサ９０、ロジックコア部１１０を備える。当該半導体装置は、例えば、センサー等に用いられる。マルチプレクサ９０は、複数のアナログ入力端子ＡＩＮ０〜ＡＩＮｘを有している。マルチプレクサ９０は、アナログ入力端子ＡＩＮ０〜ＡＩＮｘから入力されるアナログ入力信号から選択した一つのアナログ入力信号を、アナログ入力信号ＡＩＮとしてＡＤ変換器２に供給する。ＡＤ変換器２は、アナログ入力信号ＡＩＮのサンプリング処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、ＡＤ変換結果を出力する。

ロジックコア部１１０は、ＡＤＣ−ＣＴＬ５０、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、Ｆｌａｓｈ（フラッシュ不揮発性メモリ）等を備える。ＡＤＣ−ＣＴＬ５０は、ＡＤ変換器２におけるＡＤ変換処理の開始やマルチプレクサ９０の選択等の制御を行う。なお、半導体装置１００は、必要に応じて、ＤＡＣ、ＰＬＬ（phase locked loop）、ＰＧＡ（Programmable Gain Amplifier）等を備えることができる。

なお、ここでは図示していないが、ＡＤ変換器２から出力されるデジタル信号は、バスを介してＣＰＵに供給される。ＣＰＵは、供給されたデジタル信号を用いて、図示しない周辺機器の制御や他の演算処理等を行う。ＣＰＵによる演算処理結果等は、ＲＡＭ（Random Access Memory）又はＦｌａｓｈに記憶される。

ここで、図８を参照して、ＡＤ変換器２の構成について説明する。図８に示すように、ＡＤ変換器２は、実施の形態１に示したＡＤ変換器１と略同様の構成を有している。ＡＤ変換器２では、複数のＲＥＦレジスタ７０が設けられている。複数のＲＥＦレジスタ７０はそれぞれ、マルチプレクサ９０のアナログ入力端子ＡＩＮ０〜ＡＩＮｘに対応して設けられている。例えば、ＲＥＦレジスタ０はアナログ入力端子ＡＩＮ０に対応し、ＲＥＦレジスタ１はアナログ入力端子ＡＩＮ１に対応する、というように、ＲＥＦレジスタ７０はマルチプレクサ９０のアナログ入力端子と１対１の関係で設けられている。

ＲＥＦ生成回路２０は、複数のチャンネルの一つのＡＤ変換処理を行うときに、当該チャンネルに対応するＲＥＦレジスタ７０の一つを参照して基準電圧を生成する。例えば、アナログ入力端子ＡＩＮ０から入力されたアナログ信号のＡＤ変換を行う場合、ＲＥＦレジスタ０に記憶された期待値を参照して、ＲＥＦ生成回路２０を制御し、基準電圧を生成する。

ＲＥＦレジスタ７０に記憶された期待値としては、実施の形態１と同様に、前回のアナログ入力端子ＡＩＮ０から入力されたアナログ信号のＡＤ変換結果を用いることができる。すなわち、ＲＥＦレジスタ０〜ＲＥＦレジスタｘにはチャンネル毎に、ＡＤ変換結果が記憶される。これにより、それぞれのチャンネルのノイズを小さくすることができ、ＡＤ変換精度を向上させることが可能となる。

なお、ＲＥＦレジスタ７０の数はチャンネル数以下であってもよい。例えば、高精度なＡＤ変換処理が要求されるチャンネルに対してはＲＥＦレジスタ７０を設け、比較的精度が要求されないチャンネルに対しては、ＲＥＦレジスタ７０を設けない。これにより、不必要な面積の拡大を抑制することができる。

なお、ＡＤ変換器２においても、演算処理を行わずに、ＡＤ変換結果ＡＤＯＵＴをそのまま期待値としてＲＥＦレジスタ７０に設定する場合には、演算回路６０を設けなくてもよい。

実施の形態３．
実施の形態３に係るＡＤ変換器について図９を参照して説明する。図９は、実施の形態３にかかるＡＤ変換器３の構成を示す図である。実施の形態３において、実施の形態２と異なる点は、複数のチャンネルにそれぞれ対応した複数のＲＥＦレジスタ７０に外部よりＡＤ変換結果の期待値を入力することが可能な点である。

図９に示すように、ＡＤ変換器３では、ソフトウェアに各チャンネルのＡＤ変換結果の期待値を記憶するＲＥＦレジスタ７０と演算回路６０の機能を持たせている。なお、図９では理解を容易にするために、演算回路６０、ＲＥＦレジスタ７０と図示している。各ＲＥＦレジスタ７０には、マルチプレクサ９０のアナログ入力端子ＡＩＮ０〜ＡＩＮｘから入力されるアナログ信号に対応したＡＤ変換結果の期待値がそれぞれ外部より設定される。

例えば、断線検出などの監視装置やセンサーシステム等においては、ＡＤ変換結果の期待値が存在する、又は、期待値を予想するアルゴリズムが存在することが考えられる。このような場合に、ＡＤ変換器３では、想定される期待値がソフトウェア経由で各ＲＥＦレジスタ７０に入力される。これにより、外部より入力された期待値付近のＡＤ変換精度を向上させることが可能である。

期待値を予測する演算が複雑な場合、ソフトウェアで予め演算処理した期待値を利用して基準電圧を生成することで、期待値付近のＡＤ変換精度を向上できる。例えば、ソフトウェア処理でバンドパスフィルタを実現し、特定の周波数帯のアナログ入力信号のＡＤ変換精度を向上できる。また、実施の形態３では、通常、ソフトウェアが保有するレジスタと演算機能を利用することで、ＡＤ変換器のハードウェア内のＲＥＦレジスタ、演算回路を削減でき、ＡＤ変換器を小型化することが可能となる。

また、複数のＡＤ変換器３のＡＤ変換結果が存在する場合、ある1台のＡＤ変換器の期待値として他のＡＤ変換器のＡＤ変換結果、又は、他のＡＤ変換器のＡＤ変換結果から予測した値を利用してもよい。

実施の形態１、３に係る逐次比較型のＡＤ変換器もまた、図７に示したようなセンサーシステム等に用いられる半導体装置に適用可能である。
なお、上述の実施の形態では、ＤＡ変換器１０、ＲＥＦ生成回路２０が容量ＤＡＣである例について説明したが、抵抗ＤＡＣでもよいし、容量ＤＡＣと抵抗ＤＡＣの組合せでもよいし、いかなる構成でも構わない。また、実施の形態では、シングルエンド入力方式の例について説明したが、差動入力方式であっても構わない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ ＡＤ変換器
２ ＡＤ変換器
３ ＡＤ変換器
１０ ＤＡ変換器
２０ ＲＥＦ生成回路
３０ コンパレータ
４０ ＳＡＲ処理部
４１ ＳＡＲレジスタ
５０ ＡＤＣ−ＣＴＬ
６０ 演算回路
７０ ＲＥＦレジスタ
８０ ＲＥＦ制御回路
９０ マルチプレクサ
１００ 半導体装置
１１０ ロジックコア部
ＡＩＮ アナログ入力信号
ＡＤＯＵＴ ＡＤ変換結果
ＡＶＲＴＣ ハイ側参照電圧
ＡＶＲＢＣ ロウ側参照電圧
ＣＯＵＴ 逐次比較結果
ＥＣＯＤＥ コード値
ＶＣＭ１ 比較用電圧
ＶＣＭ２ 基準電圧
ＳＷ１ スイッチ
ＳＷ２ スイッチ
ＳＷ３ スイッチ

Claims (13)

1. アナログ信号のサンプリング処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、ＡＤ変換結果を出力する逐次比較型のＡＤ変換器であって、
   前記アナログ信号をサンプリングしたサンプリング値と、逐次比較制御信号とに基づいて比較用電圧を生成するＤＡ変換器と、
   前記逐次比較処理に使用する基準電圧を生成する基準電圧生成回路と、
   前記比較用電圧と前記基準電圧とを比較して、逐次比較結果を出力するコンパレータと、
   前記逐次比較結果に基づいて、前記逐次比較制御信号を生成する逐次比較処理部と、
   前記ＡＤ変換処理の期待値を記憶する記憶部と、を備え、
   前記基準電圧生成回路は、前記記憶部に記憶された前記期待値に基づいて前記基準電圧を生成する、
   ＡＤ変換器。
2. 前記ＡＤ変換器は、連続して複数回の前記ＡＤ変換処理を行い、
   Ｎ（Ｎは２以上の整数）回目の前記ＡＤ変換処理を行うときに、前記記憶部は、前記期待値として、Ｎ−１回目の前記ＡＤ変換処理の前記ＡＤ変換結果を記憶し、
   前記基準電圧生成回路は、前記Ｎ−１回目の前記ＡＤ変換結果を前記基準電圧として用いる、
   請求項１に記載のＡＤ変換器。
3. 前記ＡＤ変換器は、連続して複数回の前記ＡＤ変換処理を行い、
   Ｎ（Ｎは２以上の整数）回目の前記ＡＤ変換処理を行うときに、前記記憶部は、前記期待値として、Ｎ−１回目よりも前の前記ＡＤ変換処理の前記ＡＤ変換結果を記憶し、
   前記基準電圧生成回路は、前記Ｎ−１回目よりも前の前記ＡＤ変換結果を前記基準電圧として用いる、
   請求項１に記載のＡＤ変換器。
4. 前記ＡＤ変換器は、連続して複数回の前記ＡＤ変換処理を行い、
   Ｎ（Ｎは２以上の整数）回目の前記ＡＤ変換処理を行うときに、前記記憶部は、前記期待値として、Ｎ−１回目以前の前記ＡＤ変換処理の複数の前記ＡＤ変換結果を記憶し、
   前記基準電圧生成回路は、前記Ｎ−１回目以前の複数の前記ＡＤ変換結果に基づく演算処理結果を前記基準電圧として用いる、
   請求項１に記載のＡＤ変換器。
5. 前記記憶部に記憶される期待値は、前記ＡＤ変換処理毎に更新される、
   請求項１に記載のＡＤ変換器。
6. 前記基準電圧生成回路は、前記ＡＤ変換処理毎に前記基準電圧を更新する、
   請求項１に記載のＡＤ変換器。
7. 複数のチャンネルにそれぞれ対応した複数の前記記憶部を備え、
   前記基準電圧生成回路は、前記複数のチャンネルの一つのＡＤ変換処理を行うときに、当該チャンネルに対応する複数の前記記憶部の一つを参照して前記基準電圧を生成する、
   請求項１に記載のＡＤ変換器。
8. 複数の前記記憶部は、各チャンネルのＡＤ変換結果をそれぞれ記憶し、
   前記基準電圧生成回路は、次のＡＤ変換処理を行うときに、前記記憶部に記憶された前記ＡＤ変換処理結果を前記基準電圧として用いる、
   請求項７に記載のＡＤ変換器。
9. 前記アナログ信号は、ＤＣ信号又はサンプリング周波数の１／４以下のＡＣ信号である、請求項１に記載のＡＤ変換器。
10. 前記基準電圧生成回路は、アナログ入力信号ＡＩＮに応じて、前記記憶部に記憶された前記期待値に基づく前記基準電圧の生成を停止する、
    請求項１に記載のＡＤ変換器。
11. 前記ＤＡ変換器は、複数の第１単位容量を有し、
    前記ＤＡ変換器を構成する複数の前記第１単位容量の各々の一端を前記逐次比較制御信号に基づいてハイ側参照電圧またはロウ側参照電圧と接続して前記比較用電圧を生成し、
    前記基準電圧生成回路は、前記ＤＡ変換器を構成する複数の前記第１単位容量と同数の複数の第２単位容量を有し、
    前記基準電圧生成回路を構成する複数の前記第２単位容量の各々の一端を前記期待値に基づいてハイ側参照電圧またはロウ側参照電圧と接続して前記基準電圧を生成し、
    複数の前記ＤＡ変換器を構成する第１単位容量の容量値と、複数の前記基準電圧生成回路を構成する第２単位容量の容量値とが等しい、
    請求項１に記載のＡＤ変換器。
12. アナログ信号のサンプリング処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、ＡＤ変換結果を出力する逐次比較型のＡＤ変換方法であって、
    前記アナログ信号をサンプリングしたサンプリング値と、逐次比較制御信号とに基づいて比較用電圧を生成し、
    前記ＡＤ変換処理の期待値に基づいて前記逐次比較処理に使用する基準電圧を生成し、
    前記比較用電圧と前記基準電圧とを比較して、逐次比較結果を出力し、
    前記逐次比較結果に基づいて、前記逐次比較制御信号を生成する、
    ＡＤ変換方法。
13. 連続して複数回の前記ＡＤ変換処理を行い、
    Ｎ（Ｎは２以上の整数）回目の前記ＡＤ変換処理を行うときに、前記期待値として、Ｎ−１回目の前記ＡＤ変換処理の前記ＡＤ変換結果を記憶し、
    前記Ｎ−１回目の前記ＡＤ変換結果を前記基準電圧として用いる、
    請求項１２に記載のＡＤ変換方法。

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