JP2010283484A - 逐次比較型ａｄ変換回路 - Google Patents

Abstract

【課題】逐次比較型ＡＤ変換回路において、見かけ上の変換速度を低下させることなく、比較回路でノイズを低減してＡＤ変換精度を向上させる。
【解決手段】結合容量を介して縦続接続され複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路とを備えた逐次比較型ＡＤ変換回路において、前記比較回路（１１）の増幅段の出力端子に接続された負荷容量調整手段（１６）と、負荷容量調整手段の容量値を変更する信号を生成する制御回路（１５）とを設け、上位ビットを変換する際には負荷容量調整手段の容量値を小さくさせ、下位ビットを変換する際には前記負荷容量調整手段の容量値を大きくさせるようにした。
【選択図】図１

Description

本発明は、逐次比較型ＡＤ変換回路における変換精度を向上させる技術に関し、特にチョッパ型コンパレータを備えたＡＤ変換回路に利用して好適な技術に関する。

携帯電話、ＰＤＡ（Personal Digital Assistants）、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは温度や電池の電圧等を監視して制御を行っている。そのため、機器には温度や電池の電圧等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路を内蔵するものが用いられることが多い。

また、マイクロプロセッサなどに内蔵されるＡ／Ｄ変換回路は、その回路規模が小さなものが望まれる。そのようなＡ／Ｄ変換回路として、例えば図１４に示すようなＣＭＯＳインバータを増幅器として利用するいわゆるチョッパ型コンパレータを用いたＡ／Ｄ変換回路が知られている。

このＡ／Ｄ変換回路においては、サンプリングクロックによってＣＭＯＳインバータの入出力端子間をショートした状態でアナログ信号の入力側のスイッチ（サンプリングスイッチ）ＳＳ１をオンさせて、インバータの論理しきい値電圧を基準にして入力信号Ｖｉｎを容量Ｃｓにサンプリングする。その後、サンプリングスイッチＳＳ１をオフし、比較電圧の入力側のスイッチＳＳ２をオンさせて比較電圧Ｖrefをサンプリング容量Ｃｓに印加するとともに、ＣＭＯＳインバータの入出力間を遮断させることで、各インバータが増幅器として動作して出力が変化する。このとき入力は３段のインバータによって増幅されるため、出力はほぼ論理レベルである電源電圧Ｖｃｃまたは接地電位ＧＮＤとなり、ＶｉｎとＶrefとの大小関係の判定結果が出力される。

特開平７−９５０８０号公報

チョッパ型コンパレータを用いたＡＤ変換回路では、サンプリング時に抵抗やトランジスタなどの素子が発生する熱雑音や基板に流れるリーク電流によるノイズ（基板ノイズ）をサンプリングコンデンサに取り込んでしまうことによりＡＤ変換結果に誤差が生じる他、比較時に増幅段としてのＣＭＯＳインバータで発生するノイズによってもＡＤ変換結果に誤差が生じる。

ここで、ＣＭＯＳインバータで発生するノイズは、インバータの負荷容量（寄生容量）をＣLとすると、２ｋＴ／３ＣLで表わされる（ｋはボルツマン定数、Ｔは絶対温度）。これより、負荷容量ＣLを大きくすればインバータのノイズを低減することができることが分かる。しかしながら、チョッパ型コンパレータにおけるＣＭＯＳインバータの負荷容量の大きさは、動作速度に与える影響が非常に大きく、負荷容量を大きくすると動作速度が低下する。そのため、従来は一般に負荷容量が小さくなるように設計が行なわれている。

一方、抵抗の熱雑音や基板ノイズをサンプリングコンデンサに取り込むことにより生じるエラーは、サンプリングコンデンサの容量値を大きくすることなどの対策によって低減することはできるが、そのようにすると面積が増加してコストアップを招くとともに、変換速度が低下するなど別の問題が発生する。なお、サンプリングコンデンサに取り込まれる熱雑音は、抵抗で発生する雑音ＶR²に、図２に示すようなローパスフィルタによる積分がかけられる形となり、ｋＴ／Ｃで表わされる。

なお、上記のように変換速度の高速化とノイズの低減とがトレードオフの関係にある点に着目して、サンプリングコンデンサとサンプリングスイッチを２系統設け、入力信号のレベルに応じてコンデンサを切り替えることで、ＡＤ変換精度の向上と変換速度の両立を図るようにした発明が提案されている（特許文献１）。しかし、この発明は、サンプリングコンデンサとサンプリングスイッチを２系統有するため、半導体集積回路化する場合には回路の占有面積が大幅に増加してコストアップを招くという不具合がある。また、ＣＭＯＳインバータで発生するノイズによってもＡＤ変換結果に誤差が生じるが、特許文献１の発明においては、比較回路を構成するインバータの出力端子と接地点との間に存在する負荷容量（寄生容量）については全く考慮していないため、ＣＭＯＳインバータで発生するノイズによる誤差を防止することができない。

ところで、インバータで発生するノイズ（熱雑音）を低減するにはインバータの負荷容量を大きくするのが有効である。しかし、上述したように、インバータの負荷容量を大きくするとコンパレータの動作速度が低下するため、従来は負荷容量（寄生容量）が小さくなるように設計が行なわれており、ノイズの低減が充分になされずＡＤ変換精度が低下するという課題があることが分かった。

この発明は上記のような課題に着目してなされたものでその目的とするところは、逐次比較型ＡＤ変換回路において、見かけ上の変換速度を低下させることなく、比較回路でノイズを低減してＡＤ変換精度を向上させることができるようにすることにある。

本発明の他の目的は、逐次比較型ＡＤ変換回路において、誤った比較判定を減らしＡＤ変換精度を向上させることができるようにすることにある。

本発明のさらに他の目的は、逐次比較型ＡＤ変換回路において、ノイズによるエラーを補正しＡＤ変換精度を向上させることができるようにすることにある。

上記目的を達成するため、この発明は、
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路において、
前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるように構成したものである。

従来の比較回路の増幅段の出力電圧は、変換の初期の段階すなわち上位ビットの比較動作ほど目標のレベルに達するまでの静定時間が長く、比較回数を重ねて下位ビットへ移行するほど静定時間は短くなるが、本発明の上記した構成によれば、上位ビットの変換時には増幅段の負荷容量を小さくするため高速で比較動作が行なわれる一方、下位ビットの変換時には負荷容量が大きくされるため静定時間は従来に比べて長くなるがノイズ低減効果は高くなる。また、比較回路を動作させるクロックの周期は最上位ビットの静定時間で決定されるので、下位ビットの静定時間が従来よりも長くなったとしても全体としてのＡＤ変換時間を引き延ばすことなく、ノイズを低減して誤差の発生を抑えることができる。

ここで、望ましくは、下位ビットを変換する際に前記負荷容量調整手段が接続されている前記増幅段の出力電圧の静定時間が、上位ビットを変換する際の最大静定時間と同一となるように、前記負荷容量調整手段の容量値を変更するように構成する。これにより、比較動作の高速化と低ノイズ化の両方をバランス良く達成することができる、つまり見かけ上の変換速度を全く低下させない範囲で最大限の低ノイズ化が図れるようになる。

また、望ましくは、前記負荷容量調整手段は、１または２以上の容量素子と、いずれかの容量素子と直列に接続されたスイッチ素子とを備え、前記スイッチ素子がオンまたはオフ状態にされることにより容量値が変更されるように構成する。これにより、比較的簡単な構成でかつ半導体集積回路化に適した負荷容量調整手段を実現することができる。

本出願の他の発明は、
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路において、
前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
前記比較回路の初段の増幅段の入力端子に一方の端子が接続された１または２以上の容量と、前記比較回路の出力に基づいて前記容量の他方の端子に印加する電圧を切替え可能なスイッチ手段を有するサブＤＡ変換回路と、
前記比較回路の出力に応じて前記サブＤＡ変換回路の制御信号を生成し前記比較回路に冗長比較を実行させ、前記比較回路の出力の平均化処理を行なって前記レジスタの値の補正信号を生成するとともに、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるとともに、前記ローカルＤＡ変換回路を用いた通常のＡＤ変換動作の後に該変換結果をスタート値として前記サブＤＡ変換回路を用いた冗長比較動作を実行するように構成した。

上記した構成によれば、上位ビットの変換時には増幅段の負荷容量を小さくするため高速で比較動作が行なわれる一方、下位ビットの変換時には負荷容量が大きくされるため、ＡＤ変換時間を引き延ばすことなくノイズを低減して誤差の発生を抑えることができるとともに、通常のＡＤ変換動作の後に行なわれる冗長比較によって増幅段の切り換わりノイズによる誤差を補正したＡＤ変換値を得ることができる。

ここで、望ましくは、前記制御回路は、前記サブＤＡ変換回路を用いた冗長比較を複数回実行させ、前記ローカルＤＡ変換回路を用いた通常のＡＤ変換動作の結果と前記複数回の冗長比較の結果との平均化処理を行ない、該平均化処理の結果に応じて前記レジスタの値を変更可能に構成する。これにより、増幅段の切り換わりノイズ等による誤差を補正したより正確なＡＤ変換値が得られるようになる。

本出願のさらに他の発明は、
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、を備えた逐次比較型ＡＤ変換回路において、
前記比較回路は、
前記複数の増幅段のうち初段の増幅段を共通にし、その後段にそれぞれ結合容量を介して接続された第１増幅段を有する第１比較部および第２増幅段を有する第２比較部と、
前記第１増幅段の入力端子に接続された第１比較点シフト回路および前記第２増幅段の入力端子に接続された第２比較点シフト回路と、
前記第１比較部の出力および第２比較部の出力に応じて所定のコードを生成し、生成したコードを演算処理して前記レジスタに格納する値を生成する論理回路部と、
を備え、前記第１比較点シフト回路および第２比較点シフト回路は、前記入力アナログ電圧と前記比較電圧との電位差を前記第１比較部および第２比較部でそれぞれ増幅する際に、前記比較電圧を互いに逆の方向へ所定量ずらすように動作し、
前記制御回路は、上位ビットを変換する際には前記負荷容量調整手段の容量値を小さくさせ、下位ビットを変換する際には前記負荷容量調整手段の容量値を大きくさせるように構成した。

上記した構成によれば、上位ビットの変換時には増幅段の負荷容量を小さくするため高速で比較動作が行なわれる一方、下位ビットの変換時には負荷容量が大きくされるため、ＡＤ変換時間を引き延ばすことなくノイズを低減して誤差の発生を抑えることができる。また、本来の比較点を避けた２つの比較点で比較を行なうため、誤判定が起きにくくなるとともに、第１比較部と第２比較部とを設け、２つの比較部で並行して判定を行なうため、変換に要する時間が長くならなくて済む。

ここで、望ましくは、前記論理回路部が生成する前記所定のコードは３種類設定され、第１コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧よりも高い電圧を生成し、第２コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧と同一の電圧を生成し、第３コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧よりも低い電圧を生成するように構成する。これにより、前回の比較結果に応じて次回の比較動作における比較電圧が変わることで、比較ミスが発生したとしてもその後の比較動作でミスを補正する方向に判定を導くことができ、最終的に誤りの少ない変換結果が得られる。

また、望ましくは、前記第１比較点シフト回路および第２比較点シフト回路は、それぞれ前記第１増幅段の入力端子または前記第２増幅段の入力端子に一方の端子が接続された第１容量および第２容量と、前記第１容量の他方の端子に印加する電圧を切り替える第１切替えスイッチおよび前記第２容量の他方の端子に印加する電圧を切り替える第２切替えスイッチを備え、前記第１切替えスイッチおよび前記第２切替えスイッチが切り替える電圧の方向が異なるように構成する。これにより、比較的簡単な回路で第１比較点シフト回路および第２比較点シフト回路を実現することができる。

本発明によれば、逐次比較型ＡＤ変換回路において、見かけ上の変換速度を低下させることなく、比較回路でノイズを低減してＡＤ変換精度を向上させることができるようになる。また、誤った比較判定を減らしＡＤ変換精度を向上させることができる。さらに、ノイズによるエラーを補正しＡＤ変換精度を向上させることができるようになるという効果がある。

本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す回路構成図である。 サンプリングコンデンサＣｓや増幅段の負荷容量をＣとするローパスフィルタとその入出力特性を示す説明図である。 逐次比較型ＡＤ変換回路における変換ビット数と１ビット当たりの静定時間（最大値）との関係を示すグラフである。 逐次比較型ＡＤ変換回路における変換ビットと最上位ビットの静定時間と同一となる増幅段の負荷容量比との関係を示すグラフである。 負荷容量調整手段の具体例を示す回路図である。 実施例の逐次比較型ＡＤ変換回路のチョッパ型コンパレータの他の構成例を示す回路図である。 本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す回路構成図である。 第２の実施形態のＡＤ変換回路において、横軸に時間軸をとってローカルＤＡ変換回路の出力電圧（Ｖref）のレベルを各サイクル毎に示したタイムチャートである。 本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す回路構成図である。 第３の実施形態のＡＤ変換回路において、４ビットＡＤ変換を例にとって各ビットの比較結果を示すコードの処理の仕方を示す説明図である。 第３の実施形態のＡＤ変換回路における（ｎ−１）ビット目の比較動作と（ｎ−２）ビット目の比較動作の部分を取り出して示す動作説明図である。 （Ａ）は第３の実施形態のＡＤ変換回路においてＡＤ変換を行なった場合の変換動作中のローカルＤＡＣの出力電圧の変化の一例を示す説明図、（Ｂ）は従来の一般的なＡＤ変換回路において誤判定が発生した場合の変換の様子を示す変換説明図である。 横軸にアナログ入力電圧をとって、インバータの切り換わり頻度およびＡＤ変換出力のコード変化との関係を示すもので、（Ａ）は切り換わり頻度のばらつきが小さい場合、（Ｂ）は切り換わり頻度のばらつきが大きい場合を示す説明図である。 チョッパ型コンパレータを備えた従来のＡＤ変換回路の構成例を示す回路構成図である。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す。図１に示されているＡＤ変換回路は、アナログ入力端子に入力されたアナログ入力Ｖinと基準電圧端子に印加された比較電圧Ｖrefとを交互にサンプリングして差電圧を保持するサンプル・ホールド回路１１と、該サンプル・ホールド回路１１によってサンプリングされた差電圧を増幅するチョッパ型コンパレータ１２と、該チョッパ型コンパレータ１２の出力を順次取り込む逐次比較レジスタ１３と、該レジスタ１３から出力される信号によって内部のスイッチが切り替わることでレジスタ１３の出力コードをＤＡ変換した電圧を比較電圧Ｖrefとして上記サンプル・ホールド回路１１へ出力するローカルＤＡ変換回路１４と、コンパレータ１２の出力を入力とし所定の信号を出力する制御回路１５と、コンパレータ１２の各ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の出力端子に接続された負荷容量調整手段１６ａ，１６ｂ，１６ｃとを備える。

サンプル・ホールド回路１１は、サンプリングクロックφｓとその逆相のクロック／φｓによって相補的にオン、オフされる一対のサンプリング用スイッチＳＳ１，ＳＳ２と、該スイッチＳＳ１，ＳＳ２の接続ノードと上記チョッパ型コンパレータ１２の入力端子との間に接続されたサンプリング容量Ｃｓとからなる。

また、チョッパ型コンパレータ１２は、３個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を、容量Ｃ２，Ｃ３を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチＳ１，Ｓ２，Ｓ３を設けた構成とされている。

この実施例のコンパレータ１２においては、サンプリング期間にスイッチＳ１，Ｓ２，Ｓ３がオンされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値ＶLTと等しい電位になる。そのため、サンプル・ホールド回路１１では、サンプリングクロックφｓによって入力端子側のスイッチＳＳ１がオン状態にされる。これによって、サンプリング容量Ｃｓには、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＣｓにはＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。また、容量Ｃ２，Ｃ３には、各インバータの論理しきい値の差分の電圧（ＶLT2−ＶLT1），（ＶLT3−ＶLT2）がチャージされる。

比較判定時（ホールド期間）には、サンプル・ホールド回路１１では、サンプリングクロック／φｓによってリファレンス側のスイッチＳＳ２がオン状態にされる。これによって、サンプリング容量Ｃｓには、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとの電位差（Ｖref−Ｖｉｎ）に応じた電荷が残る。また、コンパレータ１２においては、φｓによってスイッチＳ１，Ｓ２，Ｓ３がオフされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。

そして、このとき初段のインバータＩＮＶ１の入力端子には、サンプリング容量Ｃｓを介して電位差（Ｖref−Ｖｉｎ）が伝達され、その電位差がインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３によって次第に増幅されて行く。その結果、インバータＩＮＶ３の出力には、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとを比較した結果が現われる。具体的には、ＶｉｎがＶrefよりも高いときはインバータＩＮＶ３の出力はロウレベル（接地電位ＧＮＤ）に、またＶｉｎがＶrefよりも低いときはインバータＩＮＶ３の出力はハイレベル（電源電圧Ｖｄｄ）になる。

制御回路１５は、上記サンプル・ホールド回路１１およびコンパレータ１２に対するクロックφｓ，／φｓを生成するとともに、負荷容量調整手段１６ａ，１６ｂ，１６ｃに対する制御信号を生成して出力する。また、制御回路１５は、例えば内部にカウンタを備え何ビット目の比較動作を実行しているかを把握しながら制御信号を生成するように構成される。

ここで、負荷容量調整手段１６ａ〜１６ｃにより負荷容量を調整することとした理由について説明する。

逐次比較型ＡＤ変換回路においては、増幅段の出力電圧は、図２に示すようなＲとＣのローパスフィルタの積分動作によって、入力電圧が急峻に立ち上がっても出力が目標のレベルに達するまでに時間を要するとともに、変換の初期の段階すなわち上位ビットの比較動作ほど基準電圧の変化が大きいため、電圧が目標のレベルに達するまでの静定時間が長く、比較回数を重ねて下位ビットへ移行するほど静定時間は短くなる。

そこで、図１の実施形態のＡＤ変換回路においては、上位ビットの変換時にはコンパレータ１２の各増幅段の負荷容量を小さくして高速な比較動作を行なわせ、下位ビットの変換時には負荷容量が大きくしてノイズ低減効果が高くなるように、負荷容量調整手段１６ａ〜１６ｃを制御することとした。このような制御を行なうことで全体としてのＡＤ変換時間を引き延ばすことなく、誤差の発生を抑えることができる。

次に、負荷容量調整手段１６ａ〜１６ｃによる負荷容量の望ましい調整の仕方について説明する。

本発明者が図１４のようなＡＤ変換回路について、ＡＤ変換のビット数と静定時間との関係を調べたところ、最大値すなわち最上位ビットの静定時間とＡＤ変換のビット数との間には図３に示すような比例関係にあった。

さらに、図１４のＡＤ変換回路における増幅段（インバータ）の負荷容量について、最上位ビットの静定時間と同一の時間とするために必要な各変換ビットでの容量値を、１４ビット、１３ビット、１２ビット、１１ビットのＡＤ変換回路について試算した。そして、その容量値と増幅段（インバータ）の最小負荷容量値との容量比を求めたところ、図４のような結果が得られた。

従って、比較回数すなわち変換ビットが進むほど負荷容量が図４の特性に従って増加するように負荷容量調整手段１６ａ〜１６ｃを制御すれば、全体としてのＡＤ変換時間を引き延ばすことなく誤差の発生を抑えることができる。具体的には、図４より、１４ビットのＡＤ変換では、第６ビットの変換の際には容量比を約２倍、第３ビットでは約４倍、第１ビットでは約７倍、そして第０ビットでは約１４倍にしてやればよいことが分かる。ただし、毎回負荷容量を変化させるような回路は構成が複雑であり、占有面積も多くなる。また、特に最初の方すなわち上位ビットの変換の際は容量比があまり大きく変化しないので、図４の各特性線よりも下側の範囲において、数段階で容量値を切り替えてやればよい。

次に、上記のような切替えが可能な負荷容量調整手段１６ａ，１６ｂ，１６ｃの具体例を、図５を用いて説明する。図５（ａ）〜（ｆ）は、それぞれ負荷容量調整手段の回路例を示している。図５において、符号ＩＮＶｉで示されているのは、コンパレータ１２の各増幅段（インバータ）を構成するＰチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｑ１とＮチャネルＭＯＳトランジスタＱ２とからなるＣＭＯＳインバータである。

図５（ａ）の負荷容量調整手段は、インバータの出力ノードと接地点との間に直列に接続された１個の容量素子Ｃl1および１個のオン、オフ・スイッチとから構成されており、このスイッチが制御回路１５からの信号によってオンまたはオフ状態に制御されることで容量値が変化する。図５（ｂ）の負荷容量調整手段は、２個の直列形態の容量素子Ｃl1，Ｃl2およびＣl2と並列のオン、オフ・スイッチとから構成されている。図５（ｃ）の負荷容量調整手段は、２個の直列形態の容量素子Ｃl1，Ｃl2と、該Ｃl2と並列に接続された直列形態の容量素子Ｃl3およびオン、オフ・スイッチとから構成されている。図５（ｄ）の負荷容量調整手段は、２個の並列形態の容量素子Ｃl1，Ｃl2と、該Ｃl2と直列に接続されたオン、オフ・スイッチとから構成されている。

さらに、図５（ｅ）の負荷容量調整手段は図５（ｄ）の容量素子Ｃl1と直列にオン、オフ・スイッチを設けたものである。図５（ｆ）の負荷容量調整手段は、直列形態の２個の容量素子Ｃl1，Ｃl2およびオン、オフ・スイッチと、Ｃl1とＣl2の接続ノードに接続された直列形態の２個の容量素子Ｃl3，Ｃl4およびオン、オフ・スイッチと、Ｃl3とＣl4の接続ノードに接続された直列形態の２個の容量素子Ｃl5，Ｃl6およびオン、オフ・スイッチと、Ｃl5とＣl6の接続ノードに接続された直列形態の１個の容量素子Ｃl7およびオン、オフ・スイッチと、から構成されている。

上記負荷容量調整手段のうち（ａ）〜（ｄ）は容量値を２段階に切替え可能なもの、（ｅ）は３段階に切替え可能なもの、（ｆ）は１２段階に切替え可能なものである。なお、図５には容量値を段階的に切替え可能にした具体例を示したが、ＭＯＳＦＥＴのゲート容量やバリキャップダイオードなど印加電圧に応じて容量値が変化する可変容量素子を使用して容量値を変えられるように構成しても良い。

また、図１の実施形態では、３つの増幅段毎に負荷容量調整手段を設けたものを示したが、１つの増幅段あるいは２つの増幅段に負荷容量調整手段を設けるようにしてもよい。ここで、２段目以降の増幅段で発生するノイズの入力換算ノイズは１段目に比べると小さいので、１つの増幅段にのみ負荷容量調整手段を設ける場合には、１段目の増幅段に設けるのが望ましい。ただし、１段目の増幅段のゲインが小さい場合には、２段目の増幅段にのみ負荷容量調整手段を設けてもよい。

さらに、図６のように、ＣＭＯＳインバータの入力端子と出力端子との間にフィードバック容量Ｃｆを接続して、ゲイン調整可能に構成したチョッパ型コンパレータにおいて、インバータの出力に負荷容量調整手段１６ｉを設けるようにしてもよい。フィードバック容量を設けたコンパレータはそれ自身でフィードバック容量を持たないコンパレータに比べてノイズを低減できるが、負荷容量調整手段を設けることでさらにノイズを低減することができる。

なお、上記実施形態では、ビット数が固定のＡＤ変換回路を想定して、上位ビットを変換するときは増幅段の負荷容量を小さくして高速化を図り、下位ビットを変換するときは増幅段の負荷容量を大きくしてノイズの低減を図ると説明したが、上記実施形態を、変換可能なビット数が可変であるＡＤ変換回路に適用して、ビット数が多い時は負荷容量を大きくしてノイズの低減を図り、ビット数が少ない時は負荷容量を小さくして高速化を図るようにしてもよい。

また、ＡＤ変換回路が、ＣＰＵ（中央処理装置）を有するマイクロプロセッサのようなＬＳＩに搭載されるものである場合には、ＣＰＵによって上記負荷容量の値を設定可能なレジスタを設け、このレジスタの設定値に応じて負荷容量調整手段を制御するように構成することも可能である。

図７は、本発明の負荷容量調整機能を備えたチョッパ型コンパレータを使用して好適な他のＡＤ変換回路の実施形態を示す。

この実施形態は、コンパレータ１２の初段のＣＭＯＳインバータＩＮＶ１の入力端子に接続されたサブＤＡ変換回路（ＳｕｂＤＡＣ）１７を設けたものである。特に限定されるものではないが、負荷容量調整手段１６は初段のＣＭＯＳインバータＩＮＶ１の出力端子に接続されている。他のＣＭＯＳインバータにも負荷容量調整手段を設けるようにしてもよい。負荷容量調整手段１６の具体例および機能は、前記実施形態と同様であるので、説明は省略する。

サブＤＡ変換回路１７は、初段のインバータＩＮＶ１の入力端子に一方の端子が接続された容量ＣDA1……ＣDAkと、各容量ＣDA1……ＣDAkの他方の端子に接続され、所定の基準電圧Ｖref_hまたはＶref_lを選択的に印加する切替えスイッチＳＷ11……ＳＷ1kとにより構成されている。Ｖref_hとＶref_lは、ＡＤ変換可能な電圧範囲ＦＳＲ（Full Scale Range）の上限値と下限値に相当する電圧である。

容量ＣDA1……ＣDAkは、それぞれ２⁰，２¹，……２^k-1の重みを有する関係となるように容量値が設定される。そして、そのうち最も小さな容量ＣDAkは、例えばローカルＤＡ変換回路１４が重み容量を使用した電荷分配型の回路である場合には、そのローカルＤＡ変換回路を構成する重み容量のうち最も小さな容量と同一もしくはそれよりも小さな容量値とする。スイッＳＷ11……ＳＷ1kは、制御回路１５からの信号によって印加する電圧の切り替え動作を行なう。なお、ローカルＤＡ変換回路１４を構成する重み容量の重み付けを２⁰，２¹，……２ⁿとすると、ｋはｎよりも小さな正の整数である。サブＤＡ変換回路１６内の重み付けされた容量のうち最大のものの容量値を、ローカルＤＡ変換回路１４内の重み付けされた容量のうち最小のものと同一の容量値に設定することも可能である。

制御回路１５は、後述の冗長比較動作によってコンパレータ１２から出力される複数回の冗長比較結果の平均化を行なう機能を有するように構成される。かかる機能は、コンパレータ１２の冗長比較結果を保持するレジスタ（アキュームレータ）と複数回の冗長比較結果の平均をとる演算回路（加算器）などから構成することができる。

逐次比較レジスタ１３には、コンパレータ１２の出力がＡＮＤゲートのような伝送ゲートＧ１を介して供給／遮断可能にされており、伝送ゲートＧ１は制御回路１５によって、ローカルＤＡ変換回路１４による通常のＤＡ変換が開始される際にはコンパレータ１２の出力を逐次比較レジスタ１３へ伝達し、通常のＤＡ変換が終了するとコンパレータ１２の出力の逐次比較レジスタ１３への伝達を遮断するように制御される。

次に、本実施形態のＡＤ変換回路の動作手順を、図８を用いて説明する。図８は、横軸に時間軸をとってローカルＤＡ変換回路の出力電圧（Ｖref）のレベルを各サイクル毎に示したものである。

図８において、符号Ｔ１で示されている期間は、ローカルＤＡ変換回路１４を使用した通常のＡＤ変換動作を行なう期間であり、ＤＡＣの出力を切替えながら重み容量の数と同一の回数（ｎ回）だけ比較動作が行なわれる。符号Ｔ２で示されている期間は、サブＤＡ変換回路を使用した冗長比較動作を行なう期間であり、冗長比較は同じシーケンスが複数回（ｍ回）繰り返される。また、各冗長比較では図１のスイッＳＷ11……ＳＷ1kを切り替えることでｋ回の比較が行なわれる。

さらに、通常のＡＤ変換の後に行なわれる冗長比較は、通常のＡＤ変換によって得られた変換結果をスタート値としてつまり逐次比較レジスタにＡＤ変換値を保持したまま新たにサンプリングをしないで開始される。なお、図８には示されていないが、ｍ回の冗長比較シーケンスが終了すると、通常のＡＤ変換の変換結果の下位ビットと上記ｋ回の冗長比較結果を平均化してその平均値に応じて、通常のＡＤ変換で得られ逐次比較レジスタに保持されている値に対して加算または減算の処理を行なう。

なお、通常のＡＤ変換動作中（サンプリング中を含む）は、サブＤＡ変換回路では最も大きな容量ＣDAkの端子に切替えスイッチＳＷ1kにより電圧Ｖref_hが印加され、それよりも小さな容量ＣDAk-1〜ＣDA1の端子には切替えスイッチＳＷ1k-1〜ＳＷ11により電圧Ｖref_lが印加される。そして、冗長比較では、先ずスイッチＳＷ1kにより最も大きな容量ＣDAkの端子の印加電圧がＶref_hからＶref_lへ切り替えられる。これにより、ローカルＤＡ変換回路１４から出力される基準電圧Ｖrefを下げたのと同じ状態にされる。この状態でコンパレータ１２が動作して比較を行ない、コンパレータの出力に応じてその後、容量ＣDAk-1〜ＣDA1の端子に印加される電圧がＶref_hまたはＶref_lにされることで、冗長比較が実行される。

本発明者が試算したところによると、通常のＡＤ変換後に冗長比較シーケンス１回の実行でＳＮ比３ｄＢの改善を、また冗長比較シーケンス３回の実行でＳＮ比６ｄＢ、冗長比較シーケンス１５回の実行でＳＮ比１２ｄＢの改善を図ることができることが分かった。従って、ＡＤ変換出力の許容ずれが２コードの場合には＋３回の冗長比較を行ない、許容ずれが３コードの場合には＋６回の冗長比較、許容ずれが４コードの場合には＋１５回の冗長比較を行なうのが望ましい。なお、冗長比較シーケンスを１５回実行する場合においても、下位ビットの比較では基準電圧の変化量が小さく静定時間も短くなるので、比較時間を通常よりも短くできるとともに、ｋの値もｎの値に比べて比較的小さくできるので、極端な変換時間の増加にはならない。

また、各冗長比較シーケンスにおける比較回数すなわちサブＤＡ変換回路のビット数に関しては、ＡＤ変換の出力コードの誤差発生範囲＝目標値±２ＬＳＢとすると、通常のＡＤ変換での変換結果がずれていることも考慮して、±４ＬＳＢの範囲で補正を可能にするのがよく、それには３ビットの冗長比較（ｋ＝３）とすれば良い。

ところで、逐次比較型ＡＤ変換回路では、サンプリング時に抵抗やトランジスタなどの素子が発生する熱雑音や基板に流れるリーク電流によるノイズ（基板ノイズ）をサンプリングコンデンサに取り込んでしまうことによりＡＤ変換結果に誤差が生じる他、比較時に増幅段で発生する切り換わりノイズによってもＡＤ変換結果に誤差が生じる。

図１３には、横軸にアナログ入力電圧をとって、インバータの切り換わり頻度およびＡＤ変換出力のコード変化との関係を示す。このうち（Ａ）は切り換わり頻度のばらつきが小さい場合、（Ｂ）は切り換わり頻度のばらつきが大きい場合を示している。

図１３より、（Ａ）のように切り換わり頻度のばらつきが小さい場合には、上段のグラフより変換結果は安定しておりエラーが発生するおそれは少ないが、（Ｂ）のように切り換わり頻度のばらつきが大きい場合には、変換結果は不安定となりエラーが発生し易くなることが分かる。具体的には、切り換わり頻度のばらつきが正規分布をなすとき±３．３σが１ＬＳＢ（例えば１ｍＶ）よりも広くなると、（Ｂ）のように切り換わり頻度の分布の一部が重なる、つまりどのようなアナログ入力をＡＤ変換しても一定のデジタルコード出力が得られなくなり、エラーが発生しやすくなる。

特に、チョッパ型コンパレータを備えたＡＤ変換回路においては、図１３（Ｂ）のような特性になることが多い。これに対し、本実施形態においては、通常のＡＤ変換後にその変換結果を引き継いでそのまま下位ビットの冗長比較を複数回実行し平均化することで、図１３（Ｂ）の分布の中央に近いあたりの出力コードが得られ、インバータの切り換わりノイズ等による誤差を補正した値が得られるようになる。

なお、ＡＤ変換回路がＣＰＵ（中央処理装置）を有するマイクロプロセッサのようなＬＳＩに搭載されるものである場合には、ＣＰＵによって上記ｋやｍの値を設定可能なレジスタを設け、制御回路１５がこのレジスタの設定値に応じた比較回数でサブＤＡ変換回路１７を動作させるように構成することも可能である。

図９は、本発明の負荷容量調整機能を備えたチョッパ型コンパレータを使用して好適なさらに他のＡＤ変換回路の実施形態を示す。特に限定されるものではないが、負荷容量調整手段１６は初段のＣＭＯＳインバータＩＮＶ１の出力端子に接続されている。他のＣＭＯＳインバータにも負荷容量調整手段を設けるようにしてもよい。負荷容量調整手段１６の具体例および機能は、前記実施形態と同様であるので、説明は省略する。

この実施形態においては、チョッパ型コンパレータ１２は、３個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ21，ＩＮＶ31を、結合容量Ｃ21，Ｃ31を介して縦続接続し、各インバータ毎に入出力端子間を短絡するスイッチＳ１，Ｓ21，Ｓ31を設けるとともに２段目のインバータＩＮＶ２１の入力側に比較点シフト回路ＣＰＳ１を接続した第１のコンパレータ部ＣＭＰ１と、初段のインバータＩＮＶ１を共通にしてその後段に結合容量Ｃ22，Ｃ32を介して２個のＣＭＯＳインバータＩＮＶ22，ＩＮＶ32を縦続接続するとともにインバータＩＮＶ22の入力側に比較点シフト回路ＣＰＳ２を接続した第２のコンパレータ部ＣＭＰ２と、論理回路部ＬＧとから構成されている。そして、第１と第２のコンパレータ部ＣＭＰ１，ＣＭＰ２の出力が論理回路部ＬＧに供給され、論理回路部ＬＧは２つの出力に基づいて、比較点シフト回路ＣＰＳ１，ＣＰＳ２の制御信号を生成するように構成されている。

コンパレータ部ＣＭＰ１においては、サンプリング期間にスイッチＳ１，Ｓ21，Ｓ31がオンされてインバータＩＮＶ１，ＩＮＶ21，ＩＮＶ31の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値ＶLTと等しい電位になる。そのため、サンプル・ホールド回路１１では、サンプリングクロックφｓによって入力端子側のスイッチＳＳ１がオン状態にされると、サンプリング容量Ｃｓには、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＣｓにはＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。また、結合容量Ｃ21，Ｃ31には、各インバータの論理しきい値の差分の電圧（ＶLT21−ＶLT1），（ＶLT31−ＶLT21）がチャージされる。コンパレータ部ＣＭＰ２のインバータＩＮＶ22とＩＮＶ32は、入出力端子間のスイッチＳ22，Ｓ32がオンされて、同様に、結合容量Ｃ22，Ｃ32に各インバータの論理しきい値の差分の電圧がチャージされる。

比較判定時（ホールド期間）には、サンプル・ホールド回路１１では、サンプリングクロック／φｓによってリファレンス側のスイッチＳＳ２がオン状態にされる。これによって、サンプリング容量Ｃｓには、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとの電位差（Ｖref−Ｖｉｎ）に応じた電荷が残る。また、コンパレータ１２においては、φｓによってスイッチＳ１，Ｓ21，Ｓ31がオフされてインバータＩＮＶ１，ＩＮＶ21，ＩＮＶ31の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。

そして、このとき初段のインバータＩＮＶ１の入力端子には、サンプリング容量Ｃｓを介して電位差（Ｖref−Ｖｉｎ）が伝達され、第１のコンパレータ部ＣＭＰ１ではその電位差がインバータＩＮＶ１，ＩＮＶ21，ＩＮＶ31によって次第に増幅されて行く。また、第２のコンパレータ部ＣＭＰ２でも同様にその電位差がインバータＩＮＶ１，ＩＮＶ22，ＩＮＶ32によって次第に増幅されて行く。その結果、インバータＩＮＶ31とＩＮＶ32の出力には、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとを比較した結果が現われる。

この実施形態においては、比較点シフト回路ＣＰＳ１は、インバータＩＮＶ21の入力端子に一方の端子が接続された容量ＣS1と、該容量の他方の端子に接続され所定の基準電圧Ｖref0とＶref1とに切り替え可能なスイッチＳＷ１１とにより構成されている。また、比較点シフト回路ＣＰＳ２は、インバータＩＮＶ22の入力端子に一方の端子が接続された容量ＣS2と、該容量の他方の端子に接続され所定の基準電圧Ｖref0とＶref2とに切り替え可能なスイッチＳＷ１２とにより構成されている。容量ＣS1とＣS2は、互いに同一であって、例えばローカルＤＡ変換回路１４を構成する重み容量のうち最も小さな容量と同一の容量値とすることができる。

スイッチＳＷ１１とＳＷ１２は互いに逆方向に変化する電圧をＣS1，ＣS2へ印加するように電圧の切り替え動作を行なう。すなわち最初に同じ電圧基準電圧Ｖref0を印加して、その後一方にはＶref0よりも高い電圧Ｖref1を印加し、他方にはＶref0よりも低い電圧Ｖref2を印加するように切替えスイッチＳＷ１１，ＳＷ１２と印加電圧が制御される。しかも、スイッチＳＷ１１とＳＷ１２の切り替えすなわち基準電圧の切り替えはサンプリングクロックφｓに同期して行なわれる。なお、最初に同じ電圧基準電圧Ｖref0を印加するのでなく、異なる電圧Ｖref1，Ｖref2を印加しその後一方には最初に印加した電圧Ｖref1よりも高い電圧Ｖref1’を印加し、他方にはＶref2よりも低い電圧Ｖref2’を印加するようにしてもよい。

上記のように、比較点シフト回路ＣＰＳ１では容量ＣS1の端子に印加する電圧を、サンプリング時と比較動作時とでＶref0→Ｖref1のように上げる方向に切り替える一方、比較点シフト回路ＣＰＳ２では容量ＣS2の端子に印加する電圧をＶref0→Ｖref2のように下げる方向に切り替えることによって、比較点シフト回路ＣＰＳ１では容量Ｃ21より電荷を引抜き、比較点シフト回路ＣＰＳ２では容量Ｃ22へ電荷を注入する。その結果、比較点シフト回路ＣＰＳ１では比較電圧（比較点）をＶref＋ΔＶ1に変更し、比較点シフト回路ＣＰＳ２では比較点をＶref−ΔＶ2に変更して比較を行なったのと同等の判定結果がそれぞれ出力されるようになる。

上記比較点の変化量ΔＶ1，ΔＶ2は、印加電圧の変化ΔＶref1（＝Ｖref1−Ｖref0），ΔＶref2（＝Ｖref0−Ｖref2）によって各容量ＣS1，ＣS2により注入された電荷を容量Ｃ21，Ｃ22と分配することによって変化する電圧を、インバータＩＮＶ１のゲインＡ１で割ることによって入力換算値として表わすことができ、次式のようになる。

ΔＶ1＝ＣS1／（Ｃ21＋ＣS1）×ΔＶref1／Ａ１
ΔＶ2＝ＣS2／（Ｃ22＋ＣS2）×ΔＶref2／Ａ１
ｎビットの分解能を有するＡＤ変換回路では、第ｋビット目の比較動作の際に、ΔＶ1，ΔＶ2≦ＦＳ／２ⁿ*２^(k-2)を満たすようにΔＶref1，ΔＶref2やＣS1，ＣS2を設定することによって、誤判定の少ない変換結果が得られるようになる。なお、ＦＳはＡＤ変換可能な電圧範囲ＦＳＲ（Full Scale Range）の上限と下限の電位差である。図９の実施形態のように、容量ＣS1，ＣS2の値が固定の場合には、切替え前後の電圧差ΔＶref1，ΔＶref2を比較動作毎に変化させればよい。

ここで、本実施形態のチョッパ型コンパレータの動作原理を、図１１を用いて説明する。図１１には、（ｎ−１）ビット目の比較動作と（ｎ−２）ビット目の比較動作の部分を取り出して示してある。同図に示されているように、本実施形態では、本来の比較点すなわち１つのコンパレータ部しか持たないものにおいて設定される比較点を避けてその上下にずらして比較点を２つ設定する。また、比較の回数を追うほど比較点のずれ量が小さくなるようにする。

さらに、判定結果は、入力の電圧範囲に応じて、例えば（１，０），（０，１），（０，０）の３種類のコードで表わす。従って、図９の論理回路部ＬＧには、コンパレータ部ＣＭＰ１とＣＭＰ２の出力に基づいて上記３種類のコードを生成する論理ゲートなどからなる変換回路が設けられる。変換回路は、コンパレータ部ＣＭＰ１，ＣＭＰ２の出力が１，１のときは（１，０）のコードを生成し、ＣＭＰ１，ＣＭＰ２の出力が０，１のときは（０，１）のコードを生成し、ＣＭＰ１，ＣＭＰ２の出力が０，０のときは（０，０）のコードを生成するように構成される。このような回路は、ＡＮＤゲートとイクスクルーシブＯＲゲート等により実現できる。比較点は常にコンパレータ部ＣＭＰ２の方が低くされ、ＣＭＰ１，ＣＭＰ２の出力が１，０となることはないので、そのような場合に対応するコードについては考えなくても良い。

次に、（ｎ−２）ビット目の比較動作の際には、（ｎ−１）ビット目の判定結果を示す３種類のコードに応じて、それが（１，０）であったときは、(1)のように比較点を共に高い方へずらした比較を行なう。また、（ｎ−１）ビット目の判定結果が（０，１）であったときは、(2)のように比較点を近づける方へずらした比較を行ない、判定結果が（０，０）であったときは、(3)のように比較点を共に低い方へずらした比較を行なう。つまり、前回の比較動作の判定結果（コード）に応じて次の比較動作を、(1)，(2)，(3)のいずれかの範囲で行なう。

図１２（Ａ）には、上記のような原理に従ってＡＤ変換を行なった場合の変換動作中のローカルＤＡＣの出力電圧の変化の一例を示す。一方、図１２（Ｂ）には、従来のチョッパ型コンパレータを用いて本来の比較点でＡＤ変換を行なった際のローカルＤＡＣの出力電圧の変化を示す。従来は１回の判定ミス特に早い段階での判定ミスの発生によって、図１２（Ｂ）のように、その後不適当な比較電圧によって誤った判定を繰り返し、誤ったＡＤ変換結果が出力されてしまうという問題点がある。これに対し、本来の比較点を避けた比較を行なう本実施形態を適用すると、入力電圧Ｖｉｎの電位が本来の比較点に近いような場合に、上位ビットでの誤判定が起きにくく最終的に誤りの少ない変換結果が得られることが分かる。

なお、上記のような比較を繰り返すことで得られた結果（３種類の２ビットコード）は、図１０に示すように、１桁ずつずらして加算し最下位ビットは切捨て等の処理をすることで、本来のＡＤ変換結果を得ることができる。従って、図９の論理回路部ＬＧには、ビットシフタ（シフトレジスタ）や加算器などからなる演算回路が設けられる。最下位ビットの処理は、切捨てに限定されず切り上げであっても良い。ＡＤ変換回路がＣＰＵを有するマイクロプロセッサのようなＬＳＩに搭載されるものである場合には、上記演算をＣＰＵによって行なうように構成しても良い。

以上説明したように、本実施形態のＡＤ変換回路によれば、図９の従来のチョッパ型コンパレータ（第１コンパレータ部に相当）に、２個のインバータおよびＡＣ結合のための２個の容量素子からなる第２コンパレータ部と、それぞれのコンパレータ部に対して設けられた比較点シフト回路を追加することで、変換時間を引き延ばすことなく精度の高いＡＤ変換結果が得られるようになるという効果がある。

また、初段のインバータＩＮＶ１を２つのコンパレータ部で共用しているため、２つのコンパレータ部の出力同士で誤差が生じにくい構成であるとともに、追加する回路の規模が小さくて済み、大幅なコストアップを回避することができる。

さらに、上記実施形態では、比較の回数を追うほど比較点のずれ量が小さくなるようにすると説明したが、ΔＶk≦ＦＳ／２ⁿ*２^(k-2)の条件を満たしつつ、ΔＶk＝ΔＶk-1＝ΔＶk-2……ように、複数ビットの比較にわたって比較点のずれ量が同一になるように、ΔＶref1，ΔＶref2およびＣS1，ＣS2を設定するように構成しても良く、これによって、比較点シフト回路を構成する素子数を減らし、小面積化を図ることができる。

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、ＣＭＯＳインバータを３段縦続接続したコンパレータを示したが、２つのインバータを縦続接続したもの、あるいは４つのインバータを縦続接続したものであってもよい。

また、上記実施形態では、チョッパ型コンパレータを構成する増幅段としてＣＭＯＳインバータを使用したものを説明したが、ＣＭＯＳインバータの代わりにシングルエンドの差動増幅回路あるいは差動入力−差動出力の増幅回路を用いてもよい。

１１ サンプル・ホールド回路
１２ コンパレータ
１３ 逐次比較レジスタ
１４ ローカルＤＡ変換回路
１５ 制御回路
１６ 負荷容量調整手段
１７ サブＤＡ変換回路
ＣＰＳ１，ＣＰＳ２ 比較点シフト回路
ＳＳ１，ＳＳ２ サンプリング用スイッチ
Ｓ１，Ｓ２，Ｓ３ 短絡用スイッチ
Ｃｓ サンプリング容量
Ｃ２，Ｃ３ 結合容量
Ｃｆ フィードバック容量

Claims (8)

1. 結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
   前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
   前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
   を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるように構成されていることを特徴とする逐次比較型ＡＤ変換回路。
2. 下位ビットを変換する際に前記負荷容量調整手段が接続されている前記増幅段の出力電圧の静定時間が、上位ビットを変換する際の最大静定時間と同一となるように、前記負荷容量調整手段の容量値を変更することを特徴とする請求項１に記載の逐次比較型ＡＤ変換回路。
3. 前記負荷容量調整手段は、１または２以上の容量素子と、いずれかの容量素子と直列に接続されたスイッチ素子とを備え、前記スイッチ素子がオンまたはオフ状態にされることにより容量値が変更されることを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換回路。
4. 結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
   前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
   前記比較回路の初段の増幅段の入力端子に一方の端子が接続された１または２以上の容量と、前記比較回路の出力に基づいて前記容量の他方の端子に印加する電圧を切替え可能なスイッチ手段を有するサブＤＡ変換回路と、
   前記比較回路の出力に応じて前記サブＤＡ変換回路の制御信号を生成し前記比較回路に冗長比較を実行させ、前記比較回路の出力の平均化処理を行なって前記レジスタの値の補正信号を生成するとともに、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
   を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるとともに、前記ローカルＤＡ変換回路を用いた通常のＡＤ変換動作の後に該変換結果をスタート値として前記サブＤＡ変換回路を用いた冗長比較動作を実行するように構成されていることを特徴とする逐次比較型ＡＤ変換回路。
5. 前記制御回路は、前記サブＤＡ変換回路を用いた冗長比較を複数回実行させ、前記ローカルＤＡ変換回路を用いた通常のＡＤ変換動作の結果と前記複数回の冗長比較の結果との平均化処理を行ない、該平均化処理の結果に応じて前記レジスタの値を変更可能であることを特徴とする請求項４に記載の逐次比較型ＡＤ変換回路。
6. 結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、を備えた逐次比較型ＡＤ変換回路であって、
   前記比較回路は、
   前記複数の増幅段のうち初段の増幅段を共通にし、その後段にそれぞれ結合容量を介して接続された第１増幅段を有する第１比較部および第２増幅段を有する第２比較部と、
   前記第１増幅段の入力端子に接続された第１比較点シフト回路および前記第２増幅段の入力端子に接続された第２比較点シフト回路と、
   前記第１比較部の出力および第２比較部の出力に応じて所定のコードを生成し、生成したコードを演算処理して前記レジスタに格納する値を生成する論理回路部と、
   を備え、前記第１比較点シフト回路および第２比較点シフト回路は、前記入力アナログ電圧と前記比較電圧との電位差を前記第１比較部および第２比較部でそれぞれ増幅する際に、前記比較電圧を互いに逆の方向へ所定量ずらすように動作し、
   前記制御回路は、上位ビットを変換する際には前記負荷容量調整手段の容量値を小さくさせ、下位ビットを変換する際には前記負荷容量調整手段の容量値を大きくさせることを特徴とする逐次比較型ＡＤ変換回路。
7. 前記論理回路部が生成する前記所定のコードは３種類設定され、
   第１コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧よりも高い電圧を生成し、第２コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧と同一の電圧を生成し、第３コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧よりも低い電圧を生成することを特徴とする請求項６に記載の逐次比較型ＡＤ変換回路。
8. 前記第１比較点シフト回路および第２比較点シフト回路は、それぞれ前記第１増幅段の入力端子または前記第２増幅段の入力端子に一方の端子が接続された第１容量および第２容量と、前記第１容量の他方の端子に印加する電圧を切り替える第１切替えスイッチおよび前記第２容量の他方の端子に印加する電圧を切り替える第２切替えスイッチを備え、前記第１切替えスイッチおよび前記第２切替えスイッチが切り替える電圧の方向が異なることを特徴とする請求項６または７に記載の逐次比較型ＡＤ変換回路。