JPWO2014038197A1 - 容量型デジタルアナログ変換器とそれを用いたアナログデジタル変換器 - Google Patents
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Abstract
逐次比較型アナログデジタル変換器(ADC)の要素として使用した場合に、ADC入力レンジ最大化と雑音最小化とを両立し得る容量型デジタルアナログ変換器(DAC)を提供する。そのため、従来の容量型DACに対し、重み付け容量(C1)とスイッチ(SW)との各接続ノードに雑音除去容量(C3)として例えば対地容量を追加することで、ローパスフィルタ効果により、スイッチ(SW)のオン抵抗による熱雑音源(N1)の影響を低減する。
Description
本発明は、容量型デジタルアナログ変換器(DAC:digital-to-analog converter)と、それを用いたアナログデジタル変換器(ADC:analog-to-digital converter)との低雑音化技術に関するものである。
ADCは、各種信号処理分野で広く利用されている。特に、容量型DACを用いた逐次比較型ADCは、その省電力特性や小面積な特徴のために、近年広く普及しつつある(特許文献1参照)。
しかしながら、逐次比較型ADCは、ビット精度、あるいはSN(signal-to-noise)比をある程度以上に高めるのが容易ではないという課題がある。10ビット程度までのビット精度であれば、大きな問題はないものの、それ以上の精度を得ることは容易ではない。この原因は、逐次比較型ADCが、入力信号を増幅する手段を持たず、その分だけ低電力で動作するという特徴を持つが、その代償として、微小な電圧差を増幅しないまま比較器で大小判定しなくてはいけない点にある。比較時にどれだけ小さい電圧差までを正しく大小判定するかにより、逐次比較型ADCのビット精度又はSN比が決まる。
図7に、逐次比較型ADCの従来例を示す。図7の逐次比較型ADCは、容量型DAC1と、サンプリングスイッチ2と、比較器3と、逐次比較制御回路4とを備えている。ここでは簡単のため、ビット数は4ビットのシングルエンド構成を示している。
図7の逐次比較型ADCによれば、アナログ入力電圧Vinは、サンプリングクロックφsにより制御されるサンプリングスイッチ2を介して、容量型DAC1の重み付け容量C1に充電される。この例では、重み付け容量C1は各々2のべき乗の重みを持つ。重み付け容量C1の片側の端子は、容量型DAC1の共通のアナログ出力端子に接続されており、サンプリング時には、サンプリングスイッチ2を介してアナログ入力電圧Vinが重み付け容量C1の各々にサンプリングされる。重み付け容量C1の逆側の端子は複数のスイッチSWのうちの個々別々のスイッチに接続し、DAC制御信号D[3:0]に基づいて、H側参照電圧VREFH又はL側参照電圧VREFLに選択的に接続されており、これによって、サンプリングされたアナログ入力電圧VinにDAC出力電圧を加算することができる。比較器3は、容量型DAC1のアナログ出力電圧と、参照電圧VREFとを比較して、その大小関係を逐次比較制御回路4に渡す。逐次比較制御回路4は、容量型DAC1の最上位ビットから最下位ビットに向けて逐次的にDAC出力電圧を制御して、DAC出力電圧が最終的に参照電圧VREFに近づくように制御する。ここでは逐次比較制御回路4の制御の詳細説明は割愛するが、2分探査の要領でDAC制御信号D[3:0]が求まり、最終的にこれがADC出力コードDout[3:0]として出力される。
一般に、容量型DACを用いた逐次比較型ADCでは、ビット解像度が増えれば増えるほど、DAC出力電圧は参照電圧に近づき、それだけ比較器は微小電圧差の正負を正しく判定する必要がある。したがって、比較時の雑音をいかに抑えるかが逐次比較型ADCのビット精度又はSN比を上げるうえで重要である。
図7中に、逐次比較型ADCの熱雑音源を示した。具体的には、容量型DAC1のスイッチSWが持つ抵抗成分に起因する熱雑音源N1と、サンプリングスイッチ2が持つ熱雑音源N2と、比較器3の入力換算熱雑音源N3とである。ここで、逐次比較型ADCの雑音は、サンプリング時の雑音と、比較時の雑音とに分類できる。
サンプリング時の雑音電力は、
Pn_samp=kT/(C1+C2)
で与えられる。ここに、C1は容量型DAC1の重み付け容量の総量、C2は比較器3の入力端子につく寄生容量、kはボルツマン定数、Tは絶対温度である。
Pn_samp=kT/(C1+C2)
で与えられる。ここに、C1は容量型DAC1の重み付け容量の総量、C2は比較器3の入力端子につく寄生容量、kはボルツマン定数、Tは絶対温度である。
比較時の熱雑音は、第1に、比較器3の入力換算熱雑音電力として、
Pn_cmp
が挙げられる。第2は、容量型DAC1のスイッチSWが持つ抵抗成分に起因する熱雑音(DAC雑音)であり、
Pn_dac=kT/C2
で与えられる。このDAC雑音が本明細書で注目する雑音である。
Pn_cmp
が挙げられる。第2は、容量型DAC1のスイッチSWが持つ抵抗成分に起因する熱雑音(DAC雑音)であり、
Pn_dac=kT/C2
で与えられる。このDAC雑音が本明細書で注目する雑音である。
なお、このほかに比較器3に接続する参照電圧VREFの雑音があるが、ここではこれが十分小さいとする。差動構成の逐次比較型ADCの場合は、参照電圧VREFの代わりに負側の容量型DACを用いるため、容量型DACの雑音を議論すれば十分だからである。
ここで、SN比を求めるために、ADC入力レンジを求めると、
(VREFH−VREFL)*C1/(C1+C2)
で与えられる。レンジいっぱいの最大入力信号を入れる場合、その信号電力は、
Ps=((VREFH−VREFL)*C1/(C1+C2))^2/8
となる。よって、SN比は、
SN=Ps/(Pn_samp+Pn_cmp+Pn_dac)
で与えられる。
(VREFH−VREFL)*C1/(C1+C2)
で与えられる。レンジいっぱいの最大入力信号を入れる場合、その信号電力は、
Ps=((VREFH−VREFL)*C1/(C1+C2))^2/8
となる。よって、SN比は、
SN=Ps/(Pn_samp+Pn_cmp+Pn_dac)
で与えられる。
図8に、縦軸をSN比,横軸を入力レンジに比例したC1/(C1+C2)にとったグラフを示す。入力レンジを増やしてSN比を向上するには、寄生容量C2を小さくする必要があるが、これは逆にDAC雑音Pn_dacを増加させ、かえってSN比を悪くする(グラフ右方向)。かといって、DAC雑音を下げようと寄生容量C2を大きくすると、入力レンジが狭くなることで小振幅信号しか入らなくなり、逆にSN比を下げてしまう。従来構成の逐次比較型ADCでは、DAC雑音と入力振幅とのトレードオフ関係によるジレンマがあるために、比較時の雑音の低減が難しい。比較時の雑音を下げるには、入力振幅をとりつつ、DAC雑音を下げられる技術が必要である。
本発明の目的は、例えば逐次比較型ADCの要素として使用した場合に、ADC入力レンジ最大化と雑音最小化とを両立し得る容量型DACを提供することにある。
上記目的を達成するため、本発明に係る容量型DACは、各々の一方の電極が共通ノードに、他方の電極が個別ノードにそれぞれ接続された複数の重み付け容量と、各々の一端が前記個別ノードにそれぞれ接続され、かつデジタル入力に応じて導通、非導通を制御される複数のスイッチと、前記個別ノードと低インピーダンスノードとの間に挿入された雑音除去容量とを備えた構成を採用したものである。
雑音除去容量は、対応するスイッチのオン抵抗とともにローパスフィルタとして機能する。したがって、スイッチのオン抵抗から発生する熱雑音を、当該ローパスフィルタで減衰させることができる。
本発明に係る容量型DACは、例えば逐次比較型ADCの要素として使用した場合に、ADC入力レンジ最大化と雑音最小化とを両立し得る効果が得られる。
以下、図面を参照して本発明の実施形態を詳しく説明する。なお、図中同一又は相当部分には同一の符号を付しその説明は繰り返さない。
図1は、本発明の第1の実施形態に係る容量型DACの構成を示している。図1の容量型DAC5では、図7中の従来の容量型DAC1に対し、重み付け容量C1とスイッチSWとの各接続ノードに雑音除去容量C3として対地容量が追加されている。スイッチSWのオン抵抗成分で発生する熱雑音は、当該スイッチSWのオン抵抗と雑音除去容量C3とで構成されるローパスフィルタによって減衰されるので、容量型DAC5のアナログ出力端子での雑音レベルを下げることができる。
なお、雑音除去容量C3は、対地容量でなくとも対電源容量であっても、更に別な電圧のノードに対する容量であっても構わない。低インピーダンスノードである方が、雑音除去効果が高い。また、雑音除去容量C3は、抵抗成分が少なく、高Q値を示すMOM(metal-oxide-metal)容量やMIM(metal-insulator-metal)容量である方が、雑音除去効果が高い。
図2は、図1の容量型DAC5を用いた逐次比較型ADCの構成を示している。雑音除去容量C3が追加されたことにより、比較時のDAC雑音Pn_dacは、
Pn_dac
=kT*C1^2/((C3*(C1+C2)+C1*C2)*(C1+C2))
のように変形される。
Pn_dac
=kT*C1^2/((C3*(C1+C2)+C1*C2)*(C1+C2))
のように変形される。
図3に、本式を用いて逐次比較型ADCのSN比を算出した例のグラフを示す。この計算例では、雑音除去容量C3として重み付け容量C1の総量の0.25倍つけるだけで、入力レンジを最大に保ちながらSN比を10dB以上も向上することができる。また、重み付け容量C1の総量と同じだけの雑音除去容量C3を付ければ(C3=C1)、従来構成よりも最大SN比を2.5dB程度も高めることが可能である。
以上のとおり、図1の容量型DAC5を逐次比較型ADCに適用すれば、比較器3の入力端子寄生容量C2が大きくなくても容量型DACの雑音の影響を低減することが可能となる。これにより、従来の容量型DACでは不可能だった、入力レンジの最大化とDAC雑音の低減とを同時に実現することができ、逐次比較型ADCのSN比を格段に向上することが可能になる。
なお、図2は逐次比較型ADCの構成の一例を示したものであり、他の構成であっても、容量型DAC5中の参照電圧選択用スイッチSWの出口に同様に雑音除去容量C3を追加するだけで同様の効果が得られる。例えば、アナログ入力電圧Vinを容量型DAC5中のスイッチで選択して各重み付け容量C1と雑音除去容量C3とが接続するノードへ導入する構成でも、同様の雑音低減効果が得られる。
図4は、本発明の第2の実施形態に係る容量型DACの構成を示している。ここでは、容量型DAC5の最下位ビットに雑音除去容量C3を追加しない構成を示す。最下位ビットは、重み付け容量C1の値(図中C)が最小であるため、スイッチSWのオン抵抗による雑音がアナログ出力端子に与える影響は少ない。よって、最下位ビットについての雑音除去容量C3を追加しないでも、容量型DAC5の雑音性能に大きな影響は与えない。雑音量が許容できるのであれば、最下位ビットだけでなく、他のビットについても雑音除去容量C3を削除することもできる。
図5は、本発明の第3の実施形態に係る容量型DACの構成を示している。図5の容量型DAC10は、各々4ビットの上位DAC11及び下位DAC12を、結合容量13を介して接続してなる8ビットDACである。D[7:0]はDAC制御信号である。このような容量型DAC10であっても、上位DAC11及び下位DAC12の各々において、重み付け容量C1とスイッチSWとの各接続ノードに雑音除去容量C3として対地容量を追加することで、雑音を低減することが可能である。
図6は、本発明の第4の実施形態に係る容量型DACの構成を示している。ここでは、下位DAC12にて雑音除去容量C3を追加しない構成を示す。下位ビットの雑音は、上位ビットに比較して容量型DAC10の雑音性能に対する影響度が小さいので、雑音量に余裕があれば、必ずしも全てのビットについて雑音除去容量C3を追加する必要はない。
なお、容量型DACの逐次比較型ADCへの適用例を説明してきたが、本発明に係る容量型DACは、他の型のADCへも適用可能である。
以上のように、本発明による容量型DACとそれを用いたADCは、雑音除去容量を追加するという簡単な構成だけで、雑音を大きく低減することが可能である。特に、逐次比較型ADCに適用した場合には、従来の容量型DACでは実現困難だった高いSN比が、アンプ等の電力を消費する能動回路の追加なしに実現できる。これは、逐次比較型ADCの低電力性能を保ちながら、高いSN比のAD変換機能を提供できることを意味しており、本発明は、バッテリー駆動が必要な、通信やセンサー分野を初めとする幅広い分野で適用できる。
1,5 容量型DAC
2 サンプリングスイッチ
3 比較器
4 逐次比較制御回路
10 容量型DAC
11 上位DAC
12 下位DAC
13 結合容量
C1 容量型DACの重み付け容量
C2 比較器入力端子の寄生容量
C3 容量型DACの雑音除去容量
N1 容量型DACの熱雑音源
N2 サンプリングスイッチの熱雑音源
N3 比較器の入力換算熱雑音源
SW 容量型DACのスイッチ
2 サンプリングスイッチ
3 比較器
4 逐次比較制御回路
10 容量型DAC
11 上位DAC
12 下位DAC
13 結合容量
C1 容量型DACの重み付け容量
C2 比較器入力端子の寄生容量
C3 容量型DACの雑音除去容量
N1 容量型DACの熱雑音源
N2 サンプリングスイッチの熱雑音源
N3 比較器の入力換算熱雑音源
SW 容量型DACのスイッチ
Claims (8)
- デジタル入力を受けてアナログ電圧を出力する容量型デジタルアナログ変換器であって、
各々の一方の電極が共通ノードに、他方の電極が個別ノードにそれぞれ接続された複数の重み付け容量と、
各々の一端が前記個別ノードにそれぞれ接続され、かつ前記デジタル入力に応じて導通、非導通を制御される複数のスイッチと、
前記個別ノードと低インピーダンスノードとの間に挿入された雑音除去容量とを備えたことを特徴とする容量型デジタルアナログ変換器。 - 請求項1記載の容量型デジタルアナログ変換器において、
前記低インピーダンスノードは、電源又はグランドのノードであることを特徴とする容量型デジタルアナログ変換器。 - 請求項1記載の容量型デジタルアナログ変換器において、
前記複数のスイッチのうちの最下位ビット側のスイッチには、前記雑音除去容量を備えていないことを特徴とする容量型デジタルアナログ変換器。 - 請求項1記載の容量型デジタルアナログ変換器において、
前記雑音除去容量は、MIM容量又はMOM容量であることを特徴とする容量型デジタルアナログ変換器。 - 請求項1記載の容量型デジタルアナログ変換器において、
結合容量を介して上位デジタルアナログ変換器と下位デジタルアナログ変換器とを接続してなり、
前記上位デジタルアナログ変換器及び前記下位デジタルアナログ変換器のうち少なくとも前者は、
各々の一方の電極が共通ノードに、他方の電極が個別ノードにそれぞれ接続された複数の重み付け容量と、
各々の一端が前記個別ノードにそれぞれ接続され、かつ前記デジタル入力に応じて導通、非導通を制御される複数のスイッチと、
前記個別ノードと低インピーダンスノードとの間に挿入された雑音除去容量とを備えたことを特徴とする容量型デジタルアナログ変換器。 - 請求項5記載の容量型デジタルアナログ変換器において、
前記下位デジタルアナログ変換器には、前記雑音除去容量を備えていないことを特徴とする容量型デジタルアナログ変換器。 - 請求項1記載の容量型デジタルアナログ変換器を用いたことを特徴とするアナログデジタル変換器。
- 請求項7記載のアナログデジタル変換器において、
その構成が逐次比較型であることを特徴とするアナログデジタル変換器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012195357 | 2012-09-05 | ||
JP2012195357 | 2012-09-05 | ||
PCT/JP2013/005234 WO2014038197A1 (ja) | 2012-09-05 | 2013-09-04 | 容量型デジタルアナログ変換器とそれを用いたアナログデジタル変換器 |
Publications (1)
Publication Number | Publication Date |
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JPWO2014038197A1 true JPWO2014038197A1 (ja) | 2016-08-08 |
Family
ID=50236826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014534196A Pending JPWO2014038197A1 (ja) | 2012-09-05 | 2013-09-04 | 容量型デジタルアナログ変換器とそれを用いたアナログデジタル変換器 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2014038197A1 (ja) |
WO (1) | WO2014038197A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10855300B2 (en) | 2019-03-29 | 2020-12-01 | Maxlinear, Inc. | Digital-to-analog converter |
KR20220158474A (ko) | 2021-05-24 | 2022-12-01 | 삼성전자주식회사 | 아날로그-디지털 변환기 및 그의 동작 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3507168B2 (ja) * | 1995-01-31 | 2004-03-15 | キヤノン株式会社 | 半導体装置及びそれを用いた半導体回路と相関演算装置、a/d変換器、d/a変換器、信号処理システム |
JP2002217736A (ja) * | 2001-01-24 | 2002-08-02 | Hitachi Ltd | ディジタルアナログ変換回路及びそれを用いた荷電粒子ビーム装置 |
JP4738510B2 (ja) * | 2009-04-09 | 2011-08-03 | 富士通株式会社 | デジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器 |
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2013
- 2013-09-04 JP JP2014534196A patent/JPWO2014038197A1/ja active Pending
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WO2014038197A1 (ja) | 2014-03-13 |
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