KR960003170B1 - 위상 검출기 - Google Patents

Abstract

내용 없음.

Description

위상검출기

제1도는 종래기술의 샘플-홀드 위상 검출기의 회로 다이어그램.

제2도는 종래기술의 위상 검출기와 관련된 시간 다이어그램.

제3도는 본 발명의 샘플-홀드 위상 검출기의 회로 다이어그램.

제4도는 본 발명의 위상 검출기의 시간 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

2 : 버퍼 증폭기 5 : 아날로그 스위치

13 : 전류 세팅 저항 27 : 적분기

30 : 연산 증폭기

본 발명은 샘플-홀드 위상 검출기에 관한 것이다. 제1도에 설명된 바와 같이, 종래기술의 샘플-홀드 위상 검출기는 단자(12)를 통해 PNP 트랜지스터(11)에 외부적으로 접속된 전류 세팅 저항(13)(값 R_B를 가진)에 의해 형성된 전류 세팅 회로(18)를 구비한다. 저항(13)의 외부 접속에 대한 이유는 후에 기술한다. 저항(13)에 인가된 전압은 전압 V_CC마이너스 트랜지스터(11)의 베이스-에미터 전압 V_BE와 동일하기 때문에 상기 세팅 저항(13)을 통해 흐르는 입력 전류 I_B는 아래와 같이 주어진다.

I_B=(V_CC-V_BE)R_B(1)

PNP 트랜지스터(11)의 베이스는 전류 미러 회로를 형성하기 위해 라인(10)에 의해 PNP 트랜지스터(8)의 베이스에 접속된다. 트랜지스터(8)의 콜렉터 전류 I_C는 아래와 같이 주어진다.

I_C=I_BㆍW₈/W₁₁(2)

여기서, W₈및 W₁₁은 트랜지스터(8,11) 각각의 에미터 사이즈를 나타낸다. 트랜지스터(8)는 라인(10)에 인가된 전류 세팅 신호에 따라 전류를 공급하기 위해 일정 전류원으로서 동작하고 저항(13)은 전류 I_B에 대응하여 규정된 전압을 제공하기 위해 제1기준 전압 회로로서 동작한다. 반면 트랜지스터(11)는 전류 세팅 신호를 라인(10)에 공급하기 위해 규정된 전압을 제공하도록 제1기준 전압 회로로서 동작한다. 상기 트랜지스터(8)의 콜렉터는 아날로그 스위치(7)를 통해 교대로 아날로그 스위치(6)와 병렬로 접속된 캐패시터와 함께, 그라운드에 저장 캐패시터를 통해 접속되는 회로 정션(9)에 연결된다. 상기 회로 정션(9)은 또한 아날로그 스위치(5)에 의해 버퍼 증폭기(2)에 접속되며, 그의 입력은 캐패시터(3)에 의해 그라운드에 접속된다. 버퍼 증폭기(2)의 출력은 위상 검출기의 출력단자(1)에 접속된다. 증폭기(2), 캐패시터(3) (값 C_H를 갖는) 및 스위치(5)는 샘플-홀드 회로를 구성한다. 캐패시터(3, 4) 각각은 외부적으로 제공된 캐패시터에 의해 형성된다. 상기 위상 검출기는 단자(15)로부터 위상 기준 신호(REF)와 단자(14)로부터 클럭 신호를 사용하므로써 스위치들(7,6,5)에 신호를 공급하기 위해 스위칭 신호들(SA,SB,SC)를 발생하도로 단자(16)으로부터의 신호(SIG)를 수신하는 스위칭 회로(17)를 구비한다.

종래기술의 위상 검출기의 동작은 제2도의 타이밍 다이어그램을 참조로 아래에서 기술된다. 상기 신호 SIG는 연속되는 펄스 사이에서 간격 T초를 가지며 기준 신호 REF는 리딩 엣지가 신호 SIG의 리딩 엣지에 따라 위상차 θ에 의해 지연되고 트레일링 엣지가 신호 SIG의 다음 펄스의 리딩 엣지 이전에 발생하는 펄스를 가진다. 스위칭 펄스 SA는 아날로그 스위치(7)를 작동시키기 위해 위상차 θ에 상응하는 주기 동안 발생한다. 저장 캐패시터(4)는 스위치(7)가 스위칭 펄스 SA에 응답하여 클로즈될 때 트랜지스터(8)로부터 공급된 컬렉터 전류로 충전된다. 캐패시턴스 값 C_R을 가진 캐패시터(4)는 다음 공식에 의해 신호 SIG의 전연(leading-edge)으로부터 최대 전압으로 시간에 따라 선형적으로 증가하는 전압 V_CR을 나타낸다.

V=I_CㆍθㆍT/2πㆍC_R(3)

공식(1)과 (2)을 공식(3)에 대입하면

V=θㆍTㆍW₈(V_CC-V_BE)/(2πㆍW₁₁) (4)

=Kㆍθ/(R_BㆍC_R)

K=TㆍW₈(V_CC-V_BE)/(2πㆍW₁₁) (5)

스위칭 펄스 SC는 스위치(6 및 7)가 턴-오프 상태에 있을때 스위치(5)가 캐패시터(4)로부터 캐패시터(3)로 에너지를 전달하도록 잠깐동안 클로즈되게 하기 위해 스위칭 펄스 SA의 전연에 뒤따라 소정의 시간동안 발생하는 일정-듀레이션 펄스이며, 그에 따라 전압 V이 샘플링된 전압 V'을 공급하도록 스위칭 펄스 SC에 의해 샘플링된다. 캐패시터(3)가 캐패시터(4)보다 충분히 작은 캐패시턴스 값을 갖는다면, 샘플링된 전압 V'에 사실상 일치하게 된다. 캐패시터(3)에서 샘플링된 전압은 기준 신호 REF와 신호 SIG 사이의 위상차를 나타내도록 완충 증폭기를 통해 출력 단자(1)로 전달된다. 스위칭 펄스 SB는 저장 캐패시터(4)를 완전하게 방전시키기 위해 펄스 SC와 펄스 SA 사이의 간격동안 스위치(6)를 턴온시키도록 펄스 SC에 뒤따라 발생한다. 공식(4)으로부터, 종래기술의 샘플/홀드 위상 검출기의 위상/전압 변환 계수 K는,

K=V/θ=K/(C_RㆍR_B) (6)

샘플/홀드 위상 검출기가 모든 레지스터 및 캐패시터를 집적시키므로써 LSI(large scale integration) 기술을 사용하여 제공된다면, 전형적으로 레이트(rate) 값으로부터 ±30% 편차를 갖는 레지스턴스 및 캐패시턴스 값의 큰 변화성으로 인해 정밀 위상 검출기를 제공하기가 어려워진다. 따라서, LSI형 위상 비교기를 위해, 레지스터(13) 및 캐패시터(3,4)가 높은 정밀도를 보장하도록 LSI 칩의 외부에 위치한 소자에 의해 제공된다.

한편, LSI 칩안에서 사용 가능한 단자 수가 엄격히 제한되기 때문에 외부 접속부의 수를 감소시키는 것이 바람직하다. 그리고 또한 노이즈라는 관점에서, 캐패시터(3 및 4)의 값은 가능한한 커야하는 반면 현 레지스터(13)의 값은 가능한한 작은 것이 바람직하다. 한편 이것은 결과적으로 공식(1) 및 (2)으로부터 알 수 있듯이 전류(I_B및 I_C)를 증가시킨다.

그러므로 본 발명의 목적은 외부에 접속된 레지스터를 제공할 필요가 없게 해주는 샘플/홀드 위상 검출기를 제공하는 것이다.

본 발명에 따라, 상기 위상 검출기는 제1저장 캐패시터와 입력 펄스 및 기준 펄스 사이의 위상차에 상응하는 듀레이션 동안 제1일정 전류로 제1저장 캐패시터를 충전시키고 그것이 샘플링된 후 방전되도록 하기위해 제1충전/방전 회로를 구비한다.

제1샘플-홀드 회로는 입력 펄스 및 기준 펄스간에 위상차를 나타내기 위해 제1저장 캐패시터에서 디벨로프(develope)된 전압을 샘플한다. 제2충전/방전 회로는 고정된 시간 간격에 대해 제2의 일정한 전류로써 제2저장 캐패시터를 충전하고 그것이 샘플된 후 그것을 방전한다. 제2샘플-홀드 회로는 제2저장 캐패시터에서 디벨로프된 전압를 샘플한다. 저항 소자를 포함하는 전류 세팅 회로는 제1 및 2의 일정한 전류를 결정하기 위해 제1 및 제2충전/방전 회로에 접속된다. 차동 적분기는 기준 전압에 관련하여 제2샘플-홀드 회로에 의해 샘플된 전압의 차동적인 적분을 제공하고 피드백 루프에서 차동적으로 적분된 전압으로 전류 세팅 회로를 제어한다.

본 발명은 첨부도면에 관련하여 더욱 상세하게 설명될 것이다.

제3도에서, 저항기 및 캐패시턴스 소자에 대한 외부 접속의 필요성을 제거하는 본 발명의 샘플-홀드 위상 검출기가 도시된다. 본 발명의 위상 검출기는 전류 세팅 회로(40)에서 제공된 PNP 트랜지스터(32)를 구비하는데, 트랜지스터(32)의 콜렉터는 트랜지스터(11)의 콜렉터에 접속되고 그것의 에미터는 값(R_B)을 갖는 전류 세팅 저항(13)에 접속된다. 적분기(27)는 저항기(28), 캐패시터(29) 및 연산 증폭기(30)에 의해 형성된 트랜지스터(32)의 베이스에 접속되는데 연산 증폭기(30)의 포지티브 입력은 전압 V_C=V_CC/2으로 공급된다.

본 발명에 따라서, 트랜지스터(8)는 제1정전류원으로 작용하며, 제2정전류원은 그 에미터가 전압 공급 V_CC에 연결되고, 이 베이스가 트랜지스터(8 및 11) 모두의 베이스들에 연결되는 PNP 트랜지스터(20)에 의해 제공된다. 때문에 전류 미러 회로는 트랜지스터(8 및 11)간의 것과 유사한 방법으로 트랜지스터(20 및 11)간에 형성된다. 트랜지스터(20)는 라인(10)상의 전류 제어 신호에 상응하는 컬렉터 전류 I_C를 발생시킨다. 컬렉터 전류 I_C는,

I_C'=I_BㆍW₂₀/W₁₁(7)

로 주어진다. 여기서, W₂₀은 트랜지스터의 에미터 크기를 나타낸다.

트랜지스터(20)의 컬렉터는 아날로그 스위치(22)를 통해 회로 접합점(41)에 연결되는데, 캐패시턴스 값 C_R'을 가진 저장 캐패시터(24)와 아날로그 스위치(21)에 의해서 형성된 병렬 회로에 의해 접지된다. 더우기 회로 접합점(41)은 샘플링 스위치(23)에 의해서, 그 출력이 적분기(27)의 입력에 연결되는 버퍼 증폭기(26)에 연결된다. 샘플링 캐패시터(25)는 버퍼 증폭기(26)의 입력에 연결되며, 캐패시터(25) 및 스위치(23)와 함께 샘플-홀드 회로를 형성한다. 스위치(21 및 23)는 각각 펄스(SB 및 SC)에 의해 구동된다.

지연 회로(42)는 터미널(15)과 기준 펄스 REF에 관련되는 주기 T_D에 의해 지연되는 지연된 기준 신호 REF'를 발생시키는 스위칭 회로(17)에 연결되는데, 이는 펄스 SA 대신에, 스위치 회로(17)가 제4도에 나타난 바와 같이 신호 펄스 SIG의 리딩 에지로부터 지연된 기준 펄스 REF'의 리딩 에지까지 지속되는 지연시간 T_D에 상응하는 지속을 가지는 스위칭 펄스 SA'를 발생시키는 위함이다. 부가하여, 제2스위칭 회로(42)는 스위치(22)로 스위칭 펄스 SD를 공급하는 비-지연 기준 펄스 REF와 지연 기준 펄스 REF'를 수신하기 위해 연결된다.

기준 펄스 REF의 선단과 지연 기준 펄스 REF'의 선단으로부터의 간격동안 이 스위칭 펄스 SD가 존재한다.

제4도에 도시한 것과 같이 시간에 따라 선형으로 변하는 전압 V_CR'을 다음과 같은 최대 값 V_X에 이 도달할 때까지 발생시키기 위하여 스위칭 펄스 SD에 따라 아날로그 스위치(22)가 턴온될 때 저장 캐패시터(24)는 컬렉터 전류 I_C'로 충전된다.

V_X=T_DㆍI_BㆍW₂₀/(W₁₁ㆍC_R') (8)

저장 캐패시터(24)에서 발생된 전압은 스위칭 펄스 SC에 따라 스위치(23)에 의해 샘플되고 증폭기(26)를 통해 적분기(27)에 결합되는 샘플 전압 V_X'을 발생하기 위해 캐패시터(25)로 저장된다. 캐패시터(24)에 저장된 에너지는 스위칭 펄스 SB에 따라 스위치(21)를 통해 완전히 방전된다.

적분기(27)는 샘플 전압 V_X'과 기준 전압 V_C간의 차를 적분시킴으로서 다음과 같은 출력 Vy을 내기 위해 미분적 분기로서 동작한다.

여기서 C와 R을 각각 캐패시터(29)와 저항기(28)을 적분한 값이다. 이와 같이 미분화되어 적분된 전압 Vy은 트랜지스터(32)의 베이스를 구동시킨다. 이와 같은 방법에서, 저항기(13)를 통과하는 전류 I_B는 :

I_B=(V_r-V_BE)/R_B(10)

식(8)로부터, 다음과 같은 관계가 성립한다 :

I_BO=V_CㆍW₁₁ㆍC_R'/(T_DㆍW₂₀) (11)

I_B=I_BO+ΔI_B(12)

여기서 I_BO는 샘플 전압 V_X'이 기준 전압 V_C과 같게 되었을 때 전류 I_B의 값이며 ΔI_B는 I_B와 I_BO간의 차이다.

식(11)와 (12)를 식(9)와 (10)으로 대체하고 식(9)과 (10)을 적분하면 결과적으로 다음 관계가 된다 :

dΔI_B/dt=-ΔI_B/τ (13)

여기서 τ는 식(14)에 의해 주어진 시간 상수이다.

τ=R_BㆍCㆍRㆍW₁₁ㆍC_R'/T_DㆍW₂₀(14)

그래서, ΔI_B는 식(15)과 같다.

ΔI_B=ΔI_BOㆍexp(-t/τ) (15)

여기서 ΔI_BO는 초기의 임의의 값이다.

ΔI_B가 임의의 값인 경우, 결국 시간 상수(τ)와 함께 0으로 수렴하며 전류 I_B는 폐쇄 루프피드백 동작을 통해 식(11)에 의하여 주어진 전류값 I_BO으로 그 자체를 자동적으로 조정한다는 것을 알 수 있다. 그리하여, 전압 V_X'과 기준 전압 V_C간의 차는 거의 0으로 감소된다. 이것은 LSI 칩상에 있는 저항물질의 조직으로 인한 저항기(13) 값의 변화가 흡수된다는 것을 나타낸다. 전류 I_B는 트랜지스터(8)의 이미터 전류와 캐패시터(4)의 충전 전류, 그리하여 트랜지스터(8), 스위치(5,6 및 7), 캐패시터(3과 4)와 증폭기(2)에 의해 형성된 샘플-홀드 위상 검출기(44)의 위상-대-전압 변환 계수(K)를 결정한다. 이 변환 계수는 다음과 같이 식(1), (5), (6) 및 (11)로부터 유도된다.

만일 지연 회로(19)가 쉬프트 레지스터와 함께 수행된다면 타이밍 율 T/T_D이 정확하게 결정될 수 있으며 같은 LSI 칩위에 트랜지스터(8과 20) 그리고 캐패시터(4와 24)가 제조되기 때문에 비율 W₈/W₂₀과 C'_R/C_R도 정확하게 결정될 수 있다. 그리하여, 본 발명에 의해 위상-대-전압 변환 계수(K)가 설정될 수 있다. 만일 트랜지스터(8과 20), 캐패시터(4와 24), 그리고 캐패시터(3과 25)가 LSI 칩상에 서로 동일하게 제조된다면, 다음과 같은 식(16)이 될 수 있다 :

K=V_CㆍT/(2πㆍT_D) (17)

전기적으로 저항성이 있는 재료를 사용하거나 또는 입력 전류에 따라 전압을 발생하는 트랜지스터 회로를 제조함으로서 다른 회로의 구성 요소를 갖는 통상적인 LSI 칩상에 저항기(13)가 집적될 수 있다는 것을 상기 서술로부터 알 수 있다. 캐패시터(4와 24)는 C_R과 C'_R의 상대값으로서 계수(K)의 결정에 기여하기 때문에, 그 절대값은 장점이 될 수 있어 동일한 LSI 칩상에 그 칩들을 집적시킬 수 있다. 캐패시터(4)의 감소는 결국 충전 전류를 감소시키며 그리하여 전력 소비가 줄어들 수 있다.

상기 서술은 본 발명에 대한 단지 하나의 양호한 실시예만을 나타낸다. 단지 첨부된 청구범위로서만 한정되는 본 발명의 영역으로부터 벗어나지 않고 다양한 변화가 있을 수 있다는 것을 기술 분야에 숙련된 사람들에게 명확하다. 예를들어, 바이폴라 트랜지스터 대신에 MOS 트랜지스터도 똑같이 사용될 수 있을 것이다.

Claims (5)

1. 위상 검출기에 있어서, 제1저장 캐패시터(4)와, 압력 펄스와 기준 펄스간의 위상차에 대응하는 지속기간 동안 제1불변 전류를 상기 제1저장 캐패시터(4)에 충전시키고 상기 제1저장 캐패시터를 방전시키기 위한 제1충전/방전 수단(17,7,8)과, 상기 제1축적 캐패시터(4)에 발생된 전압을 샘플링하기 위한 제1샘플-홀드 수단으로서, 상기 샘플된 전압은 상기 입력 펄스와 상기 기준 펄스 펄스간의 위상차를 나타내는 제1샘플-홀드 수단(17,2,3,5)과, 제2저장 캐패시터(24)와, 고정된 시간 동안 제2불변 전류를 상기 제2저장 캐패시터(24)에 충전시키고 상기 제2저장 캐패시터를 방전시키기 위한 제2충전/방전 수단(43,20,22)과, 상기 제2저장 캐패시터(24)에 발생된 전압을 샘플링하기 위한 제2샘플-홀드 수단(17,23,25,26)과, 저항성 소자(13)를 구비하는 전류 설정 수단(40)으로서, 상기 제1 및 제2불변 전류를 결정하기 위해 상기 제1충전/방전 수단(17,7,8)과 상기 제2충전/방전 수단(43,20,22)에 접속된 상기 전류 설정 수단(40)과, 기준 전압에 관하여 상기 제2샘플-홀드 수단(17,23,25,26)에 의해 샘플된 전압을 차동적으로 적분하고 상기 차동적으로 적분된 전압을 상기 전류 설정 수단(40)이 제어하기 위한 차동 적분기 수단(27)을 포함하는 위상 검출기.
2. 제1항에 있어서, 상기 전류 설정 수단(40)은 제1 및 제2트랜지스터(11,32)를 구비하고, 상기 제1 및 제2충전/방전 수단의 각각은 트랜지스터(8,20)를 구비하고, 상기 제1 및 제2충전/방전 수단의 트랜지스터(8,20)는 전류 설정 수단(40)의 제1트랜지스터(11)와 전류 미러 관계로 접속되며, 전류 설정 수단의 제1 및 제2트랜지스터(11,32)는 상기 저항성 소자(13)에 직렬로 접속되고, 상기 제2트랜지스터(32)는 상기 차동적으로 적분된 전압에 응답하게끔 접속되는 위상 검출기.
3. 제1항에 있어서, 상기 제1 및 제2샘플-홀드 수단은 동시에 동작하는 위상 검출기.
4. 제1항에 있어서, 제2충전/방전 수단(43,20,22)은 일정시간 지속 기간만큼 제1 언급한 기준 펄스에 관하여 지연된 제2기준 펄스를 추출하고, 상기 일정시간 지속기간 동안 제2저장 캐패시터(24)를 충전시키기 위한 수단(42)을 구비하는 위상 검출기.
5. 제1항에 있어서, 상기 제1 및 제2저장 캐패시터는 등가 용량 값을 갖는 위상 검출기.