JP2004128540A - クロック信号生成回路 - Google Patents
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Abstract
【課題】入力クロック信号のデューティ比崩れに対して位相補償したシステムクロック信号を生成するに、外部発振子におけるコスト的負担、面積オーバーヘッドを軽減する。
【解決手段】ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１が直列接続され入力クロック信号ＣＫ０によってインバータ動作する出力回路１２と、出力回路の出力値を反転してシステムクロック信号を生成するインバータ１４と、出力回路１２の出力に接続された積分回路１６と、積分回路の出力値を基準電圧値と比較するコンパレータ１７と、ＰｃｈトランジスタＰ１と高電位側電源との間に挿入された高電位側補償スイッチＳｗ１と、ＮｃｈトランジスタＮ１と低電位側電源との間に挿入された低電位側補償スイッチＳｗ２を備え、コンパレータの比較結果に応じて高電位側補償スイッチＳｗ１と低電位側スイッチ素子Ｓｗ２とを排他的に制御する。
【選択図】 図１
【解決手段】ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１が直列接続され入力クロック信号ＣＫ０によってインバータ動作する出力回路１２と、出力回路の出力値を反転してシステムクロック信号を生成するインバータ１４と、出力回路１２の出力に接続された積分回路１６と、積分回路の出力値を基準電圧値と比較するコンパレータ１７と、ＰｃｈトランジスタＰ１と高電位側電源との間に挿入された高電位側補償スイッチＳｗ１と、ＮｃｈトランジスタＮ１と低電位側電源との間に挿入された低電位側補償スイッチＳｗ２を備え、コンパレータの比較結果に応じて高電位側補償スイッチＳｗ１と低電位側スイッチ素子Ｓｗ２とを排他的に制御する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はクロック信号生成回路に関する。本発明はまた、クロック信号生成回路を搭載したデジタルスチルカメラなどの電子機器に関する。
【０００２】
【従来の技術】
近年、半導体集積回路は、大規模化、微細化、高速化および短期間での開発が進んでおり、それに伴ってテストコストが増加している。また、高速化によって発振器や発振子の部品価格が上昇している。しかし一方で、セット価格は下落している。このような事情により、総じて、ＬＳＩには安くて高性能な部品が要求されている。
【０００３】
ＬＳＩを動作させるクロック信号はＬＳＩの基準となる信号であり、近年、システムの高度化に伴い、このクロックのタイミング調整や、デューティ比（信号の“Ｈ”区間と“Ｌ”区間の比率）を限りなく１：１の比率にすることが要求されている。
【０００４】
図７は従来のクロック信号生成回路を示す回路図である。インバータ７１，７２が直列接続され、前段のインバータ７１には帰還抵抗７３が並列接続され、後段のインバータ７２の出力端子がリセット付きＤ−フリップフロップ７４のクロック入力（ＣＫ）に接続され、リセット付きＤ−フリップフロップ７４のデータ出力（Ｑ）がクロック信号出力端子７５に接続されている。Ｄ−フリップフロップ７４の反転データ出力（ＮＱ）がデータ入力（Ｄ）に接続されている。前段のインバータ７１の両端がＩ／Ｏパッド７６，７７を介して外部発振子７８の両端に接続され、外部発振子７８の両端はそれぞれコンデンサ７９，８０を介してグランドＧＮＤに接続されている。
【０００５】
リセット付きＤ−フリップフロップ７４に入力されるクロック信号ＣＫ０についての所定のデューティ比は１：１であるが、外部発振子７８の状態やＬＳＩ外部の状態によってはデューティ比が１：１にならず、例えば、４５：５５や５５：４５になる。
【０００６】
電源投入に伴って、外部発振子７８が発振を開始し、Ｉ／Ｏパッド７６，７７を介して電圧レベル“Ｈ”，“Ｌ”が一定周期で前段のインバータ７１の両端に供給される。前段のインバータ７１と帰還抵抗７３とで波形整形を行いつつ発振を維持し、後段のインバータ７２でさらに反転バッファしてリセット付きＤ−フリップフロップ７４のクロック入力（ＣＫ）にクロック信号ＣＫ０を供給する。
【０００７】
一方、上記の電源投入に伴って、リセット付きＤ−フリップフロップ７４はリセット信号によりリセットされ、そのデータ出力（Ｑ）であるクロック信号出力端子７５が“Ｌ”に初期化される。また、リセットに伴い反転データ出力（ＮＱ）が“Ｈ”にされ、これがデータ入力（Ｄ）に帰還される。直後にリセットが解除され、反転データ出力（ＮＱ）およびデータ出力（Ｑ）は安定した出力を行う。リセット付きＤ−フリップフロップ７４に対するリセットはパワーオンリセットにすることも可能である。
【０００８】
反転データ出力（ＮＱ）の信号はデータ入力（Ｄ）に帰還されており、後段のインバータ７２からのクロック信号ＣＫ０の“Ｌ”から“Ｈ”への立ち上がりタイミングでデータ入力（Ｄ）におけるデータをラッチする。この動作特性を利用してデューティ比を１：１に制御している。
【０００９】
Ｄ−フリップフロップ７４の動作を図８のイミングチャートに従って説明する。“Ｈ”と“Ｌ”を交互に繰り返すクロック信号ＣＫ０を受けたリセット付きＤ−フリップフロップ７４は、リセットがかけられ解除されると、反転データ出力（ＮＱ）およびデータ出力（Ｑ）の値が確定し、クロック信号出力端子７５からシステムクロック信号ＣＬＫが出力され、実質的な発振が開始される。初期には、データ出力（Ｑ）は“Ｌ”となり、反転データ出力（ＮＱ）およびデータ入力（Ｄ）は“Ｈ”となる。
【００１０】
続くクロック信号ＣＫ０の立ち上がりタイミングでデータラッチが行われ、反転データ出力（ＮＱ）が帰還されたデータ入力（Ｄ）のデータ“Ｈ”がラッチされ、データ出力（Ｑ）よりシステムクロック信号ＣＬＫとして“Ｈ”が出力される。このとき、反転データ出力（ＮＱ）およびデータ入力（Ｄ）は“Ｌ”に反転する。
【００１１】
続くクロック信号ＣＫ０の立ち上がりタイミングでデータラッチが行われ、データ入力（Ｄ）のデータ“Ｌ”がラッチされ、データ出力（Ｑ）よりシステムクロック信号ＣＬＫとして“Ｌ”が出力される。このとき、反転データ出力（ＮＱ）およびデータ入力（Ｄ）は“Ｈ”に反転する。
【００１２】
以上の繰り返しにより、デューティ比１：１のシステムクロック信号ＣＬＫが生成される。
【００１３】
図９はクロック信号ＣＫ０のデューティ比が１：１から変動しＯＮデューティが増大した場合の動作を示すタイミングチャートである。図１０はクロック信号ＣＫ０のデューティ比が１：１から変動しＯＮデューティが減少した場合の動作を示すタイミングチャートである。いずれの場合も、Ｄ−フリップフロップ７４におけるラッチアップのタイミングはクロック信号ＣＫ０の立ち上がりタイミングであり、これはデューティ比に無関係に一律であるため、最終のシステムクロック信号ＣＬＫの波形は変化しない。すなわち、システムクロック信号ＣＬＫのデューティ比は１：１に維持される。
【００１４】
以上のように、図７の従来技術では、Ｄ−フリップフロップ７４における反転データ出力（ＮＱ）をデータ入力（Ｄ）に帰還し、クロック入力（ＣＫ）に入力されるクロック信号ＣＫ０の立ち上がりタイミングでラッチアップするようにしてあるので、データ出力（Ｑ）から出力される最終のシステムクロック信号ＣＬＫはクロック信号ＣＫ０の立ち上がりタイミングによってのみ制御される。すなわち、クロック信号ＣＫ０のデューティ比には無関係であるので、最終のシステムクロック信号ＣＬＫはそのデューティ比が補正されて１：１に維持されることになる。最終のシステムクロック信号ＣＬＫがＬＳＩのシステムクロックである。
【００１５】
図１１はＶＣＯ（電圧制御発振器）を利用した従来技術のクロック信号生成回路の一例を示す。
【００１６】
位相比較器８１において入力されてくるクロック信号ＣＫと分周器８４からフィードバックされたクロック信号ＣＫ′との位相が比較され、その差分の信号ΔＳがチャージポンプ８２を介してＶＣＯ８３に入力される。ＶＣＯ８３は入力した差分の信号ΔＳ′の大きさに応じて、その差分がゼロに収束するような周波数の信号ＣＬＫ′を発振し、分周器８４に出力する。分周器８４は入力した信号を２分周して最終のシステムクロック信号ＣＬＫとして出力する。結果として、最終のシステムクロック信号ＣＬＫはあらかじめ決められた周波数に自動制御される。この場合、ＶＣＯ８３の基準周波数として入力のクロック信号ＣＫの周波数の２逓倍したものに設定し、また、分周器８４の分周比を１／２に設定しておけば、常に、最終のシステムクロック信号ＣＬＫのデューティ比を１：１に保つことができる。
【００１７】
【特許文献１】
特開平７−２４０６８４号公報（第２頁、図４）
【００１８】
【発明が解決しようとする課題】
図７の方式の従来技術の場合には、最終のシステムクロック信号ＣＬＫの周波数が外部発振子７８の発振周波数の１／２の周波数となっており、ＬＳＩのシステムクロックの動作周波数に対して２倍の発振周波数をもった外部発振子７８を必要とすることになる。しかし、一般に発振周波数が高くなるほど発振子は高価になる。
【００１９】
また、ＬＳＩテスターについても、システムクロックの周波数に比べて２倍の周波数が要求され、テスター自体が高価につく。その結果として、ＬＳＩのコストアップを招く。
【００２０】
また、図１１の方式の従来技術の場合には、位相比較器、チャージポンプ、ＶＣＯおよび分周器ならびにこれらに関連するＩ／Ｏピンを新たに追加する必要があり、コストの増加、面積の増加を招く。また、ＶＣＯのテストが余分に必要となる。また、ゲート増に起因するノイズ対策（電源ピンの分離などレイアウトの制約）が避けて通れない。
【００２１】
本発明は、このような事情に鑑みて創案されたものであり、入力クロック信号のデューティ比が所定のデューティ比からずれていても、自動的に位相補償して所定のデューティ比のシステムクロック信号を生成することができ、さらに、外部発振子としてシステムクロック信号の周波数と同じ発振周波数の外部発振子を採用することでコスト的負担を軽減することを目的としている。また、面積オーバーヘッドを軽減することを目的としている。
【００２２】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。すなわち、発振子からの入力クロック信号に応じて互いに排他的にオン／オフ動作する高電位側スイッチ素子および低電位側スイッチ素子が直列接続されてなる出力回路と、前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータとを備えるクロック信号生成回路を前提にする。このような構成のクロック信号生成回路において、さらに、前記出力回路からの出力値の積分値と基準電圧値との比較に基づいて前記高電位側スイッチ素子の高電位側電源に対する接続と前記低電位側スイッチ素子の低電位側電源に対する接続とを排他的に切り換え制御する位相補償回路を備える。
【００２３】
入力クロック信号のデューティ比が所定のデューティ比からずれている場合に、そのずれの方向を位相補償回路が判断し、高電位側補償スイッチと低電位側補償スイッチのキープ態様をコントロールする。なお、所定のデューティ比については、１：１に限るものではなく、ｍ，ｎを任意の自然数として、広く、ｍ：ｎのデューティ比を所定のデューティ比としてよい。
【００２４】
（１）入力クロック信号のＯＮデューティが所期値より小さいとき、入力クロック信号の立ち下がりタイミングから遅らせてシステムクロック信号を立ち下げる必要がある。位相補償回路がなければ、入力クロック信号の立ち下がりで直ちに出力回路からの出力値が立ち上がってしまう。この出力回路からの出力値の立ち上がりを位相補償回路が遅らせる。
【００２５】
上記（１）の場合に、入力クロック信号の“Ｌ”レベル期間には出力回路の出力値は“Ｈ”レベルであり、積分値は基準電圧値を上回り、比較結果は第１の状態となる。位相補償回路は、第１の状態のとき、出力回路の低電位側スイッチ素子と低電位側電源との接続については、原則としてＯＮキープ状態とするが、出力回路の高電位側スイッチ素子と高電位側電源との接続については、原則としてＯＦＦキープ状態とする。すなわち、入力クロック信号の立ち下がりタイミングで出力回路における高電位側スイッチ素子が反転してＯＮ状態になっても、このことは直ちには出力回路からの出力値の反転をもたらさない。入力クロック信号が“Ｈ”レベルの期間には出力回路からの出力値は“Ｌ”レベルであり、積分値は次第に降下する。積分値が降下して基準電圧値に至ると、比較結果が第２の状態となり、前記のＯＦＦキープ状態が解除される。そして、出力回路における高電位側スイッチ素子が高電位側電源に接続されるに至り、出力回路からの出力値は反転して“Ｈ”レベルとなり、システムクロック信号も反転する。すなわち、ＯＦＦキープ状態の解除タイミングを積分時定数でコントロールしている。なお、出力回路からの出力値が“Ｈ”レベルになると、積分値が直ちに基準電圧値を上回り、比較結果は第１の状態に復帰する。比較結果が第２の状態になるのは一瞬である。
【００２６】
以上のようにして、ＯＮデューティが所期値より小さいとき、位相補償回路は高電位側スイッチ素子の高電位側電源に対する接続をＯＦＦキープし、出力回路出力値の反転を入力クロック信号の立ち下がりに連動しないようにし、積分時定数をもって出力回路出力値の反転タイミングをコントロールするので、デューティ比を所期値に近づけることができる。
【００２７】
（２）上記とは逆に、入力クロック信号のＯＦＦデューティが所期値より小さいとき、入力クロック信号の立ち上がりタイミングから遅らせてシステムクロック信号を立ち上げる必要がある。位相補償回路がなければ、入力クロック信号の立ち上がりで直ちに出力回路からの出力値が立ち下がってしまう。この出力回路からの出力値の立ち下がりを位相補償回路が遅らせる。
【００２８】
上記（２）の場合に、入力クロック信号の“Ｈ”レベル期間には出力回路の出力値は“Ｌ”レベルであり、積分値は基準電圧値を下回り、比較結果は第２の状態となる。位相補償回路は、第２の状態のとき、出力回路の高電位側スイッチ素子と高電位側電源との接続については、原則としてＯＮキープ状態とするが、出力回路の低電位側スイッチ素子と低電位側電源との接続については、原則としてＯＦＦキープ状態とする。すなわち、入力クロック信号の立ち上がりタイミングで出力回路における低電位側スイッチ素子が反転してＯＮ状態になっても、このことは直ちには出力回路からの出力値の反転をもたらさない。入力クロック信号が“Ｌ”レベルの期間には出力回路からの出力値は“Ｈ”レベルであり、積分値は次第に上昇する。積分値が上昇して基準電圧値に至ると、比較結果が第１の状態となり、前記のＯＦＦキープ状態が解除される。そして、出力回路における低電位側スイッチ素子が低電位側電源に接続されるに至り、出力回路からの出力値は反転して“Ｌ”レベルとなり、システムクロック信号も反転する。すなわち、ＯＦＦキープ状態の解除タイミングを積分時定数でコントロールしている。なお、出力回路からの出力値が“Ｌ”レベルになると、積分値が直ちに基準電圧値を下回り、比較結果は第２の状態に復帰する。比較結果が第１の状態となるのは一瞬である。
【００２９】
以上のようにして、ＯＦＦデューティが所期値より小さいとき、位相補償回路は低電位側スイッチ素子の低電位側電源に対する接続をＯＦＦキープし、出力回路出力値の反転を入力クロック信号の立ち上がりに連動しないようにし、積分時定数をもって出力回路出力値の反転タイミングをコントロールするので、デューティ比を所期値に近づけることができる。
【００３０】
上記において、前記の位相補償回路の具体的構成としては、次のものが好ましい。すなわち、前記出力回路の出力端子に接続された積分回路と、前記積分回路の出力値を基準電圧値と比較するコンパレータと、前記高電位側補償スイッチの高電位側端子と前記高電位側電源との間に挿入された高電位側補償スイッチと、前記低電位側スイッチ素子の低電位側端子と前記低電位側電源との間に挿入された低電位側補償スイッチとを備える。そして、前記コンパレータによる比較結果に応じて前記高電位側補償スイッチと前記低電位側補償スイッチとを排他的に制御するように構成する。
【００３１】
上記において、前記コンパレータに対する基準電圧値を、高電位側電源の電位と低電位側電源の電位との丁度中央値とすれば、所定のデューティ比が１：１となる。
【００３２】
上記において好ましい態様は、前記高電位側スイッチ素子をＰｃｈトランジスタとし、前記低電位側スイッチ素子をＮｃｈトランジスタとすることである。要するに、これは出力回路を、ＰｃｈトランジスタとＮｃｈトランジスタとの相補接続によるインバータ構成とするものである。
【００３３】
また、上記において好ましい態様は、前記高電位側補償スイッチをＰｃｈトランジスタとし、前記低電位側補償スイッチをＮｃｈトランジスタとすることである。
【００３４】
別の観点からの好ましい態様としては、上記において、さらに、前記入力クロック信号と前記システムクロック信号とを選択するセレクタを備えていることである。セレクタに対するモード切り換えによって、入力クロック信号を上記の位相補償回路を通して得たシステムクロック信号として選択したり、あるいは位相補償回路を通すことなく入力クロック信号のままとすることもできる。
【００３５】
さらなる発展形として、前記セレクタにおけるセレクト信号端子に接続された選択制御用Ｉ／Ｏパッドと、この選択制御用Ｉ／Ｏパッドに対して選択的にワイヤリング可能なＶＤＤ端子Ｉ／ＯパッドおよびＶＳＳ端子Ｉ／Ｏパッドとを備えた構成がある。ワイヤリングによりいずれかのモードを簡単に選択することができる。
【００３６】
別の態様の本発明として、上記において、前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータが省略され、前記出力回路からの出力値をシステムクロック信号とするものもある。入力クロック信号の論理とシステムクロック信号の論理とについては、同一論理としてもよいし、この発明のように反転論理としてもよい。
【００３７】
さらには、前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータの次段に、さらにいくつかのインバータがシリーズに接続されていてもよい。インバータ数で遅延調整が可能である。
【００３８】
そして、クロック信号生成回路によって生成出力されたシステムクロック信号を用いて動作するように構成されている電子機器について、上記のように構成されたクロック信号生成回路を搭載した電子機器として、本発明を有効に展開することができる。
【００３９】
また、クロック信号生成回路によって生成出力されたシステムクロック信号を用いて動作するように構成されているデジタルスチルカメラについて、上記のように構成されたクロック信号生成回路を搭載したデジタルスチルカメラとして、本発明を有効に展開することができる。
【００４０】
【発明の実施の形態】
以下、本発明にかかわるクロック信号生成回路の実施の形態について図面に基づいて詳細に説明する。
【００４１】
（実施の形態１）
図１は本発明の実施の形態１におけるクロック信号生成回路の構成を示す回路図である。
【００４２】
入力クロック信号ＣＫ０を外部から入力するＩ／Ｏパッド１１は、出力回路１２のゲート端子に接続されている。出力回路１２は、Ｐｃｈ（Ｐチャンネル）トランジスタＰ１とＮｃｈ（Ｎチャンネル）トランジスタＮ１を直列接続（相補接続）したインバータ構成となっている。ＰｃｈトランジスタＰ１は高電位側スイッチ素子の一例であり、ＮｃｈトランジスタＮ１は低電位側スイッチ素子の一例である。出力回路１２におけるＰｃｈトランジスタＰ１の高電位側端子と高電位側電源ＶＤＤとの間にＰｃｈトランジスタからなる高電位側補償スイッチＳｗ１が介挿されている。また、出力回路１２におけるＮｃｈトランジスタＮ１の低電位側端子と低電位側電源ＶＳＳとの間にＮｃｈトランジスタからなる低電位側補償スイッチＳｗ２が介挿されている。そして、高電位側補償スイッチＳｗ１と低電位側補償スイッチＳｗ２とが出力補正回路１３を構成している。
【００４３】
出力回路１２における出力端子１２ａは、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１との共通接続ドレインであるが、この出力端子１２ａに出力段のインバータ１４が接続され、出力段のインバータ１４の出力端子にシステムクロック信号出力端子１５が接続されている。出力段のインバータ１４はＰｃｈトランジスタＰ２とＮｃｈトランジスタＮ２を直列接続してあり、ＰｃｈトランジスタＰ２のソースは高電位側電源ＶＤＤに接続され、ＮｃｈトランジスタＮ２のソースは低電位側電源ＶＳＳ（グランドＧＮＤ）に接続されている。
【００４４】
出力回路１２の出力端子１２ａには積分回路１６が接続され、積分回路１６の出力端子はコンパレータ１７の非反転入力端子（＋）に接続されている。積分回路１６は抵抗Ｒ１とコンデンサＣ１とを直列接続したものである。コンパレータ１７の反転入力端子（−）には基準電圧発生回路１８の出力端子が接続され、基準電圧Ｖｒｅｆが印加されている。基準電圧発生回路１８は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に直列に挿入されたそれぞれトランジスタからなる抵抗Ｒ２と抵抗Ｒ３との抵抗分割で構成されている。両抵抗Ｒ２，Ｒ３のトランジスタとしての幅と長さおよびマスク構成は全く同じで、両者のトランジスタ能力は全く同じである。抵抗Ｒ２と抵抗Ｒ３の抵抗値は互いに等しい。したがって、基準電圧Ｖｒｅｆ＝（ＶＤＤ−ＶＳＳ）／２（＝ＶＤＤ／２）である。コンパレータ１７の出力端子が出力補正回路１３における低電位側補償スイッチＳｗ２のＮｃｈトランジスタのゲートおよび高電位側補償スイッチＳｗ１であるＰｃｈトランジスタのゲートに接続されている。
【００４５】
上記の構成のクロック信号生成回路の動作について説明する。動作説明を分かりやすくするために、図１の回路構成を等価的に書き直したのが図２である。積分回路１６とコンパレータ１７と出力補正回路１３とによって位相補償回路ＰＣが構成されている。
【００４６】
まず、入力クロック信号ＣＫ０のＯＮデューティがＯＦＦデューティより短い場合について図３のタイミングチャートを用いて説明する。
【００４７】
いま、時刻ｔ０において、出力回路１２の出力電圧Ａが“Ｈ”レベルで、システムクロック信号ＣＬＫが“Ｌ”レベルにあり、かつ、積分回路１６による積分電圧Ｓが上昇しつつあるとする。このとき、Ｉ／Ｏパッド１１からの入力クロック信号ＣＫ０が“Ｌ”レベルで、出力回路１２におけるＰｃｈトランジスタＰ１はＯＮ、ＮｃｈトランジスタＮ１はＯＦＦになっている。また、コンパレータ１７の出力である制御電圧Ｃは“Ｈ”レベル（第１の状態）であり、出力補正回路１３における高電位側補償スイッチＳｗ１は原則ＯＮキープ状態とされ、低電位側補償スイッチＳｗ２は原則ＯＮキープ状態とされている。
【００４８】
時刻ｔ１において、入力クロック信号ＣＫ０が“Ｌ”レベルから“Ｈ”レベルに立ち上がり、ＰｃｈトランジスタＰ１がＯＦＦに反転し、ＮｃｈトランジスタＮ１がＯＮに反転する。すでに低電位側補償スイッチＳｗ２はＯＮ状態にあるから、出力端子１２ａは低電位側電源ＶＳＳに接続され、電圧Ａは“Ｌ”レベルに反転し、システムクロック信号ＣＬＫは“Ｈ”レベルに反転する。入力クロック信号ＣＫ０の立ち上がりタイミングとシステムクロック信号ＣＬＫの“Ｈ”レベル反転のタイミングは一致している。このモードのとき、低電位側補償スイッチＳｗ２は入力クロック信号ＣＫ０の立ち上がりを即時有効とする機能を担っている。時刻ｔ１において、積分電圧Ｓは飽和して高電位側電源ＶＤＤに至る。
【００４９】
電圧Ａが“Ｌ”レベルに反転すると、積分回路１６においては放電が開始され、積分電圧Ｓは飽和レベルＶＤＤから低下を開始する。飽和レベルＶＤＤから基準電圧Ｖｒｅｆ（＝ＶＤＤ／２）までの時定数τ１が電圧Ａ、システムクロック信号ＣＬＫの次の反転タイミングを決定する。すなわち、入力クロック信号ＣＫ０の立ち下がりタイミングが１周期の１／２のタイミングから前方向にずれていても（ＯＮデューティ＜ＯＦＦデューティ）、システムクロック信号ＣＬＫの立ち下がりタイミングは１周期の１／２のタイミングからずれることがない。理由は次のとおりである。
【００５０】
積分電圧Ｓが降下して基準電圧Ｖｒｅｆに達する時刻をｔ３とする（ｔ３−ｔ１＝τ１）。時刻ｔ３よりも前の時刻ｔ２において、入力クロック信号ＣＫ０が“Ｈ”レベルから“Ｌ”レベルに立ち下がるとする。これにより、ＰｃｈトランジスタＰ１が反転してＯＮになるとともにＮｃｈトランジスタＮ１が反転してＯＦＦになる。しかし、制御電圧Ｃは“Ｈ”レベルを維持しており、高電位側補償スイッチＳｗ１はＯＦＦキープ状態を維持しており、出力端子１２ａと高電位側電源ＶＤＤとの接続は断たれたままである。
【００５１】
降下する積分電圧Ｓが時刻ｔ３に至って基準電圧Ｖｒｅｆに達した瞬間に、制御電圧Ｃは一瞬、“Ｌ”レベルに反転する。この結果、高電位側補償スイッチＳｗ１が一瞬、ＯＮに反転する。出力端子１２ａは、低電位側電源ＶＳＳとの接続は断たれたままであるが、ＰｃｈトランジスタＰ１と高電位側補償スイッチＳｗ１との同時ＯＮにより高電位側電源ＶＤＤとの接続が行われ、電圧Ａは“Ｈ”レベルに反転し、システムクロック信号ＣＬＫは“Ｌ”レベルに反転する。電圧Ａが“Ｈ”レベルに反転するので、積分回路１６への充電が開始され、積分電圧Ｓは上昇を開始し、制御電圧Ｃは“Ｈ”レベルに復帰する。時刻ｔ３で制御電圧Ｃが“Ｌ”レベルに反転するのは一瞬である。
【００５２】
制御電圧Ｃは一瞬のみ“Ｌ”レベルで、原則的に“Ｈ”レベルキープ状態である。したがって、高電位側補償スイッチＳｗ１は原則的にＯＦＦキープ状態であり、低電位側補償スイッチＳｗ２は原則的にＯＮキープ状態である。積分電圧Ｓは原則的に基準電圧Ｖｒｅｆ以上の範囲で推移する。
【００５３】
時刻ｔ２での入力クロック信号のＣＫ０立ち下がりは、本来の時刻ｔ３より早いが、それを積分回路１６とコンパレータ１７と出力補正回路１３からなる位相補償回路ＰＣによって補正している。以上の結果、入力クロック信号ＣＫ０のデューティが崩れてＯＮデューティがＯＦＦデューティより短くなっていても、最終のシステムクロック信号ＣＬＫのデューティ比は自動的に１：１に補正される。
【００５４】
次に、入力クロック信号ＣＫ０のＯＦＦデューティがＯＮデューティより短い場合について図４のタイミングチャートを用いて説明する。
【００５５】
いま、時刻ｔ１０において、出力回路１２の出力電圧Ａが“Ｌ”レベルで、システムクロック信号ＣＬＫが“Ｈ”レベルにあり、かつ、積分回路１６による積分電圧Ｓが減衰しつつあるとする。このとき、Ｉ／Ｏパッド１１からの入力クロック信号ＣＫ０が“Ｈ”レベルで、出力回路１２におけるＰｃｈトランジスタＰ１はＯＦＦ、ＮｃｈトランジスタＮ１はＯＮになっている。また、コンパレータ１７の出力である制御電圧Ｃは“Ｌ”レベル（第２の状態）であり、出力補正回路１３における高電位側補償スイッチＳｗ１は原則ＯＮキープ状態とされ、低電位側補償スイッチＳｗ２は原則ＯＦＦキープ状態とされている。
【００５６】
時刻ｔ１１において、入力クロック信号ＣＫ０が“Ｈ”レベルから“Ｌ”レベルに立ち下がり、ＰｃｈトランジスタＰ１がＯＮに反転し、ＮｃｈトランジスタＮ１がＯＦＦに反転する。すでに高電位側補償スイッチＳｗ１はＯＮ状態にあるから、出力端子１２ａは高電位側電源ＶＤＤに接続され、電圧Ａは“Ｈ”レベルに反転し、システムクロック信号ＣＬＫは“Ｌ”レベルに反転する。入力クロック信号ＣＫ０の立ち下がりタイミングとシステムクロック信号ＣＬＫの“Ｌ”レベル反転のタイミングは一致している。このモードのとき、高電位側補償スイッチＳｗ１は入力クロック信号ＣＫ０の立ち下がりを即時有効とする機能を担っている。時刻ｔ１１において、積分電圧Ｓは最大減衰して低電位側電源ＶＳＳに至る。
【００５７】
電圧Ａが“Ｈ”レベルに反転すると、積分回路１６においては充電が開始され、積分電圧Ｓは低電位側電源ＶＳＳのレベルから上昇を開始する。低電位側電源ＶＳＳのレベルから基準電圧Ｖｒｅｆ（＝ＶＤＤ／２）までの時定数τ２が電圧Ａ、システムクロック信号ＣＬＫの次の反転タイミングを決定する。すなわち、入力クロック信号ＣＫ０の立ち上がりタイミングが１周期の１／２のタイミングから前方向にずれていても（ＯＮデューティ＞ＯＦＦデューティ）、システムクロック信号ＣＬＫの立ち上がりタイミングは１周期の１／２のタイミングからずれることがない。理由は次のとおりである。
【００５８】
積分電圧Ｓが上昇して基準電圧Ｖｒｅｆに達する時刻をｔ１３とする（ｔ１３−ｔ１１＝τ２）。時刻ｔ１３よりも前の時刻ｔ１２において、入力クロック信号ＣＫ０が“Ｌ”レベルから“Ｈ”レベルに立ち上がるとする。これにより、ＰｃｈトランジスタＰ１が反転してＯＦＦになるとともにＮｃｈトランジスタＮ１が反転してＯＮになる。しかし、制御電圧Ｃは“Ｌ”レベルを維持しており、低電位側補償スイッチＳｗ２はＯＦＦキープ状態を維持しており、出力端子１２ａと低電位側電源ＶＳＳとの接続は断たれたままである。
【００５９】
上昇する積分電圧Ｓが時刻ｔ１３に至って基準電圧Ｖｒｅｆに達した瞬間に、制御電圧Ｃは一瞬、“Ｈ”レベルに反転する。この結果、低電位側補償スイッチＳｗ２が一瞬、ＯＮに反転する。出力端子１２ａは、高電位側電源ＶＤＤとの接続は断たれたままであるが、ＮｃｈトランジスタＮ１と低電位側補償スイッチＳｗ２との同時ＯＮにより低電位側電源ＶＳＳとの接続が行われ、電圧Ａは“Ｌ”レベルに反転し、システムクロック信号ＣＬＫは“Ｈ”レベルに反転する。電圧Ａが“Ｌ”レベルに反転するので、積分回路１６からの放電が開始され、積分電圧Ｓは降下を開始し、制御電圧Ｃは“Ｌ”レベルに復帰する。時刻ｔ１３で制御電圧Ｃが“Ｈ”レベルに反転するのは一瞬である。
【００６０】
制御電圧Ｃは一瞬のみ“Ｈ”レベルで、原則的に“Ｌ”レベルキープ状態である。したがって、高電位側補償スイッチＳｗ１は原則的にＯＮキープ状態であり、低電位側補償スイッチＳｗ２は原則的にＯＦＦキープ状態である。積分電圧Ｓは原則的に基準電圧Ｖｒｅｆ以下の範囲で推移する。
【００６１】
時刻ｔ１２での入力クロック信号ＣＫ０の立ち上がりは、本来の時刻ｔ１３より早いが、それを積分回路１６とコンパレータ１７と出力補正回路１３によって補正している。以上の結果、入力クロック信号ＣＫ０のデューティが崩れてＯＦＦデューティがＯＮデューティより短くなっていても、最終のシステムクロック信号ＣＬＫのデューティ比は自動的に１：１に補正される。
【００６２】
以上のように、本実施の形態によれば、デューティの崩れた入力クロック信号ＣＫ０を入力しても、これを自動的に補正して、最終的には正確に１：１のデューティ比に制御されたシステムクロック信号ＣＬＫを生成することができる。
【００６３】
なお、基準電圧発生回路１８については、これを図５に示すように、外部に設けてもよい。２０は外部の基準電圧発生回路１８と接続するためのＩ／Ｏパッドである。
【００６４】
（実施の形態２）
図６は本発明の実施の形態２におけるクロック信号生成回路の構成を示す回路図である。本実施の形態は、位相補償回路の有効・無効を選択可能に構成したものである。２１はセレクタ、２２はセレクタ２１の制御端子に接続のＩ／Ｏパッド、２３はＶＤＤ端子Ｉ／Ｏパッド、２４はＶＳＳ端子Ｉ／Ｏパッドである。セレクタ２１の１入力には入力クロック信号ＣＫ０を入力するＩ／Ｏパッド１１が接続され、他の１入力には最終のシステムクロック信号ＣＬＫを出力する出力段のインバータ１４の出力端子が接続されている。
【００６５】
Ｉ／Ｏパッド２２、ＶＤＤ端子Ｉ／Ｏパッド２３およびＶＳＳ端子Ｉ／Ｏパッド２４は互いに隣接しており、配線、ワイヤリングなどでどちらかのノードに固定することが可能であり、ＤＣ的にモード切り替えにすることが可能である。内蔵で使用する場合にはどちらかに、固定して使用することが可能である。
【００６６】
セレクタ２１に対するセレクト信号が“Ｌ”のときは出力段のインバータ１４からの位相補正されたシステムクロック信号ＣＬＫが選択され出力される。セレクト信号が“Ｈ”のときはＩ／Ｏパッド１１からの元の入力クロック信号ＣＫ０がそのまま出力される。
【００６７】
このことにより、位相補償をする場合としない場合とを任意に切り換えることが可能である。したがって、例えば、位相補償をしたクロックを使用した場合には、ＬＳＩで使用するシステムクロックの２倍の動作周波数を外部から入力する必要性がない。また、より安価なテスターを使用することができる。結果として、コストを下げることが可能である。
【００６８】
動作周波数を高くする必要がないとき、あるいはコストが高くてもよいときなどは、位相補償をしたクロックを使用せず、別に外部で従来のような位相補償を行うことも可能である。
【００６９】
本発明のクロック信号生成回路は、ＶＣＯ等を用いるほどは厳密にクロックを補正する必要はないが、安価で良好に補正されたデューティ比を持つシステムクロック信号が必要な電子機器、例えばデジタルスチルカメラの動作に用いると特に有効である。
【００７０】
【発明の効果】
本発明によれば、入力クロック信号のデューティ比が所定のデューティ比からずれていても、積分時定数をもって出力回路出力値の反転タイミングをコントロールするので、自動的に位相補償して所定のデューティ比のシステムクロック信号を生成することができる。さらに、外部の発振子としてはシステムクロック信号の周波数と同じ発振周波数の発振子を採用する必要性をなくすことができ、コスト的負担を軽減できる。また、テスターの面でも有利となる。また、面積オーバーヘッドを軽減することができる。そして、ワイヤリング等により、位相補償されたシステムクロック信号とオリジナルの入力クロック信号との切り換えが容易に行える。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるクロック信号生成回路の構成を示す回路図
【図２】実施の形態１のクロック信号生成回路の等価回路の回路図
【図３】実施の形態１のクロック信号生成回路の動作を示すタイミングチャート（ＯＮデューティが短い場合）
【図４】実施の形態１のクロック信号生成回路の動作を示すタイミングチャート（ＯＮデューティが長い場合）
【図５】実施の形態１の変形の形態のクロック信号生成回路の回路図
【図６】本発明の実施の形態２におけるクロック信号生成回路の構成を示す回路図
【図７】従来のクロック信号生成回路を示す回路図
【図８】従来のクロック信号生成回路の動作を示すタイミングチャート（デューティ比１：１）
【図９】従来のクロック信号生成回路の動作を示すタイミングチャート（ＯＮデューティが大きい場合）
【図１０】従来のクロック信号生成回路の動作を示すタイミングチャート（ＯＮデューティが小さい場合）
【図１１】ＶＣＯを利用した従来のクロック信号生成回路を示す回路図
【符号の説明】
１１ Ｉ／Ｏパッド
１２ 出力回路
１２ａ 出力回路の出力端子
１３ 出力補正回路
１４ 出力段のインバータ
１５ システムクロック信号出力端子
１６ 積分回路
１７ コンパレータ
１８ 基準電圧発生回路
２１ セレクタ
２２ Ｉ／Ｏパッド
２３ ＶＤＤ端子Ｉ／Ｏパッド
２４ ＶＳＳ端子Ｉ／Ｏパッド
Ｐ１ Ｐｃｈトランジスタ
Ｎ１ Ｎｃｈトランジスタ
Ｓｗ１ 高電位側補償スイッチ
Ｓｗ２ 低電位側スイッチ素子
ＣＫ０ 入力クロック信号
ＰＣ 位相補償回路
【発明の属する技術分野】
本発明はクロック信号生成回路に関する。本発明はまた、クロック信号生成回路を搭載したデジタルスチルカメラなどの電子機器に関する。
【０００２】
【従来の技術】
近年、半導体集積回路は、大規模化、微細化、高速化および短期間での開発が進んでおり、それに伴ってテストコストが増加している。また、高速化によって発振器や発振子の部品価格が上昇している。しかし一方で、セット価格は下落している。このような事情により、総じて、ＬＳＩには安くて高性能な部品が要求されている。
【０００３】
ＬＳＩを動作させるクロック信号はＬＳＩの基準となる信号であり、近年、システムの高度化に伴い、このクロックのタイミング調整や、デューティ比（信号の“Ｈ”区間と“Ｌ”区間の比率）を限りなく１：１の比率にすることが要求されている。
【０００４】
図７は従来のクロック信号生成回路を示す回路図である。インバータ７１，７２が直列接続され、前段のインバータ７１には帰還抵抗７３が並列接続され、後段のインバータ７２の出力端子がリセット付きＤ−フリップフロップ７４のクロック入力（ＣＫ）に接続され、リセット付きＤ−フリップフロップ７４のデータ出力（Ｑ）がクロック信号出力端子７５に接続されている。Ｄ−フリップフロップ７４の反転データ出力（ＮＱ）がデータ入力（Ｄ）に接続されている。前段のインバータ７１の両端がＩ／Ｏパッド７６，７７を介して外部発振子７８の両端に接続され、外部発振子７８の両端はそれぞれコンデンサ７９，８０を介してグランドＧＮＤに接続されている。
【０００５】
リセット付きＤ−フリップフロップ７４に入力されるクロック信号ＣＫ０についての所定のデューティ比は１：１であるが、外部発振子７８の状態やＬＳＩ外部の状態によってはデューティ比が１：１にならず、例えば、４５：５５や５５：４５になる。
【０００６】
電源投入に伴って、外部発振子７８が発振を開始し、Ｉ／Ｏパッド７６，７７を介して電圧レベル“Ｈ”，“Ｌ”が一定周期で前段のインバータ７１の両端に供給される。前段のインバータ７１と帰還抵抗７３とで波形整形を行いつつ発振を維持し、後段のインバータ７２でさらに反転バッファしてリセット付きＤ−フリップフロップ７４のクロック入力（ＣＫ）にクロック信号ＣＫ０を供給する。
【０００７】
一方、上記の電源投入に伴って、リセット付きＤ−フリップフロップ７４はリセット信号によりリセットされ、そのデータ出力（Ｑ）であるクロック信号出力端子７５が“Ｌ”に初期化される。また、リセットに伴い反転データ出力（ＮＱ）が“Ｈ”にされ、これがデータ入力（Ｄ）に帰還される。直後にリセットが解除され、反転データ出力（ＮＱ）およびデータ出力（Ｑ）は安定した出力を行う。リセット付きＤ−フリップフロップ７４に対するリセットはパワーオンリセットにすることも可能である。
【０００８】
反転データ出力（ＮＱ）の信号はデータ入力（Ｄ）に帰還されており、後段のインバータ７２からのクロック信号ＣＫ０の“Ｌ”から“Ｈ”への立ち上がりタイミングでデータ入力（Ｄ）におけるデータをラッチする。この動作特性を利用してデューティ比を１：１に制御している。
【０００９】
Ｄ−フリップフロップ７４の動作を図８のイミングチャートに従って説明する。“Ｈ”と“Ｌ”を交互に繰り返すクロック信号ＣＫ０を受けたリセット付きＤ−フリップフロップ７４は、リセットがかけられ解除されると、反転データ出力（ＮＱ）およびデータ出力（Ｑ）の値が確定し、クロック信号出力端子７５からシステムクロック信号ＣＬＫが出力され、実質的な発振が開始される。初期には、データ出力（Ｑ）は“Ｌ”となり、反転データ出力（ＮＱ）およびデータ入力（Ｄ）は“Ｈ”となる。
【００１０】
続くクロック信号ＣＫ０の立ち上がりタイミングでデータラッチが行われ、反転データ出力（ＮＱ）が帰還されたデータ入力（Ｄ）のデータ“Ｈ”がラッチされ、データ出力（Ｑ）よりシステムクロック信号ＣＬＫとして“Ｈ”が出力される。このとき、反転データ出力（ＮＱ）およびデータ入力（Ｄ）は“Ｌ”に反転する。
【００１１】
続くクロック信号ＣＫ０の立ち上がりタイミングでデータラッチが行われ、データ入力（Ｄ）のデータ“Ｌ”がラッチされ、データ出力（Ｑ）よりシステムクロック信号ＣＬＫとして“Ｌ”が出力される。このとき、反転データ出力（ＮＱ）およびデータ入力（Ｄ）は“Ｈ”に反転する。
【００１２】
以上の繰り返しにより、デューティ比１：１のシステムクロック信号ＣＬＫが生成される。
【００１３】
図９はクロック信号ＣＫ０のデューティ比が１：１から変動しＯＮデューティが増大した場合の動作を示すタイミングチャートである。図１０はクロック信号ＣＫ０のデューティ比が１：１から変動しＯＮデューティが減少した場合の動作を示すタイミングチャートである。いずれの場合も、Ｄ−フリップフロップ７４におけるラッチアップのタイミングはクロック信号ＣＫ０の立ち上がりタイミングであり、これはデューティ比に無関係に一律であるため、最終のシステムクロック信号ＣＬＫの波形は変化しない。すなわち、システムクロック信号ＣＬＫのデューティ比は１：１に維持される。
【００１４】
以上のように、図７の従来技術では、Ｄ−フリップフロップ７４における反転データ出力（ＮＱ）をデータ入力（Ｄ）に帰還し、クロック入力（ＣＫ）に入力されるクロック信号ＣＫ０の立ち上がりタイミングでラッチアップするようにしてあるので、データ出力（Ｑ）から出力される最終のシステムクロック信号ＣＬＫはクロック信号ＣＫ０の立ち上がりタイミングによってのみ制御される。すなわち、クロック信号ＣＫ０のデューティ比には無関係であるので、最終のシステムクロック信号ＣＬＫはそのデューティ比が補正されて１：１に維持されることになる。最終のシステムクロック信号ＣＬＫがＬＳＩのシステムクロックである。
【００１５】
図１１はＶＣＯ（電圧制御発振器）を利用した従来技術のクロック信号生成回路の一例を示す。
【００１６】
位相比較器８１において入力されてくるクロック信号ＣＫと分周器８４からフィードバックされたクロック信号ＣＫ′との位相が比較され、その差分の信号ΔＳがチャージポンプ８２を介してＶＣＯ８３に入力される。ＶＣＯ８３は入力した差分の信号ΔＳ′の大きさに応じて、その差分がゼロに収束するような周波数の信号ＣＬＫ′を発振し、分周器８４に出力する。分周器８４は入力した信号を２分周して最終のシステムクロック信号ＣＬＫとして出力する。結果として、最終のシステムクロック信号ＣＬＫはあらかじめ決められた周波数に自動制御される。この場合、ＶＣＯ８３の基準周波数として入力のクロック信号ＣＫの周波数の２逓倍したものに設定し、また、分周器８４の分周比を１／２に設定しておけば、常に、最終のシステムクロック信号ＣＬＫのデューティ比を１：１に保つことができる。
【００１７】
【特許文献１】
特開平７−２４０６８４号公報（第２頁、図４）
【００１８】
【発明が解決しようとする課題】
図７の方式の従来技術の場合には、最終のシステムクロック信号ＣＬＫの周波数が外部発振子７８の発振周波数の１／２の周波数となっており、ＬＳＩのシステムクロックの動作周波数に対して２倍の発振周波数をもった外部発振子７８を必要とすることになる。しかし、一般に発振周波数が高くなるほど発振子は高価になる。
【００１９】
また、ＬＳＩテスターについても、システムクロックの周波数に比べて２倍の周波数が要求され、テスター自体が高価につく。その結果として、ＬＳＩのコストアップを招く。
【００２０】
また、図１１の方式の従来技術の場合には、位相比較器、チャージポンプ、ＶＣＯおよび分周器ならびにこれらに関連するＩ／Ｏピンを新たに追加する必要があり、コストの増加、面積の増加を招く。また、ＶＣＯのテストが余分に必要となる。また、ゲート増に起因するノイズ対策（電源ピンの分離などレイアウトの制約）が避けて通れない。
【００２１】
本発明は、このような事情に鑑みて創案されたものであり、入力クロック信号のデューティ比が所定のデューティ比からずれていても、自動的に位相補償して所定のデューティ比のシステムクロック信号を生成することができ、さらに、外部発振子としてシステムクロック信号の周波数と同じ発振周波数の外部発振子を採用することでコスト的負担を軽減することを目的としている。また、面積オーバーヘッドを軽減することを目的としている。
【００２２】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。すなわち、発振子からの入力クロック信号に応じて互いに排他的にオン／オフ動作する高電位側スイッチ素子および低電位側スイッチ素子が直列接続されてなる出力回路と、前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータとを備えるクロック信号生成回路を前提にする。このような構成のクロック信号生成回路において、さらに、前記出力回路からの出力値の積分値と基準電圧値との比較に基づいて前記高電位側スイッチ素子の高電位側電源に対する接続と前記低電位側スイッチ素子の低電位側電源に対する接続とを排他的に切り換え制御する位相補償回路を備える。
【００２３】
入力クロック信号のデューティ比が所定のデューティ比からずれている場合に、そのずれの方向を位相補償回路が判断し、高電位側補償スイッチと低電位側補償スイッチのキープ態様をコントロールする。なお、所定のデューティ比については、１：１に限るものではなく、ｍ，ｎを任意の自然数として、広く、ｍ：ｎのデューティ比を所定のデューティ比としてよい。
【００２４】
（１）入力クロック信号のＯＮデューティが所期値より小さいとき、入力クロック信号の立ち下がりタイミングから遅らせてシステムクロック信号を立ち下げる必要がある。位相補償回路がなければ、入力クロック信号の立ち下がりで直ちに出力回路からの出力値が立ち上がってしまう。この出力回路からの出力値の立ち上がりを位相補償回路が遅らせる。
【００２５】
上記（１）の場合に、入力クロック信号の“Ｌ”レベル期間には出力回路の出力値は“Ｈ”レベルであり、積分値は基準電圧値を上回り、比較結果は第１の状態となる。位相補償回路は、第１の状態のとき、出力回路の低電位側スイッチ素子と低電位側電源との接続については、原則としてＯＮキープ状態とするが、出力回路の高電位側スイッチ素子と高電位側電源との接続については、原則としてＯＦＦキープ状態とする。すなわち、入力クロック信号の立ち下がりタイミングで出力回路における高電位側スイッチ素子が反転してＯＮ状態になっても、このことは直ちには出力回路からの出力値の反転をもたらさない。入力クロック信号が“Ｈ”レベルの期間には出力回路からの出力値は“Ｌ”レベルであり、積分値は次第に降下する。積分値が降下して基準電圧値に至ると、比較結果が第２の状態となり、前記のＯＦＦキープ状態が解除される。そして、出力回路における高電位側スイッチ素子が高電位側電源に接続されるに至り、出力回路からの出力値は反転して“Ｈ”レベルとなり、システムクロック信号も反転する。すなわち、ＯＦＦキープ状態の解除タイミングを積分時定数でコントロールしている。なお、出力回路からの出力値が“Ｈ”レベルになると、積分値が直ちに基準電圧値を上回り、比較結果は第１の状態に復帰する。比較結果が第２の状態になるのは一瞬である。
【００２６】
以上のようにして、ＯＮデューティが所期値より小さいとき、位相補償回路は高電位側スイッチ素子の高電位側電源に対する接続をＯＦＦキープし、出力回路出力値の反転を入力クロック信号の立ち下がりに連動しないようにし、積分時定数をもって出力回路出力値の反転タイミングをコントロールするので、デューティ比を所期値に近づけることができる。
【００２７】
（２）上記とは逆に、入力クロック信号のＯＦＦデューティが所期値より小さいとき、入力クロック信号の立ち上がりタイミングから遅らせてシステムクロック信号を立ち上げる必要がある。位相補償回路がなければ、入力クロック信号の立ち上がりで直ちに出力回路からの出力値が立ち下がってしまう。この出力回路からの出力値の立ち下がりを位相補償回路が遅らせる。
【００２８】
上記（２）の場合に、入力クロック信号の“Ｈ”レベル期間には出力回路の出力値は“Ｌ”レベルであり、積分値は基準電圧値を下回り、比較結果は第２の状態となる。位相補償回路は、第２の状態のとき、出力回路の高電位側スイッチ素子と高電位側電源との接続については、原則としてＯＮキープ状態とするが、出力回路の低電位側スイッチ素子と低電位側電源との接続については、原則としてＯＦＦキープ状態とする。すなわち、入力クロック信号の立ち上がりタイミングで出力回路における低電位側スイッチ素子が反転してＯＮ状態になっても、このことは直ちには出力回路からの出力値の反転をもたらさない。入力クロック信号が“Ｌ”レベルの期間には出力回路からの出力値は“Ｈ”レベルであり、積分値は次第に上昇する。積分値が上昇して基準電圧値に至ると、比較結果が第１の状態となり、前記のＯＦＦキープ状態が解除される。そして、出力回路における低電位側スイッチ素子が低電位側電源に接続されるに至り、出力回路からの出力値は反転して“Ｌ”レベルとなり、システムクロック信号も反転する。すなわち、ＯＦＦキープ状態の解除タイミングを積分時定数でコントロールしている。なお、出力回路からの出力値が“Ｌ”レベルになると、積分値が直ちに基準電圧値を下回り、比較結果は第２の状態に復帰する。比較結果が第１の状態となるのは一瞬である。
【００２９】
以上のようにして、ＯＦＦデューティが所期値より小さいとき、位相補償回路は低電位側スイッチ素子の低電位側電源に対する接続をＯＦＦキープし、出力回路出力値の反転を入力クロック信号の立ち上がりに連動しないようにし、積分時定数をもって出力回路出力値の反転タイミングをコントロールするので、デューティ比を所期値に近づけることができる。
【００３０】
上記において、前記の位相補償回路の具体的構成としては、次のものが好ましい。すなわち、前記出力回路の出力端子に接続された積分回路と、前記積分回路の出力値を基準電圧値と比較するコンパレータと、前記高電位側補償スイッチの高電位側端子と前記高電位側電源との間に挿入された高電位側補償スイッチと、前記低電位側スイッチ素子の低電位側端子と前記低電位側電源との間に挿入された低電位側補償スイッチとを備える。そして、前記コンパレータによる比較結果に応じて前記高電位側補償スイッチと前記低電位側補償スイッチとを排他的に制御するように構成する。
【００３１】
上記において、前記コンパレータに対する基準電圧値を、高電位側電源の電位と低電位側電源の電位との丁度中央値とすれば、所定のデューティ比が１：１となる。
【００３２】
上記において好ましい態様は、前記高電位側スイッチ素子をＰｃｈトランジスタとし、前記低電位側スイッチ素子をＮｃｈトランジスタとすることである。要するに、これは出力回路を、ＰｃｈトランジスタとＮｃｈトランジスタとの相補接続によるインバータ構成とするものである。
【００３３】
また、上記において好ましい態様は、前記高電位側補償スイッチをＰｃｈトランジスタとし、前記低電位側補償スイッチをＮｃｈトランジスタとすることである。
【００３４】
別の観点からの好ましい態様としては、上記において、さらに、前記入力クロック信号と前記システムクロック信号とを選択するセレクタを備えていることである。セレクタに対するモード切り換えによって、入力クロック信号を上記の位相補償回路を通して得たシステムクロック信号として選択したり、あるいは位相補償回路を通すことなく入力クロック信号のままとすることもできる。
【００３５】
さらなる発展形として、前記セレクタにおけるセレクト信号端子に接続された選択制御用Ｉ／Ｏパッドと、この選択制御用Ｉ／Ｏパッドに対して選択的にワイヤリング可能なＶＤＤ端子Ｉ／ＯパッドおよびＶＳＳ端子Ｉ／Ｏパッドとを備えた構成がある。ワイヤリングによりいずれかのモードを簡単に選択することができる。
【００３６】
別の態様の本発明として、上記において、前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータが省略され、前記出力回路からの出力値をシステムクロック信号とするものもある。入力クロック信号の論理とシステムクロック信号の論理とについては、同一論理としてもよいし、この発明のように反転論理としてもよい。
【００３７】
さらには、前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータの次段に、さらにいくつかのインバータがシリーズに接続されていてもよい。インバータ数で遅延調整が可能である。
【００３８】
そして、クロック信号生成回路によって生成出力されたシステムクロック信号を用いて動作するように構成されている電子機器について、上記のように構成されたクロック信号生成回路を搭載した電子機器として、本発明を有効に展開することができる。
【００３９】
また、クロック信号生成回路によって生成出力されたシステムクロック信号を用いて動作するように構成されているデジタルスチルカメラについて、上記のように構成されたクロック信号生成回路を搭載したデジタルスチルカメラとして、本発明を有効に展開することができる。
【００４０】
【発明の実施の形態】
以下、本発明にかかわるクロック信号生成回路の実施の形態について図面に基づいて詳細に説明する。
【００４１】
（実施の形態１）
図１は本発明の実施の形態１におけるクロック信号生成回路の構成を示す回路図である。
【００４２】
入力クロック信号ＣＫ０を外部から入力するＩ／Ｏパッド１１は、出力回路１２のゲート端子に接続されている。出力回路１２は、Ｐｃｈ（Ｐチャンネル）トランジスタＰ１とＮｃｈ（Ｎチャンネル）トランジスタＮ１を直列接続（相補接続）したインバータ構成となっている。ＰｃｈトランジスタＰ１は高電位側スイッチ素子の一例であり、ＮｃｈトランジスタＮ１は低電位側スイッチ素子の一例である。出力回路１２におけるＰｃｈトランジスタＰ１の高電位側端子と高電位側電源ＶＤＤとの間にＰｃｈトランジスタからなる高電位側補償スイッチＳｗ１が介挿されている。また、出力回路１２におけるＮｃｈトランジスタＮ１の低電位側端子と低電位側電源ＶＳＳとの間にＮｃｈトランジスタからなる低電位側補償スイッチＳｗ２が介挿されている。そして、高電位側補償スイッチＳｗ１と低電位側補償スイッチＳｗ２とが出力補正回路１３を構成している。
【００４３】
出力回路１２における出力端子１２ａは、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１との共通接続ドレインであるが、この出力端子１２ａに出力段のインバータ１４が接続され、出力段のインバータ１４の出力端子にシステムクロック信号出力端子１５が接続されている。出力段のインバータ１４はＰｃｈトランジスタＰ２とＮｃｈトランジスタＮ２を直列接続してあり、ＰｃｈトランジスタＰ２のソースは高電位側電源ＶＤＤに接続され、ＮｃｈトランジスタＮ２のソースは低電位側電源ＶＳＳ（グランドＧＮＤ）に接続されている。
【００４４】
出力回路１２の出力端子１２ａには積分回路１６が接続され、積分回路１６の出力端子はコンパレータ１７の非反転入力端子（＋）に接続されている。積分回路１６は抵抗Ｒ１とコンデンサＣ１とを直列接続したものである。コンパレータ１７の反転入力端子（−）には基準電圧発生回路１８の出力端子が接続され、基準電圧Ｖｒｅｆが印加されている。基準電圧発生回路１８は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に直列に挿入されたそれぞれトランジスタからなる抵抗Ｒ２と抵抗Ｒ３との抵抗分割で構成されている。両抵抗Ｒ２，Ｒ３のトランジスタとしての幅と長さおよびマスク構成は全く同じで、両者のトランジスタ能力は全く同じである。抵抗Ｒ２と抵抗Ｒ３の抵抗値は互いに等しい。したがって、基準電圧Ｖｒｅｆ＝（ＶＤＤ−ＶＳＳ）／２（＝ＶＤＤ／２）である。コンパレータ１７の出力端子が出力補正回路１３における低電位側補償スイッチＳｗ２のＮｃｈトランジスタのゲートおよび高電位側補償スイッチＳｗ１であるＰｃｈトランジスタのゲートに接続されている。
【００４５】
上記の構成のクロック信号生成回路の動作について説明する。動作説明を分かりやすくするために、図１の回路構成を等価的に書き直したのが図２である。積分回路１６とコンパレータ１７と出力補正回路１３とによって位相補償回路ＰＣが構成されている。
【００４６】
まず、入力クロック信号ＣＫ０のＯＮデューティがＯＦＦデューティより短い場合について図３のタイミングチャートを用いて説明する。
【００４７】
いま、時刻ｔ０において、出力回路１２の出力電圧Ａが“Ｈ”レベルで、システムクロック信号ＣＬＫが“Ｌ”レベルにあり、かつ、積分回路１６による積分電圧Ｓが上昇しつつあるとする。このとき、Ｉ／Ｏパッド１１からの入力クロック信号ＣＫ０が“Ｌ”レベルで、出力回路１２におけるＰｃｈトランジスタＰ１はＯＮ、ＮｃｈトランジスタＮ１はＯＦＦになっている。また、コンパレータ１７の出力である制御電圧Ｃは“Ｈ”レベル（第１の状態）であり、出力補正回路１３における高電位側補償スイッチＳｗ１は原則ＯＮキープ状態とされ、低電位側補償スイッチＳｗ２は原則ＯＮキープ状態とされている。
【００４８】
時刻ｔ１において、入力クロック信号ＣＫ０が“Ｌ”レベルから“Ｈ”レベルに立ち上がり、ＰｃｈトランジスタＰ１がＯＦＦに反転し、ＮｃｈトランジスタＮ１がＯＮに反転する。すでに低電位側補償スイッチＳｗ２はＯＮ状態にあるから、出力端子１２ａは低電位側電源ＶＳＳに接続され、電圧Ａは“Ｌ”レベルに反転し、システムクロック信号ＣＬＫは“Ｈ”レベルに反転する。入力クロック信号ＣＫ０の立ち上がりタイミングとシステムクロック信号ＣＬＫの“Ｈ”レベル反転のタイミングは一致している。このモードのとき、低電位側補償スイッチＳｗ２は入力クロック信号ＣＫ０の立ち上がりを即時有効とする機能を担っている。時刻ｔ１において、積分電圧Ｓは飽和して高電位側電源ＶＤＤに至る。
【００４９】
電圧Ａが“Ｌ”レベルに反転すると、積分回路１６においては放電が開始され、積分電圧Ｓは飽和レベルＶＤＤから低下を開始する。飽和レベルＶＤＤから基準電圧Ｖｒｅｆ（＝ＶＤＤ／２）までの時定数τ１が電圧Ａ、システムクロック信号ＣＬＫの次の反転タイミングを決定する。すなわち、入力クロック信号ＣＫ０の立ち下がりタイミングが１周期の１／２のタイミングから前方向にずれていても（ＯＮデューティ＜ＯＦＦデューティ）、システムクロック信号ＣＬＫの立ち下がりタイミングは１周期の１／２のタイミングからずれることがない。理由は次のとおりである。
【００５０】
積分電圧Ｓが降下して基準電圧Ｖｒｅｆに達する時刻をｔ３とする（ｔ３−ｔ１＝τ１）。時刻ｔ３よりも前の時刻ｔ２において、入力クロック信号ＣＫ０が“Ｈ”レベルから“Ｌ”レベルに立ち下がるとする。これにより、ＰｃｈトランジスタＰ１が反転してＯＮになるとともにＮｃｈトランジスタＮ１が反転してＯＦＦになる。しかし、制御電圧Ｃは“Ｈ”レベルを維持しており、高電位側補償スイッチＳｗ１はＯＦＦキープ状態を維持しており、出力端子１２ａと高電位側電源ＶＤＤとの接続は断たれたままである。
【００５１】
降下する積分電圧Ｓが時刻ｔ３に至って基準電圧Ｖｒｅｆに達した瞬間に、制御電圧Ｃは一瞬、“Ｌ”レベルに反転する。この結果、高電位側補償スイッチＳｗ１が一瞬、ＯＮに反転する。出力端子１２ａは、低電位側電源ＶＳＳとの接続は断たれたままであるが、ＰｃｈトランジスタＰ１と高電位側補償スイッチＳｗ１との同時ＯＮにより高電位側電源ＶＤＤとの接続が行われ、電圧Ａは“Ｈ”レベルに反転し、システムクロック信号ＣＬＫは“Ｌ”レベルに反転する。電圧Ａが“Ｈ”レベルに反転するので、積分回路１６への充電が開始され、積分電圧Ｓは上昇を開始し、制御電圧Ｃは“Ｈ”レベルに復帰する。時刻ｔ３で制御電圧Ｃが“Ｌ”レベルに反転するのは一瞬である。
【００５２】
制御電圧Ｃは一瞬のみ“Ｌ”レベルで、原則的に“Ｈ”レベルキープ状態である。したがって、高電位側補償スイッチＳｗ１は原則的にＯＦＦキープ状態であり、低電位側補償スイッチＳｗ２は原則的にＯＮキープ状態である。積分電圧Ｓは原則的に基準電圧Ｖｒｅｆ以上の範囲で推移する。
【００５３】
時刻ｔ２での入力クロック信号のＣＫ０立ち下がりは、本来の時刻ｔ３より早いが、それを積分回路１６とコンパレータ１７と出力補正回路１３からなる位相補償回路ＰＣによって補正している。以上の結果、入力クロック信号ＣＫ０のデューティが崩れてＯＮデューティがＯＦＦデューティより短くなっていても、最終のシステムクロック信号ＣＬＫのデューティ比は自動的に１：１に補正される。
【００５４】
次に、入力クロック信号ＣＫ０のＯＦＦデューティがＯＮデューティより短い場合について図４のタイミングチャートを用いて説明する。
【００５５】
いま、時刻ｔ１０において、出力回路１２の出力電圧Ａが“Ｌ”レベルで、システムクロック信号ＣＬＫが“Ｈ”レベルにあり、かつ、積分回路１６による積分電圧Ｓが減衰しつつあるとする。このとき、Ｉ／Ｏパッド１１からの入力クロック信号ＣＫ０が“Ｈ”レベルで、出力回路１２におけるＰｃｈトランジスタＰ１はＯＦＦ、ＮｃｈトランジスタＮ１はＯＮになっている。また、コンパレータ１７の出力である制御電圧Ｃは“Ｌ”レベル（第２の状態）であり、出力補正回路１３における高電位側補償スイッチＳｗ１は原則ＯＮキープ状態とされ、低電位側補償スイッチＳｗ２は原則ＯＦＦキープ状態とされている。
【００５６】
時刻ｔ１１において、入力クロック信号ＣＫ０が“Ｈ”レベルから“Ｌ”レベルに立ち下がり、ＰｃｈトランジスタＰ１がＯＮに反転し、ＮｃｈトランジスタＮ１がＯＦＦに反転する。すでに高電位側補償スイッチＳｗ１はＯＮ状態にあるから、出力端子１２ａは高電位側電源ＶＤＤに接続され、電圧Ａは“Ｈ”レベルに反転し、システムクロック信号ＣＬＫは“Ｌ”レベルに反転する。入力クロック信号ＣＫ０の立ち下がりタイミングとシステムクロック信号ＣＬＫの“Ｌ”レベル反転のタイミングは一致している。このモードのとき、高電位側補償スイッチＳｗ１は入力クロック信号ＣＫ０の立ち下がりを即時有効とする機能を担っている。時刻ｔ１１において、積分電圧Ｓは最大減衰して低電位側電源ＶＳＳに至る。
【００５７】
電圧Ａが“Ｈ”レベルに反転すると、積分回路１６においては充電が開始され、積分電圧Ｓは低電位側電源ＶＳＳのレベルから上昇を開始する。低電位側電源ＶＳＳのレベルから基準電圧Ｖｒｅｆ（＝ＶＤＤ／２）までの時定数τ２が電圧Ａ、システムクロック信号ＣＬＫの次の反転タイミングを決定する。すなわち、入力クロック信号ＣＫ０の立ち上がりタイミングが１周期の１／２のタイミングから前方向にずれていても（ＯＮデューティ＞ＯＦＦデューティ）、システムクロック信号ＣＬＫの立ち上がりタイミングは１周期の１／２のタイミングからずれることがない。理由は次のとおりである。
【００５８】
積分電圧Ｓが上昇して基準電圧Ｖｒｅｆに達する時刻をｔ１３とする（ｔ１３−ｔ１１＝τ２）。時刻ｔ１３よりも前の時刻ｔ１２において、入力クロック信号ＣＫ０が“Ｌ”レベルから“Ｈ”レベルに立ち上がるとする。これにより、ＰｃｈトランジスタＰ１が反転してＯＦＦになるとともにＮｃｈトランジスタＮ１が反転してＯＮになる。しかし、制御電圧Ｃは“Ｌ”レベルを維持しており、低電位側補償スイッチＳｗ２はＯＦＦキープ状態を維持しており、出力端子１２ａと低電位側電源ＶＳＳとの接続は断たれたままである。
【００５９】
上昇する積分電圧Ｓが時刻ｔ１３に至って基準電圧Ｖｒｅｆに達した瞬間に、制御電圧Ｃは一瞬、“Ｈ”レベルに反転する。この結果、低電位側補償スイッチＳｗ２が一瞬、ＯＮに反転する。出力端子１２ａは、高電位側電源ＶＤＤとの接続は断たれたままであるが、ＮｃｈトランジスタＮ１と低電位側補償スイッチＳｗ２との同時ＯＮにより低電位側電源ＶＳＳとの接続が行われ、電圧Ａは“Ｌ”レベルに反転し、システムクロック信号ＣＬＫは“Ｈ”レベルに反転する。電圧Ａが“Ｌ”レベルに反転するので、積分回路１６からの放電が開始され、積分電圧Ｓは降下を開始し、制御電圧Ｃは“Ｌ”レベルに復帰する。時刻ｔ１３で制御電圧Ｃが“Ｈ”レベルに反転するのは一瞬である。
【００６０】
制御電圧Ｃは一瞬のみ“Ｈ”レベルで、原則的に“Ｌ”レベルキープ状態である。したがって、高電位側補償スイッチＳｗ１は原則的にＯＮキープ状態であり、低電位側補償スイッチＳｗ２は原則的にＯＦＦキープ状態である。積分電圧Ｓは原則的に基準電圧Ｖｒｅｆ以下の範囲で推移する。
【００６１】
時刻ｔ１２での入力クロック信号ＣＫ０の立ち上がりは、本来の時刻ｔ１３より早いが、それを積分回路１６とコンパレータ１７と出力補正回路１３によって補正している。以上の結果、入力クロック信号ＣＫ０のデューティが崩れてＯＦＦデューティがＯＮデューティより短くなっていても、最終のシステムクロック信号ＣＬＫのデューティ比は自動的に１：１に補正される。
【００６２】
以上のように、本実施の形態によれば、デューティの崩れた入力クロック信号ＣＫ０を入力しても、これを自動的に補正して、最終的には正確に１：１のデューティ比に制御されたシステムクロック信号ＣＬＫを生成することができる。
【００６３】
なお、基準電圧発生回路１８については、これを図５に示すように、外部に設けてもよい。２０は外部の基準電圧発生回路１８と接続するためのＩ／Ｏパッドである。
【００６４】
（実施の形態２）
図６は本発明の実施の形態２におけるクロック信号生成回路の構成を示す回路図である。本実施の形態は、位相補償回路の有効・無効を選択可能に構成したものである。２１はセレクタ、２２はセレクタ２１の制御端子に接続のＩ／Ｏパッド、２３はＶＤＤ端子Ｉ／Ｏパッド、２４はＶＳＳ端子Ｉ／Ｏパッドである。セレクタ２１の１入力には入力クロック信号ＣＫ０を入力するＩ／Ｏパッド１１が接続され、他の１入力には最終のシステムクロック信号ＣＬＫを出力する出力段のインバータ１４の出力端子が接続されている。
【００６５】
Ｉ／Ｏパッド２２、ＶＤＤ端子Ｉ／Ｏパッド２３およびＶＳＳ端子Ｉ／Ｏパッド２４は互いに隣接しており、配線、ワイヤリングなどでどちらかのノードに固定することが可能であり、ＤＣ的にモード切り替えにすることが可能である。内蔵で使用する場合にはどちらかに、固定して使用することが可能である。
【００６６】
セレクタ２１に対するセレクト信号が“Ｌ”のときは出力段のインバータ１４からの位相補正されたシステムクロック信号ＣＬＫが選択され出力される。セレクト信号が“Ｈ”のときはＩ／Ｏパッド１１からの元の入力クロック信号ＣＫ０がそのまま出力される。
【００６７】
このことにより、位相補償をする場合としない場合とを任意に切り換えることが可能である。したがって、例えば、位相補償をしたクロックを使用した場合には、ＬＳＩで使用するシステムクロックの２倍の動作周波数を外部から入力する必要性がない。また、より安価なテスターを使用することができる。結果として、コストを下げることが可能である。
【００６８】
動作周波数を高くする必要がないとき、あるいはコストが高くてもよいときなどは、位相補償をしたクロックを使用せず、別に外部で従来のような位相補償を行うことも可能である。
【００６９】
本発明のクロック信号生成回路は、ＶＣＯ等を用いるほどは厳密にクロックを補正する必要はないが、安価で良好に補正されたデューティ比を持つシステムクロック信号が必要な電子機器、例えばデジタルスチルカメラの動作に用いると特に有効である。
【００７０】
【発明の効果】
本発明によれば、入力クロック信号のデューティ比が所定のデューティ比からずれていても、積分時定数をもって出力回路出力値の反転タイミングをコントロールするので、自動的に位相補償して所定のデューティ比のシステムクロック信号を生成することができる。さらに、外部の発振子としてはシステムクロック信号の周波数と同じ発振周波数の発振子を採用する必要性をなくすことができ、コスト的負担を軽減できる。また、テスターの面でも有利となる。また、面積オーバーヘッドを軽減することができる。そして、ワイヤリング等により、位相補償されたシステムクロック信号とオリジナルの入力クロック信号との切り換えが容易に行える。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるクロック信号生成回路の構成を示す回路図
【図２】実施の形態１のクロック信号生成回路の等価回路の回路図
【図３】実施の形態１のクロック信号生成回路の動作を示すタイミングチャート（ＯＮデューティが短い場合）
【図４】実施の形態１のクロック信号生成回路の動作を示すタイミングチャート（ＯＮデューティが長い場合）
【図５】実施の形態１の変形の形態のクロック信号生成回路の回路図
【図６】本発明の実施の形態２におけるクロック信号生成回路の構成を示す回路図
【図７】従来のクロック信号生成回路を示す回路図
【図８】従来のクロック信号生成回路の動作を示すタイミングチャート（デューティ比１：１）
【図９】従来のクロック信号生成回路の動作を示すタイミングチャート（ＯＮデューティが大きい場合）
【図１０】従来のクロック信号生成回路の動作を示すタイミングチャート（ＯＮデューティが小さい場合）
【図１１】ＶＣＯを利用した従来のクロック信号生成回路を示す回路図
【符号の説明】
１１ Ｉ／Ｏパッド
１２ 出力回路
１２ａ 出力回路の出力端子
１３ 出力補正回路
１４ 出力段のインバータ
１５ システムクロック信号出力端子
１６ 積分回路
１７ コンパレータ
１８ 基準電圧発生回路
２１ セレクタ
２２ Ｉ／Ｏパッド
２３ ＶＤＤ端子Ｉ／Ｏパッド
２４ ＶＳＳ端子Ｉ／Ｏパッド
Ｐ１ Ｐｃｈトランジスタ
Ｎ１ Ｎｃｈトランジスタ
Ｓｗ１ 高電位側補償スイッチ
Ｓｗ２ 低電位側スイッチ素子
ＣＫ０ 入力クロック信号
ＰＣ 位相補償回路
Claims (11)
- 発振子からの入力クロック信号に応じて互いに排他的にオン／オフ動作する高電位側スイッチ素子および低電位側スイッチ素子が直列接続されてなる出力回路と、
前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータと、
前記出力回路からの出力値の積分値と基準電圧値との比較に基づいて前記高電位側スイッチ素子の高電位側電源に対する接続と前記低電位側スイッチ素子の低電位側電源に対する接続とを排他的に切り換え制御する位相補償回路とを備えているクロック信号生成回路。 - 前記位相補償回路は、前記出力回路の出力端子に接続された積分回路と、前記積分回路の出力値を基準電圧値と比較するコンパレータと、前記高電位側スイッチ素子の高電位側端子と前記高電位側電源との間に挿入された高電位側補償スイッチと、前記低電位側スイッチ素子の低電位側端子と前記低電位側電源との間に挿入された低電位側補償スイッチとを備え、前記コンパレータによる比較結果に応じて前記高電位側補償スイッチと前記低電位側補償スイッチとを排他的に制御するように構成されている請求項１に記載のクロック信号生成回路。
- 前記コンパレータに対する前記基準電圧値が、前記高電位側電源の電位と前記低電位側電源の電位との丁度中央値に設定されている請求項２に記載のクロック信号生成回路。
- 前記高電位側スイッチ素子がＰｃｈトランジスタであり、前記低電位側スイッチ素子がＮｃｈトランジスタである請求項１から請求項３までのいずれかに記載のクロック信号生成回路。
- 前記高電位側補償スイッチがＰｃｈトランジスタであり、前記低電位側補償スイッチがＮｃｈトランジスタである請求項１から請求項４までのいずれかに記載のクロック信号生成回路。
- さらに、前記入力クロック信号と前記システムクロック信号とを選択するセレクタを備えている請求項１から請求項５までのいずれかに記載のクロック信号生成回路。
- さらに、前記セレクタにおけるセレクト信号端子に接続された選択制御用Ｉ／Ｏパッドと、この選択制御用Ｉ／Ｏパッドに対して選択的にワイヤリング可能なＶＤＤ端子Ｉ／ＯパッドおよびＶＳＳ端子Ｉ／Ｏパッドとを備える請求項６に記載のクロック信号生成回路。
- 前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータが省略され、前記出力回路からの出力値をシステムクロック信号とする請求項１から請求項７までのいずれかに記載のクロック信号生成回路。
- 前記出力回路からの出力値を反転してシステムクロック信号を生成するインバータの次段に、さらにいくつかのインバータがシリーズに接続されている請求項１から請求項７までのいずれかに記載のクロック信号生成回路。
- 請求項１から請求項９までのいずれかに記載のクロック信号生成回路を搭載し、前記クロック信号生成回路によって生成出力されたシステムクロック信号を用いて動作するように構成されている電子機器。
- 請求項１から請求項９までのいずれかに記載のクロック信号生成回路を搭載し、前記クロック信号生成回路によって生成出力されたシステムクロック信号を用いて動作するように構成されているデジタルスチルカメラ。
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| JP2002285534A JP2004128540A (ja) | 2002-09-30 | 2002-09-30 | クロック信号生成回路 |
Applications Claiming Priority (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005124786A1 (ja) * | 2004-06-22 | 2008-04-17 | 富士通株式会社 | 半導体メモリ |
| DE102006061649A1 (de) * | 2006-12-27 | 2008-07-03 | Infineon Technologies Ag | Einrichtung zum Einstellen eines Tastverhältnisses, Tastverhältnis-Einstellschaltung und Verfahren zum Einstellen eines Tastverhältnisses |
-
2002
- 2002-09-30 JP JP2002285534A patent/JP2004128540A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005124786A1 (ja) * | 2004-06-22 | 2008-04-17 | 富士通株式会社 | 半導体メモリ |
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| DE102006061649A1 (de) * | 2006-12-27 | 2008-07-03 | Infineon Technologies Ag | Einrichtung zum Einstellen eines Tastverhältnisses, Tastverhältnis-Einstellschaltung und Verfahren zum Einstellen eines Tastverhältnisses |
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