JP5560932B2 - クロック分配回路及びその回路を含む半導体回路装置 - Google Patents
クロック分配回路及びその回路を含む半導体回路装置 Download PDFInfo
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Description
クロック信号を分配するクロック分配回路及びクロック分配回路を含む半導体回路装置に関する。
基準クロックを半導体チップ内において広範囲に伝送する場合、一般的に、バッファツリーを用いて、クロックを分配する。
バッファツリーを用いてクロックを分配する場合において、複数の最終バッファから出力される複数のクロックの位相を合わせる配慮がなされている。すなわち、バッファツリーの設計において、バッファ段数の調整、又は、配線距離の調整が行われる。より具体的には、バッファツリーの設計において、基準クロック入力端子から最終バッファの出力端子までのバッファツリーに寄生する容量によって発生する位相遅延、及び、バッファによる位相遅延を、ほぼ同程度とするような処理が行われる。
しかし、広範囲にわたったバッファツリー内においては、半導体チップを製造する際の製造バラツキ又は半導体チップ内の半導体回路の動作条件によって、設計時には予期しない、配線における寄生容量のバラツキ及びバッファの特性のバラツキが生じることがある。（特許文献１参照。）
その結果、複数の最終バッファから出力される複数のクロック間に無視できない位相差が生じることがある。
その結果、複数の最終バッファから出力される複数のクロック間に無視できない位相差が生じることがある。
半導体チップを製造する際の製造バラツキ、又は、半導体チップ内の半導体回路の動作条件によって生じる、複数の最終バッファから出力される複数のクロック間の位相差、を軽減することが可能なクロック分配回路を提供することを目的とする。
上記の課題を解決するため、発明の第１の側面によれば、回路装置内に配置されたクロック分配回路であって、リング状のクロック配線と、クロック配線に接続し、自己発振により、前記クロック配線内に第１クロック信号を発生させる発振回路と、回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、位相調整回路それぞれは、配置場所に応じた位相を有する前記第１クロック信号を受け取り、位相調整回路それぞれが受け取った第１クロック信号間の位相差よりも、位相調整回路それぞれが出力する第２クロック信号間の位相差を減じる調整を行うことを特徴とするクロック分配回路が提供される。
半導体チップを製造する際の製造バラツキ又は半導体チップ内の半導体回路の動作条件による、複数の最終バッファから出力される複数のクロック間の位相差を軽減することが可能なクロック分配回路を提供することができる。
本発明は、以下に説明する実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、以下の実施例に限定されない。
図１は実施例１のクロック分配回路１０及び半導体回路装置８０を示す。半導体回路装置８０は、クロック分配回路１０及びその他の内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅを含む。
半導体回路装置８０は、半導体チップ内に含まれる半導体回路装置である。なお、半導体回路は一つの半導体チップに含まれているとは限られず、複数の半導体チップに跨がって含まれる半導体回路であってもよい。
内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅは、半導体チップ内に分散して配置されており、予め定められた機能を実行することに寄与するブロック回路である。なお、実施例１では内部回路の数は５ブロックであるが、かならずしも、５ブロックに限られない。
クロック分配回路１０は、半導体チップ内に配置された内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、動作の基準となるクロック信号を分配する回路である。
内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅは、半導体チップ内に分散して配置されており、予め定められた機能を実行することに寄与するブロック回路である。なお、実施例１では内部回路の数は５ブロックであるが、かならずしも、５ブロックに限られない。
クロック分配回路１０は、半導体チップ内に配置された内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、動作の基準となるクロック信号を分配する回路である。
クロック分配回路１０は、クロック配線６０、７０、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅ、可変容量５０を含む。
クロック配線６０は、発振により発生したクロック信号が伝搬するクロック配線であり、ループ状である。また、クロック配線７０は上記クロック信号の相補クロック信号が伝搬するクロック配線であり、ループ状である。
クロック配線６０は、発振により発生したクロック信号が伝搬するクロック配線であり、ループ状である。また、クロック配線７０は上記クロック信号の相補クロック信号が伝搬するクロック配線であり、ループ状である。
ＬＣ発振回路４０は、容量４５、インダクタ４４、４３、インバータ４２、４１からなる発振回路である。容量４５は、その両端において、クロック配線６０、７０と接続する。
インダクタ４４は、ループ状のクロック配線６０に直列に含まれているインダクタである。インダクタ４３は、ループ状のクロック配線７０に直列に含まれているインダクタである。
インバータ４１はクロック配線７０を伝搬する信号が入力され、クロック配線６０にその反転信号を出力する。インバータ４２はクロック配線６０を伝搬する信号が入力され、クロック配線７０にその反転信号を出力する。インバータ４１、４２により、クロック信号及び相補クロック信号は、クロック配線６０、７０を減衰することなく伝搬する
可変容量５０は、その両端において、クロック配線６０、７０と接続する。可変容量５０は、信号を受けて容量が変化する容量である。可変容量５０の容量が変化すると、クロック配線６０とクロック配線７０との間の容量が変化するため、ＬＣ発振回路４０により自己発振により発生するクロック信号及びその相補クロック信号の周波数が変化する。
以上より、ＬＣ発振回路４０及び可変容量５０により、クロック配線６０、クロック配線７０に予め決められた周期を有するクロック信号が発生する。
ここで、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが受け取るクロック信号の位相は、半導体チップを製造する際の製造バラツキや、半導体回路の動作条件によって左右されることはない。クロック配線の寄生容量は部分的には、製造バラツキの影響を受けるが、そのことによって、クロック配線全体に伝搬するクロック信号の周波数が部分的に変化することはないからである。また、ＬＣ発振回路４０に含まれるインバータ４１、４２の動作条件によっても、クロック配線に伝搬するクロック信号の周波数が変化することはない。クロック配線はリング状であるため、自己発振によって発生したクロック信号の位相が、クロック配線を１周すると３６０度となるように制限されるためである。
インダクタ４４は、ループ状のクロック配線６０に直列に含まれているインダクタである。インダクタ４３は、ループ状のクロック配線７０に直列に含まれているインダクタである。
インバータ４１はクロック配線７０を伝搬する信号が入力され、クロック配線６０にその反転信号を出力する。インバータ４２はクロック配線６０を伝搬する信号が入力され、クロック配線７０にその反転信号を出力する。インバータ４１、４２により、クロック信号及び相補クロック信号は、クロック配線６０、７０を減衰することなく伝搬する
可変容量５０は、その両端において、クロック配線６０、７０と接続する。可変容量５０は、信号を受けて容量が変化する容量である。可変容量５０の容量が変化すると、クロック配線６０とクロック配線７０との間の容量が変化するため、ＬＣ発振回路４０により自己発振により発生するクロック信号及びその相補クロック信号の周波数が変化する。
以上より、ＬＣ発振回路４０及び可変容量５０により、クロック配線６０、クロック配線７０に予め決められた周期を有するクロック信号が発生する。
ここで、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが受け取るクロック信号の位相は、半導体チップを製造する際の製造バラツキや、半導体回路の動作条件によって左右されることはない。クロック配線の寄生容量は部分的には、製造バラツキの影響を受けるが、そのことによって、クロック配線全体に伝搬するクロック信号の周波数が部分的に変化することはないからである。また、ＬＣ発振回路４０に含まれるインバータ４１、４２の動作条件によっても、クロック配線に伝搬するクロック信号の周波数が変化することはない。クロック配線はリング状であるため、自己発振によって発生したクロック信号の位相が、クロック配線を１周すると３６０度となるように制限されるためである。
位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅは、各位相調整回路が配置されている地点において、各地点に対応して、異なる位相を有するクロック信号及びその相補クロック信号をクロック配線６０、７０から受けて、各相調整回路が受けたクロック信号の位相調整を行う。その結果、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅはほぼ同相のクロック信号を出力する。すなわち、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅは、位相差がほぼ０度に調整されたクロック信号又はその相補クロック信号を、対応する増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅに出力する回路である。なお、位相調整回路の詳細については図２Ａ、図２Ｂを用いて説明する。
増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅは、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅからのクロック信号又はその相補クロック信号を、対応する内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに出力する回路である。
増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅは、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅからのクロック信号又はその相補クロック信号を、対応する内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに出力する回路である。
図２Ａ、図２Ｂは、位相調整回路３０ａについて説明する図である。なお、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅは、同様な回路要素を含む。
位相調整回路３０ａは、信号Ａ及びその相補信号ＡＸを出力する増幅器と、信号Ｏｕｔ及びその相補信号Ｏｕｔｘ出力する増幅器と、インターポレータ回路から構成されている。
位相調整回路３０ａは、信号Ａ及びその相補信号ＡＸを出力する増幅器と、信号Ｏｕｔ及びその相補信号Ｏｕｔｘ出力する増幅器と、インターポレータ回路から構成されている。
信号Ａ及びその相補信号ＡＸを出力する増幅器は入力信号ＩＮ及びその相補信号ＩＮＸから、遅延した信号Ａ及びその相補信号ＡＸを発生させるための増幅器であり、抵抗３０ａ１、抵抗３０ａ２、Ｎ型トランジスタ３０ａ５、３０ａ６、定電流回路３０ａ７を含む。
抵抗３０ａ１は高電圧電源ＶｃｃとＮ型トランジスタ３０ａ５のドレインとに接続する。Ｎ型トランジスタ３０ａ５のソースは定電流回路３０ａ７と接続し、ゲートで入力信号ＩＮＸを受け、ソースから信号Ａを出力する。
抵抗３０ａ２は高電圧電源ＶｃｃとＮ型トランジスタ３０ａ６のドレインとに接続する。Ｎ型トランジスタ３０ａ６のソースは定電流回路３０ａ７と接続し、ゲートで入力信号ＩＮを受け、ソースから信号ＡＸを出力する。
定電流回路３０ａ７は一方の端子でＮ型トランジスタ３０ａ５、３０ａ６と接続し、他方の端子でグランド電源と接続する。
抵抗３０ａ１は高電圧電源ＶｃｃとＮ型トランジスタ３０ａ５のドレインとに接続する。Ｎ型トランジスタ３０ａ５のソースは定電流回路３０ａ７と接続し、ゲートで入力信号ＩＮＸを受け、ソースから信号Ａを出力する。
抵抗３０ａ２は高電圧電源ＶｃｃとＮ型トランジスタ３０ａ６のドレインとに接続する。Ｎ型トランジスタ３０ａ６のソースは定電流回路３０ａ７と接続し、ゲートで入力信号ＩＮを受け、ソースから信号ＡＸを出力する。
定電流回路３０ａ７は一方の端子でＮ型トランジスタ３０ａ５、３０ａ６と接続し、他方の端子でグランド電源と接続する。
信号Ｏｕｔ及びその相補信号Ｏｕｔｘを出力する端子に接続する増幅器は入力信号ＩＮ及びその相補信号ＩＮＸから、インターポレータ回路と関連する遅延を有する信号Ｏｕｔ及び信号Ｏｕｔｘを発生させるための増幅器であり、抵抗３０ａ３、抵抗３０ａ４、Ｎ型トランジスタ３０ａ８、３０ａ９、定電流回路３０ａ１０を含む。
抵抗３０ａ３は高電圧電源ＶｃｃとＮ型トランジスタ３０ａ８のドレインとに接続する。Ｎ型トランジスタ３０ａ８のソースは定電流回路３０ａ９と接続し、ゲートで入力信号ＩＮを受け、ソースから信号Ｏｕｔｘを出力する。
抵抗３０ａ４は高電圧電源ＶｃｃとＮ型トランジスタ３０ａ９のドレインとに接続する。Ｎ型トランジスタ３０ａ９のソースは定電流回路３０ａ１０と接続し、ゲートで入力信号ＩＮＸを受け、ソースから信号Ｏｕｔを出力する。
定電流回路３０ａ１０は一方の端子でＮ型トランジスタ３０ａ８、３０ａ９と接続し、他方の端子でグランド電源と接続する。
抵抗３０ａ３は高電圧電源ＶｃｃとＮ型トランジスタ３０ａ８のドレインとに接続する。Ｎ型トランジスタ３０ａ８のソースは定電流回路３０ａ９と接続し、ゲートで入力信号ＩＮを受け、ソースから信号Ｏｕｔｘを出力する。
抵抗３０ａ４は高電圧電源ＶｃｃとＮ型トランジスタ３０ａ９のドレインとに接続する。Ｎ型トランジスタ３０ａ９のソースは定電流回路３０ａ１０と接続し、ゲートで入力信号ＩＮＸを受け、ソースから信号Ｏｕｔを出力する。
定電流回路３０ａ１０は一方の端子でＮ型トランジスタ３０ａ８、３０ａ９と接続し、他方の端子でグランド電源と接続する。
インターポレータ回路はＮ型トランジスタ３０ａ１１、３０ａ１２、定電流回路３０ａ１３を含む。Ｎ型トランジスタ３０ａ１１はドレインから信号Ｏｕｔを出力する端子に接続し、ゲートで信号ＡＸを受け、ソースで定電流回路３０ａ１３と接続する。Ｎ型トランジスタ３０ａ１２はドレインから信号Ｏｕｔｘを出力する端子に接続し、ゲートで信号Ａを受け、ソースで定電流回路３０ａ１３と接続する。
定電流回路３０ａ７の駆動能力を「１」、定電流回路３０ａ１０の駆動能力を「ｋ１」、定電流回路３０ａ１３の駆動能力を「ｋ２」とすると、ｋ１＋ｋ２＝１の関係が成立している。
図２Ｂは、位相調整回路３０ａの動作波形を示す図である。図２Ｂにおいて、最上段の波形は位相調整回路３０ａへの入力信号ＩＮ及びその相補信号ＩＮＸを表す。入力信号ＩＮ及びその相補信号ＩＮＸは、時刻Ｔ１において論理が変化する。
図２において、中段の波形は信号Ａ及びその相補信号ＡＸを出力する増幅器が出力する信号を表す。信号Ａ及び信号ＡＸは、入力信号ＩＮ及びＩＮＸの論理変化からＴｄ遅れて、時刻Ｔ２において論理が変化する。信号Ａ及びその相補信号ＡＸを出力する増幅器によって信号が遅延するからである。
図２において、下段の波形はインターポレータからの出力信号である信号Ｏｕｔ及び相補信号Ｏｕｔｘを示す。信号Ｏｕｔ及び相補信号Ｏｕｔｘは、時刻Ｔ１から（１＋ｋ２）×Ｔｄ遅れて時刻Ｔ３において論理が変化する。
インターポレータ及び信号Ｏｕｔ及びその相補信号Ｏｕｔｘを出力する端子に接続する増幅器によって、信号Ａ及び信号ＡＸがさらに、ｋ２×Ｔｄだけ遅延するからである。
図２において、中段の波形は信号Ａ及びその相補信号ＡＸを出力する増幅器が出力する信号を表す。信号Ａ及び信号ＡＸは、入力信号ＩＮ及びＩＮＸの論理変化からＴｄ遅れて、時刻Ｔ２において論理が変化する。信号Ａ及びその相補信号ＡＸを出力する増幅器によって信号が遅延するからである。
図２において、下段の波形はインターポレータからの出力信号である信号Ｏｕｔ及び相補信号Ｏｕｔｘを示す。信号Ｏｕｔ及び相補信号Ｏｕｔｘは、時刻Ｔ１から（１＋ｋ２）×Ｔｄ遅れて時刻Ｔ３において論理が変化する。
インターポレータ及び信号Ｏｕｔ及びその相補信号Ｏｕｔｘを出力する端子に接続する増幅器によって、信号Ａ及び信号ＡＸがさらに、ｋ２×Ｔｄだけ遅延するからである。
以上より、位相調整回路３０ａによれば、インターポレータに含まれる定電流回路３０ａ７の電流能力ｋ２に従って位相の調整が可能である。
そこで、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅは、位相調整回路３０ａと同様な回路要素を含むため、同様にクロック信号を入力信号として受けた場合に、各位相調整回路から出力されるクロックの位相を、それぞれのインターポレータの定電流回路の電流能力に従って調整することができる。
そこで、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが配置されている場所に応じて、インターポレータの定電流回路の電流能力を設定しておけば、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅはほぼ同相のクロック信号を出力する。
実施例１の例では、位相調整回路３０ｂの付近ではクロック信号の位相は約０度であり、位相調整回路３０ｃの付近ではクロック信号の位相は約９０度である。同様に、位相調整回路３０ｄの付近ではクロック信号の位相は約１６０度、位相調整回路３０ｅの付近ではクロック信号の位相は約２００度、位相調整回路３０ａの付近ではクロック信号の位相は約２７０度である。そこで、位相調整回路３０ｃでは、９０度の位相を減じて０度とするような調整をし、位相調整回路３０ｄでは、１６０度の位相を減じて０度とするような調整をし、位相調整回路３０ｅでは、２００度の位相を減じて０度とするような調整をし、位相調整回路３０ａでは、２７０度の位相を減じて０度とするような調整をすることとなる。
そこで、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅは、位相調整回路３０ａと同様な回路要素を含むため、同様にクロック信号を入力信号として受けた場合に、各位相調整回路から出力されるクロックの位相を、それぞれのインターポレータの定電流回路の電流能力に従って調整することができる。
そこで、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが配置されている場所に応じて、インターポレータの定電流回路の電流能力を設定しておけば、各位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅはほぼ同相のクロック信号を出力する。
実施例１の例では、位相調整回路３０ｂの付近ではクロック信号の位相は約０度であり、位相調整回路３０ｃの付近ではクロック信号の位相は約９０度である。同様に、位相調整回路３０ｄの付近ではクロック信号の位相は約１６０度、位相調整回路３０ｅの付近ではクロック信号の位相は約２００度、位相調整回路３０ａの付近ではクロック信号の位相は約２７０度である。そこで、位相調整回路３０ｃでは、９０度の位相を減じて０度とするような調整をし、位相調整回路３０ｄでは、１６０度の位相を減じて０度とするような調整をし、位相調整回路３０ｅでは、２００度の位相を減じて０度とするような調整をし、位相調整回路３０ａでは、２７０度の位相を減じて０度とするような調整をすることとなる。
以上より、クロック分配回路１０は、
リング状のクロック配線と、
クロック配線に接続し、自己発振により、クロック配線内に第１クロック信号を発生させる発振回路と、
回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、
位相調整回路それぞれは、配置場所に応じた位相を有する第１クロック信号を受け取り、前記位相調整回路それぞれが受け取った前記第１クロック信号間の位相差よりも、前記位相調整回路それぞれが出力する前記第２クロック信号間の位相差を減じる調整を行うことを特徴とする。
上記で説明したように、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが受け取るクロック信号の位相は、半導体チップを製造する際の製造バラツキや、半導体回路の動作条件によって左右されることはない。
その結果、実施例１のクロック分配回路１０は、半導体回路８０に分散配置されている、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、それぞれの位置に対応して、位相調整回路がクロック信号の位相を調整することにより、製造バラツキや、半導体回路の動作条件によって左右されず、ほぼ同相のクロック信号を分配することができる。
リング状のクロック配線と、
クロック配線に接続し、自己発振により、クロック配線内に第１クロック信号を発生させる発振回路と、
回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、
位相調整回路それぞれは、配置場所に応じた位相を有する第１クロック信号を受け取り、前記位相調整回路それぞれが受け取った前記第１クロック信号間の位相差よりも、前記位相調整回路それぞれが出力する前記第２クロック信号間の位相差を減じる調整を行うことを特徴とする。
上記で説明したように、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが受け取るクロック信号の位相は、半導体チップを製造する際の製造バラツキや、半導体回路の動作条件によって左右されることはない。
その結果、実施例１のクロック分配回路１０は、半導体回路８０に分散配置されている、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、それぞれの位置に対応して、位相調整回路がクロック信号の位相を調整することにより、製造バラツキや、半導体回路の動作条件によって左右されず、ほぼ同相のクロック信号を分配することができる。
ここで、実施例１では、リング状のクロック配線内を伝搬するクロック信号は、回路装置内に存在する、そのクロック配線に接続する自己発振回路によって発生されている。しかし、リング状のクロック配線内を伝搬するクロック信号は、回路装置の外部から入力されたクロック信号又はそれに同期したクロック信号であってもよい。
図３は、実施例２のクロック分配回路１００及び半導体回路装置１８０を示す図である。半導体回路装置１８０は、クロック分配回路１００及びその他の内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅを含む。
半導体回路装置１８０は、半導体チップ内に含まれる半導体回路装置である。なお、半導体回路は一つの半導体チップに含まれているとは限られず、複数の半導体チップに跨がって含まれる半導体回路であってもよい。
内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅは実施例１における同様の符号が付されている回路と同様な回路である。
クロック分配回路１００は、半導体チップ内に配置された内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、動作の基準となるクロック信号を分配する回路である。
内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅは実施例１における同様の符号が付されている回路と同様な回路である。
クロック分配回路１００は、半導体チップ内に配置された内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、動作の基準となるクロック信号を分配する回路である。
クロック分配回路１００は、クロック配線６０、７０、クロック発生回路１１０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅを含む。上記の回路の内、クロック発生回路１１０を除く、他の回路は実施例１における同様の符号が付されている回路と同様な回路である。
クロック発生回路１１０は、図４を用いて説明する。
クロック発生回路１１０は、図４を用いて説明する。
図４は、クロック発生回路１１０を示す図である。クロック発生回路１１０は、位相周波数比較回路１１１、チャージポンプ１１２、Ｌｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ１１３、分周器１１４、発振回路１１５を含む。
位相周波数比較回路１１１はクロック分配回路１００の外部から入力されるリファレンスクロック信号と、クロック配線６０、７０を伝搬するクロック信号を分周した信号との位相を比較する回路である。さらに、位相周波数比較回路１１１は比較した結果を、逐次、比較結果に応じたパルス信号として出力する。比較結果に応じたパルス信号とは、例えば、ハルス幅や、パルス頻度、パルス電圧等が比較結果に応じているとの意味である。なお、リファレンスクロックは半導体回路装置１８０内で発生された信号であってもよいし、半導体回路装置１８０の外部から与えられた信号であってもよい。
位相周波数比較回路１１１はクロック分配回路１００の外部から入力されるリファレンスクロック信号と、クロック配線６０、７０を伝搬するクロック信号を分周した信号との位相を比較する回路である。さらに、位相周波数比較回路１１１は比較した結果を、逐次、比較結果に応じたパルス信号として出力する。比較結果に応じたパルス信号とは、例えば、ハルス幅や、パルス頻度、パルス電圧等が比較結果に応じているとの意味である。なお、リファレンスクロックは半導体回路装置１８０内で発生された信号であってもよいし、半導体回路装置１８０の外部から与えられた信号であってもよい。
チャージポンプ１１２は、比較結果に応じたパルス信号に応じたチャージをＬｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ１１３に供給する回路である。
Ｌｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ１１３は供給されたチャージ量に応じた状態を表す信号を出力する。なお、チャージ量に応じた状態を表す信号とは、例えば、信号の電圧レベルがチャージ量に応じた電圧レベルであることを意味する。
Ｌｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ１１３は供給されたチャージ量に応じた状態を表す信号を出力する。なお、チャージ量に応じた状態を表す信号とは、例えば、信号の電圧レベルがチャージ量に応じた電圧レベルであることを意味する。
発振回路１１５は電圧制御発振器であり、Ｌｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ１１３からの信号の信号電圧レベルに応じて発生するクロック信号の周波数が変化する。可変容量１１６ａ、１１６ｂ、インダクタンス１１６ｃ、１１６ｄ、インバータ１１６ｅ、１１６ｆを含む。
可変容量１１６ａと可変容量１１６ｂは、クロック配線６０とクロック配線７０との間に直列に配置されているとともに、可変容量１１６ａはクロック配線６０と接続し、可変容量１１６ｂはクロック配線７０と接続している。さらに、可変容量１１６ａと可変容量１１６ｂとが接続している中間ノードにはＬｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ１１３からの信号線が接続しており、その信号線には、上記のチャージ量に応じた状態を表す信号が出力される。従って、チャージ量に応じた状態を表す信号の電圧レベルに従って、可変容量１１６ａと１１６ｂによってクロック配線６０、７０に付加される容量が変化する。なお、可変容量１１６ａと１１６ｂの基本的な容量値は、発振回路１１５により発生したいクロック信号の周波数によって、予め設定することができる。ここで、基本的な容量値とは、チャージ量に応じた状態を表す信号の信号電圧レベルが、初期値であるときの容量値をいう。
可変容量１１６ａと可変容量１１６ｂは、クロック配線６０とクロック配線７０との間に直列に配置されているとともに、可変容量１１６ａはクロック配線６０と接続し、可変容量１１６ｂはクロック配線７０と接続している。さらに、可変容量１１６ａと可変容量１１６ｂとが接続している中間ノードにはＬｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ１１３からの信号線が接続しており、その信号線には、上記のチャージ量に応じた状態を表す信号が出力される。従って、チャージ量に応じた状態を表す信号の電圧レベルに従って、可変容量１１６ａと１１６ｂによってクロック配線６０、７０に付加される容量が変化する。なお、可変容量１１６ａと１１６ｂの基本的な容量値は、発振回路１１５により発生したいクロック信号の周波数によって、予め設定することができる。ここで、基本的な容量値とは、チャージ量に応じた状態を表す信号の信号電圧レベルが、初期値であるときの容量値をいう。
インダクタンス１１６ｃ、１１６ｅはそれぞれ、クロック配線６０、７０の一部として、クロック配線６０、７０と直列に配置されているインダクタンスである。従って、可変容量１１６ａ及び可変容量１１６ｂがクロック配線６０、７０に付加する容量と、インダクタンス１１６ｃ、１１６ｄのインダクタンスによって、クロック配線６０、７０に発生するクロックの周波数が決定される。
インバータ１１６ｅはクロック配線６０に入力端子で接続し、クロック配線６０に伝搬する信号の反転信号をクロック配線７０に出力する。インバータ１１６ｆはクロック配線７０に入力端子で接続し、クロック配線７０に伝搬する信号の反転信号をクロック配線６０に出力する。インバータ１１６ｅ、１１６ｆによって、クロック配線６０、７０に発生したクロック信号は維持される。
分周器１１４は、クロック配線６０、７０において伝搬しているクロック信号の周波数を分周する回路である。ここで、分周器１１４は、リファレンスクロックの周波数に合致するように、クロック信号を分周する。
インバータ１１６ｅはクロック配線６０に入力端子で接続し、クロック配線６０に伝搬する信号の反転信号をクロック配線７０に出力する。インバータ１１６ｆはクロック配線７０に入力端子で接続し、クロック配線７０に伝搬する信号の反転信号をクロック配線６０に出力する。インバータ１１６ｅ、１１６ｆによって、クロック配線６０、７０に発生したクロック信号は維持される。
分周器１１４は、クロック配線６０、７０において伝搬しているクロック信号の周波数を分周する回路である。ここで、分周器１１４は、リファレンスクロックの周波数に合致するように、クロック信号を分周する。
上記において説明した、クロック発生回路１１０において、発振器１１５により発生したクロック信号を分周して得られた分周クロック信号と、リファレンスクロックとは、周波数及び位相において、位相周波数比較回路１１１により、比較される。その結果は、チャージポンプ１１２及びＬｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ１１３を使用して発振器１１５にフィードバックされる。そうすると、分周クロック信号と、リファレンスクロックとは、周波数及び位相において合致する。従って、クロック発生回路１１０は、リファレンスクロックに同期したクロック信号を、クロック配線６０、７０に発生する機能を有する。
そうすると、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが受け取るクロック信号の位相は、半導体チップを製造する際の製造バラツキや、半導体回路の動作条件によって左右されることはない。クロック配線の寄生容量は部分的には、製造バラツキの影響を受けるが、そのことによって、クロック配線全体に伝搬するクロック信号の周波数が部分的に変化することはないからである。また、クロック発生回路１１０に含まれるインバータ１１６ｅ、１１６ｆの動作条件によっても、クロック配線に伝搬するクロック信号の周波数が変化することはない。クロック発生回路１１０によって発生したクロック信号の位相を、クロック配線を１周した段階で３６０度となるように、クロック発生回路１１０自身がフィードバックしているからである。
そうすると、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが受け取るクロック信号の位相は、半導体チップを製造する際の製造バラツキや、半導体回路の動作条件によって左右されることはない。クロック配線の寄生容量は部分的には、製造バラツキの影響を受けるが、そのことによって、クロック配線全体に伝搬するクロック信号の周波数が部分的に変化することはないからである。また、クロック発生回路１１０に含まれるインバータ１１６ｅ、１１６ｆの動作条件によっても、クロック配線に伝搬するクロック信号の周波数が変化することはない。クロック発生回路１１０によって発生したクロック信号の位相を、クロック配線を１周した段階で３６０度となるように、クロック発生回路１１０自身がフィードバックしているからである。
以上より、クロック分配回路１００は、
リング状のクロック配線と、
クロック配線に接続し、外部から入力するクロックに同期して、クロック配線内に第１クロック信号を発生させる発振回路と、
回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、
位相調整回路それぞれは、配置場所に応じた位相を有する前記第１クロック信号を受け取り、前記位相調整回路それぞれが受け取った前記第１クロック信号間の位相差よりも、前記位相調整回路それぞれが出力する前記第２クロック信号間の位相差を減じる調整を行うことを特徴とする。
ここで、実施例２のクロック分配回路１００は、外部から与えられた外部クロック信号に同期したクロック信号を発生し、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、そのクロック信号を分配する回路である。
また、上記で説明したように、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが受け取るクロック信号の位相は、半導体チップを製造する際の製造バラツキや、半導体回路の動作条件によって左右されることはない。
そこで、実施例１のクロック分配回路１０と同様に、実施例２のクロック分配回路１００においても．半導体回路８０に分散配置されている、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、それぞれの位置に対応して、位相調整回路がクロック信号の位相を調整することにより、製造バラツキや、半導体回路の動作条件によって左右されることがない、ほぼ同相のクロック信号を分配することができる。
リング状のクロック配線と、
クロック配線に接続し、外部から入力するクロックに同期して、クロック配線内に第１クロック信号を発生させる発振回路と、
回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、
位相調整回路それぞれは、配置場所に応じた位相を有する前記第１クロック信号を受け取り、前記位相調整回路それぞれが受け取った前記第１クロック信号間の位相差よりも、前記位相調整回路それぞれが出力する前記第２クロック信号間の位相差を減じる調整を行うことを特徴とする。
ここで、実施例２のクロック分配回路１００は、外部から与えられた外部クロック信号に同期したクロック信号を発生し、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、そのクロック信号を分配する回路である。
また、上記で説明したように、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが受け取るクロック信号の位相は、半導体チップを製造する際の製造バラツキや、半導体回路の動作条件によって左右されることはない。
そこで、実施例１のクロック分配回路１０と同様に、実施例２のクロック分配回路１００においても．半導体回路８０に分散配置されている、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに対して、それぞれの位置に対応して、位相調整回路がクロック信号の位相を調整することにより、製造バラツキや、半導体回路の動作条件によって左右されることがない、ほぼ同相のクロック信号を分配することができる。
ところで、実施例１、２においては、クロック配線６０、７０は、お互いに交差することがない。クロック配線６０が外周リングを形成し、クロック配線７０が内周リングを形成している。
しかし、クロック配線６０、７０が常に外周又は内周に設置されるとは限らない。すなわち、クロック配線６０、７０の配線長の等長設定、半導体チップ中央部へのクロック配線の設定等を行う際には、クロック配線６０、７０が互いに交差することがあってもよい。
しかし、クロック配線６０、７０が常に外周又は内周に設置されるとは限らない。すなわち、クロック配線６０、７０の配線長の等長設定、半導体チップ中央部へのクロック配線の設定等を行う際には、クロック配線６０、７０が互いに交差することがあってもよい。
図５は実施例３のクロック配線２１１、２１２の配置を示す図である。なお、実施例３は、実施例１におけるクロック配線６０、７０にかわって、クロック配線２１１、２１２が図５に示すように配置されている変形例である。従って、実施例３の半導体回路装置２００においては、クロック配線２１１、２１２にクロック配線が置き換わった、クロック分配回路１０の変形例、及び、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅが含まれる。
また、実施例３のクロック分配回路１０の変形例は、クロック配線２１１、２１２、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅ、可変容量５０を含む。クロック配線２１１、２１２以外の構成要素は、実施例１に記載した構成要素と同様なものであるため、説明を省略する。
また、実施例３のクロック分配回路１０の変形例は、クロック配線２１１、２１２、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅ、可変容量５０を含む。クロック配線２１１、２１２以外の構成要素は、実施例１に記載した構成要素と同様なものであるため、説明を省略する。
クロック配線２１１、２１２は、半導体チップの外周部を通過するように配置され、リング状の形状をしている。
半導体チップ内部の回路から半導体チップの外部に信号を出力する場合、半導体チップ外周に形成されている金属パッドを介して行うのが通常である。そこで、金属パッド等の外部付加を駆動するために入出力回路は金属パッドに近接して配置されている。そこで、多くの場合、入出力回路より内部に内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅは配置されている。
そこで、外周部とは、例えば、概ね、半導体チップにおいて入出力回路が配置されている領域をいう。
ところで、実施例３においては、クロック配線２１１、２１２は、図５に示す半導体チップの右上及び左下の角部において、交差点１、及び、交差点２を有する。その結果、クロック配線２１１、２１２は、交差点１、及び、交差点２において、外周と内周がいれかわる。そうすると、クロック配線２１１、２１２の配線長は概ね等長となる。
なお、交差点とは、クロック配線２１１がクロック配線２１２と交わる点という意味ではなく、クロック配線同士が立体交差をする場合に、平面的に重なって見える点をいう。すなわち、クロック配線間の絶縁は保たれている。さらに、クロック配線２１１とクロック配線２１２とが、立体交差をするときに、一方のクロック配線のみが他方のクロック配線に近接する場合に交差ということとする。
半導体チップ内部の回路から半導体チップの外部に信号を出力する場合、半導体チップ外周に形成されている金属パッドを介して行うのが通常である。そこで、金属パッド等の外部付加を駆動するために入出力回路は金属パッドに近接して配置されている。そこで、多くの場合、入出力回路より内部に内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅは配置されている。
そこで、外周部とは、例えば、概ね、半導体チップにおいて入出力回路が配置されている領域をいう。
ところで、実施例３においては、クロック配線２１１、２１２は、図５に示す半導体チップの右上及び左下の角部において、交差点１、及び、交差点２を有する。その結果、クロック配線２１１、２１２は、交差点１、及び、交差点２において、外周と内周がいれかわる。そうすると、クロック配線２１１、２１２の配線長は概ね等長となる。
なお、交差点とは、クロック配線２１１がクロック配線２１２と交わる点という意味ではなく、クロック配線同士が立体交差をする場合に、平面的に重なって見える点をいう。すなわち、クロック配線間の絶縁は保たれている。さらに、クロック配線２１１とクロック配線２１２とが、立体交差をするときに、一方のクロック配線のみが他方のクロック配線に近接する場合に交差ということとする。
以上より、実施例３のクロック分配回路１０の変形例は、実施例１のクロック分配回路において、クロック配線が交差点を有することを特徴とする。
図６は実施例４のクロック配線３１１、３１２の配置を示す図である。なお、実施例４は、実施例１におけるクロック配線６０、７０にかわって、クロック配線３１１、３１２が図６に示すように配置されている変形例である。従って、実施例４の半導体回路装置３００においては、クロック配線３１１、３１２にクロック配線が置き換わった、クロック分配回路１０の変形例、及び、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅが含まれる。
また、実施例４のクロック分配回路１０の変形例は、クロック配線３１１、３１２、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅを含む。クロック配線３１１、３１２以外の構成要素は、実施例１に記載した構成要素と同様なものであるため、説明を省略する。
また、実施例４のクロック分配回路１０の変形例は、クロック配線３１１、３１２、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅを含む。クロック配線３１１、３１２以外の構成要素は、実施例１に記載した構成要素と同様なものであるため、説明を省略する。
クロック配線３１１、３１２は、半導体チップの外周部を通過するように配置され、リング状の形状をしている。
そこで、外周部とは、例えば、概ね、半導体チップにおいて入力端子又は出力端子に接続し、入力信号の受信或いは出力信号の出力を行う入出力回路が配置されている領域をいい、実施例３における外周部と同様なものである。
ところで、実施例４においては、クロック配線３１１、３１２は、図６に示す半導体チップの右上の交差点１、左下の交差点２、及びＬＣ発振回路４０に近接するひねり部を有する。その結果、クロック配線３１１、３１２は、交差点、及び、ひねり部において、外周と内周がいれかわる。
ここで、ひねり部は、クロック配線３１１、３１２がお互いに近接していく区間、立体交差点、及び、所定の距離まで離間する区間を有する。実施例３の交差点に比較し、実施例４のひねり部においては、クロック配線の等長及び寄生容量を等しくすることについて配慮されている。
従って、クロック配線３１１、３１２の配線長は概ね等長となる。さらに、クロック配線６０、７０に寄生する容量も近接させることができる。
そこで、外周部とは、例えば、概ね、半導体チップにおいて入力端子又は出力端子に接続し、入力信号の受信或いは出力信号の出力を行う入出力回路が配置されている領域をいい、実施例３における外周部と同様なものである。
ところで、実施例４においては、クロック配線３１１、３１２は、図６に示す半導体チップの右上の交差点１、左下の交差点２、及びＬＣ発振回路４０に近接するひねり部を有する。その結果、クロック配線３１１、３１２は、交差点、及び、ひねり部において、外周と内周がいれかわる。
ここで、ひねり部は、クロック配線３１１、３１２がお互いに近接していく区間、立体交差点、及び、所定の距離まで離間する区間を有する。実施例３の交差点に比較し、実施例４のひねり部においては、クロック配線の等長及び寄生容量を等しくすることについて配慮されている。
従って、クロック配線３１１、３１２の配線長は概ね等長となる。さらに、クロック配線６０、７０に寄生する容量も近接させることができる。
以上より、実施例４のクロック分配回路１０の変形例は、実施例１のクロック分配回路において、クロック配線が交差点及びヒネリ部を有することを特徴とする。
図７は実施例５のクロック配線４１１、４１２の配置を示す図である。なお、実施例５は、実施例１におけるクロック配線６０、７０にかわって、クロック配線４１１、４１２が図７に示すように配置されている変形例である。従って、実施例７の半導体回路装置４００においては、クロック配線４１１、４１２にクロック配線が置き換わった、クロック分配回路１０の変形例、及び、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅが含まれる。
また、実施例５のクロック分配回路１０の変形例は、クロック配線４１１、４１２、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅを含む。クロック配線４１１、４１２以外の構成要素は、実施例１に記載した構成要素と同様なものであるため、説明を省略する。
また、実施例５のクロック分配回路１０の変形例は、クロック配線４１１、４１２、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅを含む。クロック配線４１１、４１２以外の構成要素は、実施例１に記載した構成要素と同様なものであるため、説明を省略する。
クロック配線４１１、４１２は、半導体チップの外周部及び中央部を通過するように配置され、リング状である。
そこで、外周部とは、例えば、概ね、半導体チップにおいて入出力回路が配置されている領域をいい、実施例３における外周部と同様なものである。
一方、中央部とは、概ね、入力端子又は出力端子との接続がない内部回路が配置されている場所をいう。すなわち、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅが配置されている領域である。
従って、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅを、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに近接して配置することができる。その結果、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅから出力されてクロック信号について、クロック信号を受ける地点による位相差を抑制することができる。
ところで、実施例５においては、クロック配線４１１、４１２は、図７に示す半導体チップの右上の交差点１、左下の交差点２、右下の交差点３、及び左下の交差点４を有する。その結果、クロック配線４１１、４１２は、外周と内周がいれかわる交差点が偶数個である。従って、クロック配線４１１、４１２の配線長は概ね等長となる。
そこで、外周部とは、例えば、概ね、半導体チップにおいて入出力回路が配置されている領域をいい、実施例３における外周部と同様なものである。
一方、中央部とは、概ね、入力端子又は出力端子との接続がない内部回路が配置されている場所をいう。すなわち、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅが配置されている領域である。
従って、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅを、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅに近接して配置することができる。その結果、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅから出力されてクロック信号について、クロック信号を受ける地点による位相差を抑制することができる。
ところで、実施例５においては、クロック配線４１１、４１２は、図７に示す半導体チップの右上の交差点１、左下の交差点２、右下の交差点３、及び左下の交差点４を有する。その結果、クロック配線４１１、４１２は、外周と内周がいれかわる交差点が偶数個である。従って、クロック配線４１１、４１２の配線長は概ね等長となる。
以上より、実施例５のクロック分配回路１０の変形例は、実施例１のクロック分配回路において、クロック配線が内部回路配置領域を通過する部分を有することを特徴とする。
図８は実施例６のクロック配線５１１、５１２の配置を示す図である。なお、実施例６は、実施例１におけるクロック配線６０、７０にかわって、クロック配線５１１、５１２が図８に示すように配置されている変形例である。従って、実施例８の半導体回路装置５００においては、クロック配線５１１、５１２にクロック配線が置き換わった、クロック分配回路１０の変形例、及び、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅが含まれる。
また、実施例６のクロック分配回路１０の変形例は、クロック配線５１１、５１２、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅを含む。クロック配線５１１、５１２以外の構成要素は、実施例１に記載した構成要素と同様なものであるため、説明を省略する。
また、実施例６のクロック分配回路１０の変形例は、クロック配線５１１、５１２、ＬＣ発振回路４０、位相調整回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、増幅器３１ａ、３２ａ、３１ｂ、３２ｂ、３１ｃ、３２ｃ、３１ｄ、３２ｄ、３１ｅ、３２ｅを含む。クロック配線５１１、５１２以外の構成要素は、実施例１に記載した構成要素と同様なものであるため、説明を省略する。
クロック配線５１１、５１２は、半導体チップの外周部及び中央部を通過するように配置され、リング状である。
そこで、外周部とは、例えば、概ね、半導体チップにおいて入出力回路が配置されている領域をいい、実施例３における外周部と同様なものである。
一方、中央部とは、上記の外周部以外の場所である。すなわち、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅが配置されている領域である。
ところで、実施例６においては、クロック配線５１１、５１２は、図７に示す半導体チップの右上の交差点１、左下の交差点２、右下の交差点３、左下の交差点４、及び、左下に自己交差部を有する。
その結果、クロック配線５１１、５１２は、交差点、において外周と内周がいれかわる。従って、クロック配線４１１、４１２の配線長は概ね等長となる。
また、自己交差部とは、クロック配線５１１又はクロック配線５１２が自己の配線と、立体交差する部分である。クロック配線５１１、５１２において、自己交差部があることにより、クロック配線５１１、５１２の配置に自由度が増す効果がある。
そこで、外周部とは、例えば、概ね、半導体チップにおいて入出力回路が配置されている領域をいい、実施例３における外周部と同様なものである。
一方、中央部とは、上記の外周部以外の場所である。すなわち、内部回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅが配置されている領域である。
ところで、実施例６においては、クロック配線５１１、５１２は、図７に示す半導体チップの右上の交差点１、左下の交差点２、右下の交差点３、左下の交差点４、及び、左下に自己交差部を有する。
その結果、クロック配線５１１、５１２は、交差点、において外周と内周がいれかわる。従って、クロック配線４１１、４１２の配線長は概ね等長となる。
また、自己交差部とは、クロック配線５１１又はクロック配線５１２が自己の配線と、立体交差する部分である。クロック配線５１１、５１２において、自己交差部があることにより、クロック配線５１１、５１２の配置に自由度が増す効果がある。
以上より、実施例６のクロック分配回路１０の変形例は、実施例１のクロック分配回路において、クロック配線が自己交差する部分を有することを特徴とする。
半導体チップを製造する際の製造バラツキ又は半導体チップ内の半導体回路の動作条件による、複数の最終バッファから出力される複数のクロック間の位相差を軽減することが可能なクロック分配回路を提供することができる。
１０、１００ クロック分配回路
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ 内部回路
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ 位相調整回路
４０ ＬＣ発振回路
５０ 可変容量
８０、１８０、２００、３００、４００、５００ 半導体回路装置
１１０ クロック発生回路
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ 内部回路
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ 位相調整回路
４０ ＬＣ発振回路
５０ 可変容量
８０、１８０、２００、３００、４００、５００ 半導体回路装置
１１０ クロック発生回路
Claims (7)
- 閉じられた配線からなるループ状のクロック配線と、
前記ループ状のクロック配線に接続し、自己発振により、前記ループ状のクロック配線内のどの位置における位相も、発振元における位相から３６０度以内となる第１クロック信号を発生させる発振回路と、
回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、
前記位相調整回路それぞれは、配置場所に応じた位相を有する前記第１クロック信号を受け取り、前記位相調整回路それぞれが受け取った前記第１クロック信号間の位相差よりも、前記位相調整回路それぞれが出力する前記第２クロック信号間の位相差を減じるための調整部を有することを特徴とするクロック分配回路。 - 閉じられた配線からなるループ状のクロック配線と、
前記ループ状のクロック配線に接続し、外部から入力する外部クロック信号に同期して、前記ループ状のクロック配線内のどの位置における位相も、発振元における位相から３６０度以内となる第１クロック信号を発生させる発振回路と、
回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、
前記位相調整回路それぞれは、配置場所に応じた位相を有する前記第１クロック信号を受け取り、前記位相調整回路それぞれが受け取った前記第１クロック信号間の位相差よりも、前記位相調整回路それぞれが出力する前記第２クロック信号間の位相差を減じるための調整部を有することを特徴とするクロック分配回路。 - 前記第１クロック信号は、正相第１クロック信号及び逆相第１クロック信号からなる相
補信号であり、
前記クロック配線は、前記正相第１クロック信号に対応した閉じられた配線からなるループ状の正相クロック配線及び前記逆相第１クロック信号に対応した閉じられた配線からなるループ状の逆相クロック配線からなっており、
前記正相クロック配線と前記逆相クロック配線とが立体交差することを特徴とする請求
項１記載のクロック分配回路。 - 前記第１クロック信号は、正相第１クロック信号及び逆相第１クロック信号からなる相
補信号であり、
前記クロック配線は、前記正相第１クロック信号に対応した閉じられた配線からなるループ状の正相クロック配線及び前記逆相第１クロック信号に対応した閉じられた配線からなるループ状の逆相クロック配線からなっており、
前記正相クロック配線と前記逆相クロック配線とが、互いに近接する区間を有するとと
もに、立体交差することを特徴とする請求項１記載のクロック分配回路。 - 前記クロック配線が立体的に自己交差していることを特徴とする請求項１記載のクロッ
ク分配回路。 - 請求項１乃至請求項５の内の一つに示すクロック分配回路を含む半導体回路装置。
- 前記半導体回路装置は、外部から信号を受ける入力端子又は、外部へ信号を出力する出力端子に接続する入出力回路が配置されている周辺回路部と、
前記入力端子又は前記出力端子との接続がない内部回路が配置されている中央部とを備え、
前記クロック配線の一部が前記中央部を通過することを特徴とする請求項６記載の半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010135770A JP5560932B2 (ja) | 2010-06-15 | 2010-06-15 | クロック分配回路及びその回路を含む半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012004697A JP2012004697A (ja) | 2012-01-05 |
| JP5560932B2 true JP5560932B2 (ja) | 2014-07-30 |
Family
ID=45536221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010135770A Expired - Fee Related JP5560932B2 (ja) | 2010-06-15 | 2010-06-15 | クロック分配回路及びその回路を含む半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5560932B2 (ja) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3073547B2 (ja) * | 1990-05-31 | 2000-08-07 | 株式会社東芝 | クロック分配回路 |
| JP2770656B2 (ja) * | 1992-05-11 | 1998-07-02 | ヤマハ株式会社 | 集積回路装置 |
| JPH0854957A (ja) * | 1994-08-12 | 1996-02-27 | Hitachi Ltd | クロック分配システム |
| JP3335839B2 (ja) * | 1996-03-26 | 2002-10-21 | 株式会社東芝 | 電子回路装置 |
| JPH09330142A (ja) * | 1996-06-12 | 1997-12-22 | Hitachi Ltd | クロック回路 |
| ES2226770T3 (es) * | 1999-01-22 | 2005-04-01 | Multigig Limited | Circuito electronico. |
| JP2001044825A (ja) * | 1999-07-28 | 2001-02-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP3498069B2 (ja) * | 2000-04-27 | 2004-02-16 | Ｎｅｃエレクトロニクス株式会社 | クロック制御回路および方法 |
| JP2004087972A (ja) * | 2002-08-28 | 2004-03-18 | Nec Micro Systems Ltd | 半導体装置およびそのクロック信号配線方法 |
| JP4743469B2 (ja) * | 2003-03-25 | 2011-08-10 | 株式会社日立製作所 | 半導体集積回路装置とクロック分配方法 |
| JP5003383B2 (ja) * | 2007-09-27 | 2012-08-15 | 株式会社豊田中央研究所 | 発振装置及びアレイアンテナ装置 |
| JP5106330B2 (ja) * | 2008-09-16 | 2012-12-26 | パナソニック株式会社 | ディジタル制御発振回路、周波数シンセサイザ及び無線通信機器 |
-
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- 2010-06-15 JP JP2010135770A patent/JP5560932B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012004697A (ja) | 2012-01-05 |
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