JP4083977B2 - 半導体集積回路及び配線決定方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000000694 effects Effects 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000001976 improved effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000003012 network analysis Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、詳しくはシールド配線によりクロストークノイズを軽減した半導体集積回路に関する。
【０００２】
【従来の技術】
電気回路においては、信号配線間の誘導及び容量結合によりクロストークノイズが発生する。配線間の誘導及び容量結合が大きいほど、クロストークノイズの度合いも大きくなる。大規模集積回路（ＬＳＩ）等の半導体装置においては、回路集積度の増大と共に配線間の誘導及び容量結合も大きくなり、ノイズが顕在化することになる。このような誘導・容量結合によるクロストークノイズを低減するために、シールド配線が用いられる。
【０００３】
【発明が解決しようとする課題】
ＬＳＩのシールド配線においては、単位長の配線抵抗が大きいことに起因する幾つかの問題がある。
【０００４】
第１に、配線抵抗が大きいと、シールド配線内の電荷の充放電が遅くなるために、シールドの効果が小さくなる。
【０００５】
第２に、一本のシールド配線を多くの地点で接地電位或いは電源電位にクリップすると、シールド線に過大な電流が流れてＥ−ＭＩＧ（Electro Migration）の問題を起す場合がある。このＥ−ＭＩＧは、ＬＳＩ内部に発生する電源電圧勾配を無視した場合に発生する。例えば、ＬＳＩの電源端子の近くとＬＳＩの中央付近では電源電圧に差が生じている。このように電源電圧に差が存在する部位の間にシールド配線をひいて、両端を電源電圧にクリップすると、シールド配線に過大な電流が流れることになる。これを回避するためには、電源網解析を行って、電流密度に関して違反が存在する箇所を検出して修正することで、逐一対応することが考えられる。しかしこれは収束する保証が無いために、開発時間が重視される状況では、このような解析・修正を行うための作業工程にかかる時間が問題となってしまう。
【０００６】
第３に、従来のシールド配線では、被シールド配線の全長に対してシールドを施していた。このためにシールド配線のために配線領域が大きく消費されて、効率的なレイアウトを実現することが困難になるという問題がある。この対処方法としては、配線層数を増やす或いはチップサイズを大きくする等の方法が考えられるが、限られた配線層数及びチップサイズの条件で効率的なシールド配線を行うことが好ましい。
【０００７】
以上を鑑みて、本発明は、効率的かつ効果的なシールド配線を施す方法及び効率的かつ効果的なシールド配線を施した半導体集積回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
請求項１の発明では、１つの被シールド配線と、該１つの被シールド配線の全長のうちで一部分にのみ設けられたシールド配線と、該１つの被シールド配線に信号を送出するドライバを含み、該シールド配線は、該１つの被シールド配線の全長のうちで該ドライバが配置される側の一部分にのみ設けられることを特徴とする。
【００２３】
上記発明では、被シールド配線の全体ではなくその一部にだけシールド配線を設けることで、従来よりも配線領域を効率的に使用したシールド配線が可能となる。また、シールド配線は、被シールド配線の全長のうちでドライバが配置される側の一部分にのみ設けられる。被シールド配線を伝播する信号波形は、ドライバ側に近い地点の方が、急峻な立ち上がりを有している。従って、ノイズ原因側の被シールド配線からノイズ受信側の被シールド配線へのクロストークの影響は、ドライバに近い側において強く、ドライバから離れてレシーバに近づくほど弱くなる。このために、シールド配線の全長のうちで、ドライバ側の一部をシールドすれば、クロストークの影響を充分に削減することが可能になる。
【００２４】
請求項２の発明では、半導体集積回路の配線決定方法は、被シールド配線の全長に対して部分的にシールドした場合のシールド効果をライブラリとして提供し、
１つの被シールド配線の配線長を決定し、所望のシールド効果を決定し、該１つの被シールド配線の全長及び該所望のシールド効果に基づいて該ライブラリを参照してシールド配線の長さを決定する各段階を含むことを特徴とする。
【００２５】
上記発明では、被シールド配線の全体ではなくその一部にだけシールド配線を設けることで、従来よりも配線領域を効率的に使用したシールド配線が可能となる。また所望のシールド効果に応じてシールド配線の長さを調整することが出来るので、配線領域の使用を最適化することが可能であり、レイアウト効率を大幅に向上することが出来る。
【００２６】
請求項３の発明では、請求項２記載の配線決定方法において、該ライブラリとして提供する段階は、被シールド配線の全長に対して部分的にシールドした場合の信号遅延時間に関する情報をライブラリとして提供することを特徴とする。
【００２７】
上記発明では、所望の信号遅延時間に応じてシールド配線の長さを調整することが出来るので、配線領域の使用を最適化することが可能であり、レイアウト効率を大幅に向上することが出来る。
【００２８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて説明する。
【００２９】
図１は、本発明の第１の実施例によりシールド配線を施した半導体集積回路を説明するための図である。図１（ａ）は、本発明によりシールド配線を施した半導体集積回路のシールド配線部分を示し、図１（ｂ）は、比較の為に従来の一般的なシールド配線の様子を示した図である。
【００３０】
図１（ａ）に示されるように、本発明においては、被シールド配線２に対してシールド配線１を施し、このシールド配線１を複数のシールドセグメントに分断する。更に、各シールドセグメントを電源電位配線５或いは接地電位配線７に接続する。ここで配線間の接続は、コンタクト６或いは８によって行われる。
【００３１】
このように本発明においては、単一の被シールド配線２に対するシールド配線１を、電源電位配線５及び接地電位配線７の両方に接続する。図１（ｂ）に示される従来のシールド配線の場合のように、被シールド配線１０２に対してシールド配線１０１を例えば接地電位配線７にだけ接続して電源電位配線５には接続しない構成と比較して、本発明においてはより多くの地点でクリップすることが可能になる。このように多くの位置にクリップを設けることで、配線抵抗の影響を小さくして、シールドの効果を高めることが出来る。即ち、配線抵抗を小さくすることで、シールド配線内の電荷の充放電が早くなり、シールドの効果が大きくなる。
【００３２】
また本発明においては、単一の被シールド配線２に対するシールド配線１を、複数のシールドセグメントに分割して、各シールドセグメントに対しては単一のクリップ位置おいて電位を固定するようにする。このように個々のシールドセグメントには単一クリップ位置から電位を供給することで、Ｅ−ＭＩＧの問題を無くすことが可能になる。
【００３３】
図２は、本発明によるシールド配線の変形例を示す。図２においては、被シールド配線２に対して、シールド配線１を太くするように構成される。このようにシールド配線１を太くすることで、配線抵抗を小さくして、シールドの効果を高めることが出来る。即ち、配線抵抗を小さくすることで、シールド配線内の電荷の充放電が早くなり、シールドの効果が大きくなる。
【００３４】
図３は、本発明によるシールド配線の更なる変形例を示す。図３においては、一本の被シールド配線２の各側（或いは一方の側）に対して、シールド配線１を複数本設けるように構成される。このようにシールド配線１を複数本設けることで、シールドの効果を高めることが出来る。
【００３５】
図４は、本発明によるシールド配線の更なる変形例を示す。図４においては、被シールド配線２に対してシールド配線１を施し、このシールド配線１を複数のシールドセグメントに分断する。更に、各シールドセグメントを例えば接地電位配線７に接続する。ここで配線間の接続は、コンタクト８によって行われる。
【００３６】
このように図４の構成においては、単一の被シールド配線２に対するシールド配線１を、複数のシールドセグメントに分割して、各シールドセグメントに対しては単一のクリップ位置において電位を固定するようにする。このように個々のシールドセグメントには単一クリップ位置から電位を供給することで、Ｅ−ＭＩＧの問題を無くすことが可能になる。図４の例では、各シールドセグメントを接地電位配線７に接続するとしたが、電源電位配線５に接続するようにしても良い。このように図１の構成のように電源電位配線５及び接地電位配線７の両方に接続するのではなく、図４の構成のように電源電位配線５及び接地電位配線７の一方にだけ接続するようにしても、Ｅ−ＭＩＧの問題を払拭することが可能となる。
【００３７】
図５は、本発明の第２の実施例によりシールド配線を施した半導体集積回路を説明するための図である。
【００３８】
図５において、被シールド配線２は、ドライバ３によって駆動される。また被シールド配線２には、シールド配線１が設けられる。図５に示されるように、本発明の第２の実施例では、シールド配線１は、被シールド配線２の全長Ｌではなく、全長Ｌのうちのドライバ３側の一部分をシールドするように配置される。
【００３９】
図６は、被シールド配線の全長のうちでドライバ側の一部分をシールドする場合のシールド効果を説明するための図である。
【００４０】
図６（ａ）は、図５の着目する被シールド配線２に対して並走する他の被シールド配線２Ａにドライバ３Ａから供給する信号を示し、ノイズを生成する側を示す。図６（ｂ）は、図５の被シールド配線２にドライバ３から供給した信号をレシーバ４で受信した場合の電圧波形を示し、被シールド配線２Ａからのノイズの影響を受ける側を示す。図６（ａ）に示されるように、ドライバ３Ａ側からレシーバ４Ａ側に向けて、ＬＯＷに立ち下がる信号が着目する被シールド配線２に対して並走する他の被シールド配線２Ａに供給される。これに対して、図５の被シールド配線２にドライバ３側からＨＩＧＨに立ち上がる信号を送出した場合には、図６（ｂ）に示されるように、レシーバ４側で観測される信号の電圧波形は、被シールド配線２Ａの信号電圧変化からのクロストークノイズによって遅延ΔＤｅｌａｙが生じてしまう。
【００４１】
図６（ｃ）は、図５の被シールド配線２の全長Ｌを１０ｍｍとした場合に、被シールド配線２の全長の一部をシールドするように、ドライバ３側に設けたシールド配線１の長さと上記遅延ΔＤｅｌａｙとの関係の一例を示す図である。被シールド配線を伝播する信号波形は、ドライバ側に近い地点の方が、急峻な立ち上がりを有している。従って、ノイズ原因側の被シールド配線からノイズ受信側の被シールド配線へのクロストークの影響は、ドライバに近い側において強く、ドライバから離れてレシーバに近づくほど弱くなることになる。従って、シールド配線２の全長のうちで、ドライバ３側の一部をシールドすれば、クロストークの影響を充分に削減することが可能になる。
【００４２】
図６（ｃ）に示される例においては、被シールド配線２の全長１０ｍｍのうち７０％（７ｍｍ）程度をシールドすれば、クロストークによる信号遅延ΔＤｅｌａｙは、被シールド配線２の全体をシールドする場合と同等の値になることが分かる。即ち、この例では、７０％程度のシールド長によって、１００％のシールド長と略同様の遅延削減効果が得られる。また例えば、信号遅延ΔＤｅｌａｙを４程度に設定したいのであれば、４ｍｍ程度のシールドを設ければよいことが分かる。
【００４３】
回路設計におけるシールド配線レイアウト段階では、例えば図６（ｃ）に示されるようなシールド長と遅延時間との関係を、カップリング容量及び抵抗等を変数としたテーブル或いは近似数式として用意しておけばよい。このテーブル或いは近似数式で提供されたライブラリを用いて、シールド配線レイアウトを効率的に実行することが可能になる。このようなシールド配線レイアウトの詳細については後述する。
【００４４】
このように本発明の第２の実施例においては、被シールド配線の全体ではなくその一部にシールド配線を設けることで、従来よりも配線領域を効率的に使用したシールド配線が可能となる。また所望の遅延削減率に応じてシールド配線の長さを調整することが出来るので、配線領域の使用を最適化することが可能であり、レイアウト効率を大幅に向上することが出来る。
【００４５】
図７は、本発明によるシールド配線方法をＣＡＤに適用する場合の処理を示す流れ図である。
【００４６】
従来のＣＡＤにおける一般的な処理フローと比較した場合の主な相違点としては、ステップＳＴ５のシールド配線、ステップＳＴ６のシールド配線の切断、ステップＳＴ９のシールド配線長の決定、及びステップＳＴ１０のシールド配線の太さ及び本数の決定の部分に、本発明のシールド配線方法が適用されている。
【００４７】
図７のステップＳＴ１で、セル／マクロの配置を決定する。
【００４８】
ステップＳＴ２で、クロック信号配線及び指定ネット（指定された配線網：この場合にはシールドの必要がある配線）の位置を決定する。
【００４９】
ステップＳＴ３で、上記指定ネットに対してスペーシングを行い、シールド配線に必要な配線領域を確保する。ここでステップＳＴ１０を実行することで、シールド配線の太さ及び本数を決定する。このステップＳＴ１０の詳細については後程説明する。
【００５０】
ステップＳＴ４で、その他ネットの配線の位置を決定する。
【００５１】
ステップＳＴ５で、シールド配線の位置を決定する。ここでステップＳＴ９を実行することで、シールド配線長を決定する。このステップＳＴ９の詳細については後程説明する。
【００５２】
ステップＳＴ６で、シールド配線を切断する。即ち、必要な箇所でシールド配線を複数のシールドセグメントに分割する。これによって、図１及び／或いは図４を参照して説明した効果を得ることが出来る。即ち、多くの位置のクリップを設けることで、配線抵抗の影響を小さくして、シールド配線内の電荷の充放電を早くして、シールドの効果を大きくすることが出来る。また複数のシールドセグメントに分割して、各シールドセグメントに対しては単一のクリップ位置おいて電位を固定するようにすることで、Ｅ−ＭＩＧの問題を無くすことが可能になる。
【００５３】
ステップＳＴ７で、ツールを用いて回路チェックを行う。チェックの結果に問題がある場合には、ステップＳＴ８でエラーを修正する。エラー修正後、ステップＳＴ１或いはステップＳＴ２に戻って、必要な段階からの再設計を行う。チェック結果に問題が無い場合には、処理を終了する。
【００５４】
図８は、図７のシールド配線の太さ及び本数の決定段階（ＳＴ１０）の処理を示す流れ図である。
【００５５】
まずステップＳＴ１０１で、半導体集積回路の製造に使用されるテクノロジを判別する。
【００５６】
ステップＳＴ１０２で、半導体集積回路の各配線層ごとに｛Ｔ−（Ｓ＋Ｏ）｝／２を計算して、最大シールド幅を算出する。ここで、Ｔは総トラック数であり、Ｓは被シールドネット数、Ｏはその他のネット数である。算出される最大シールド幅は、シールド配線に使用可能な最大の配線幅を示す。
【００５７】
ステップＳＴ１０３で、シールド配線の幅を太幅とするか通常幅とするかを決定する。この際、半導体集積回路の製造に使用されるテクノロジ毎に太幅配線が可能であるか否かを示すテーブルをライブラリとして用意しておき、このライブラリを参照することで、ステップＳＴ１０１で判別したテクノロジにおいて太幅配線が可能か否かを判別する。可能である場合にはステップＳＴ１０４に進み、それ以外の場合にはステップＳＴ１０５に進む。
【００５８】
ステップＳＴ１０４で、シールドの配線幅を決定する。これは、ステップＳＴ１０２で算出された最大シールド幅を参照して決定される。
【００５９】
ステップＳＴ１０５で、シールドの本数を決定する。これは、ステップＳＴ１０２で算出された最大シールド幅を参照して決定される。
【００６０】
以上で、シールド配線の太さ及び本数の決定段階（図７のＳＴ１０）の処理を終了する。
【００６１】
図９は、図７のシールド配線長の決定段階（ＳＴ９）の処理を示す流れ図である。
【００６２】
ステップＳＴ２０１で、ネット情報から並行配線を検索する。これは、被シールド配線とシールド配線とが並行に配線される部分を検出する処理である。
【００６３】
ステップＳＴ２０２で、シールド配線長を決定する。この際、並行配線長と必要シールド配線の対応関係を示すテーブルをライブラリとして用意しておき、このライブラリを参照することで、所望のシールド効果を達成するために必要なシールド配線長を決定する。
【００６４】
図１０は、並行配線長と必要シールド配線の対応関係を示すテーブルの一例を示す図である。図１０の例では、例えば、並行配線長が１０ｍｍの条件で７５％の遅延量削減を達成したい場合には、テーブルを参照してシールド配線として６ｍｍの配線長が必要となることが分かる。また例えば、６５％の遅延量削減で充分であれば、シールド配線として５ｍｍの配線長が必要でよいことが分かる。並行配線長が１０ｍｍ以外の場合、即ち９ｍｍの並行配線長、８ｍｍの並行配線長、・・・に対して、所望の遅延削減率に対する必要シールド配線の長さがテーブル形式で提供される。またカップリング容量及び抵抗等を変数として、複数のテーブルをライブラリとして用意しておき、条件に合致するテーブルを用いて所望の遅延削減率に対する必要シールド配線の長さを求めるようにしても良い。
【００６５】
また並行配線長と必要シールド配線の対応関係は、ライブラリとして近似数式で提供しても良い。
【００６６】
許容可能な遅延の大きさが分かっていれば、所望の遅延量を確保可能な最小の配線長を選択することで、必要最小限の配線領域を使用した効率的なシールド配線の配置が可能になる。また許容可能な遅延の大きさが分からない場合でも、例えば図１０の例では、被シールド配線の長さ１０ｍｍの全体をシールドする場合と、そのうちの一部である７ｍｍをシールドする場合とでは、シールドによるクロストークノイズの低減効果には何ら違いが無いことが分かる。このような場合には、７ｍｍのシールド長を選択することで、配線領域を効率的に使用したシールド配線を実現することが出来る。
【００６７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００７２】
【発明の効果】
本発明では、被シールド配線の全体ではなくその一部にだけシールド配線を設けることで、従来よりも配線領域を効率的に使用したシールド配線が可能となる。この際、シールド配線の全長のうちで、ドライバ側の一部をシールドすれば、クロストークの影響を充分に削減することが出来る。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施例によりシールド配線を施した半導体集積回路を説明するための図である。
【図２】本発明によるシールド配線の変形例を示す図である。
【図３】本発明によるシールド配線の更なる変形例を示す図である。
【図４】本発明によるシールド配線の更なる変形例を示す図である。
【図５】本発明の第２の実施例によりシールド配線を施した半導体集積回路を説明するための図である。
【図６】被シールド配線の全長のうちでドライバ側の一部分をシールドする場合のシールド効果を説明するための図である。
【図７】本発明によるシールド配線方法をＣＡＤに適用する場合の処理を示す流れ図である。
【図８】図７のシールド配線の太さ及び本数の決定段階の処理を示す流れ図である。
【図９】図７のシールド配線長の決定段階の処理を示す流れ図である。
【図１０】並行配線長と必要シールド配線の対応関係を示すテーブルの一例を示す図である。
【符号の説明】
１ シールド配線
２ 被シールド配線
５ 電源電位配線
７ 接地電位配線
６、８ コンタクト
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、詳しくはシールド配線によりクロストークノイズを軽減した半導体集積回路に関する。
【０００２】
【従来の技術】
電気回路においては、信号配線間の誘導及び容量結合によりクロストークノイズが発生する。配線間の誘導及び容量結合が大きいほど、クロストークノイズの度合いも大きくなる。大規模集積回路（ＬＳＩ）等の半導体装置においては、回路集積度の増大と共に配線間の誘導及び容量結合も大きくなり、ノイズが顕在化することになる。このような誘導・容量結合によるクロストークノイズを低減するために、シールド配線が用いられる。
【０００３】
【発明が解決しようとする課題】
ＬＳＩのシールド配線においては、単位長の配線抵抗が大きいことに起因する幾つかの問題がある。
【０００４】
第１に、配線抵抗が大きいと、シールド配線内の電荷の充放電が遅くなるために、シールドの効果が小さくなる。
【０００５】
第２に、一本のシールド配線を多くの地点で接地電位或いは電源電位にクリップすると、シールド線に過大な電流が流れてＥ−ＭＩＧ（Electro Migration）の問題を起す場合がある。このＥ−ＭＩＧは、ＬＳＩ内部に発生する電源電圧勾配を無視した場合に発生する。例えば、ＬＳＩの電源端子の近くとＬＳＩの中央付近では電源電圧に差が生じている。このように電源電圧に差が存在する部位の間にシールド配線をひいて、両端を電源電圧にクリップすると、シールド配線に過大な電流が流れることになる。これを回避するためには、電源網解析を行って、電流密度に関して違反が存在する箇所を検出して修正することで、逐一対応することが考えられる。しかしこれは収束する保証が無いために、開発時間が重視される状況では、このような解析・修正を行うための作業工程にかかる時間が問題となってしまう。
【０００６】
第３に、従来のシールド配線では、被シールド配線の全長に対してシールドを施していた。このためにシールド配線のために配線領域が大きく消費されて、効率的なレイアウトを実現することが困難になるという問題がある。この対処方法としては、配線層数を増やす或いはチップサイズを大きくする等の方法が考えられるが、限られた配線層数及びチップサイズの条件で効率的なシールド配線を行うことが好ましい。
【０００７】
以上を鑑みて、本発明は、効率的かつ効果的なシールド配線を施す方法及び効率的かつ効果的なシールド配線を施した半導体集積回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
請求項１の発明では、１つの被シールド配線と、該１つの被シールド配線の全長のうちで一部分にのみ設けられたシールド配線と、該１つの被シールド配線に信号を送出するドライバを含み、該シールド配線は、該１つの被シールド配線の全長のうちで該ドライバが配置される側の一部分にのみ設けられることを特徴とする。
【００２３】
上記発明では、被シールド配線の全体ではなくその一部にだけシールド配線を設けることで、従来よりも配線領域を効率的に使用したシールド配線が可能となる。また、シールド配線は、被シールド配線の全長のうちでドライバが配置される側の一部分にのみ設けられる。被シールド配線を伝播する信号波形は、ドライバ側に近い地点の方が、急峻な立ち上がりを有している。従って、ノイズ原因側の被シールド配線からノイズ受信側の被シールド配線へのクロストークの影響は、ドライバに近い側において強く、ドライバから離れてレシーバに近づくほど弱くなる。このために、シールド配線の全長のうちで、ドライバ側の一部をシールドすれば、クロストークの影響を充分に削減することが可能になる。
【００２４】
請求項２の発明では、半導体集積回路の配線決定方法は、被シールド配線の全長に対して部分的にシールドした場合のシールド効果をライブラリとして提供し、
１つの被シールド配線の配線長を決定し、所望のシールド効果を決定し、該１つの被シールド配線の全長及び該所望のシールド効果に基づいて該ライブラリを参照してシールド配線の長さを決定する各段階を含むことを特徴とする。
【００２５】
上記発明では、被シールド配線の全体ではなくその一部にだけシールド配線を設けることで、従来よりも配線領域を効率的に使用したシールド配線が可能となる。また所望のシールド効果に応じてシールド配線の長さを調整することが出来るので、配線領域の使用を最適化することが可能であり、レイアウト効率を大幅に向上することが出来る。
【００２６】
請求項３の発明では、請求項２記載の配線決定方法において、該ライブラリとして提供する段階は、被シールド配線の全長に対して部分的にシールドした場合の信号遅延時間に関する情報をライブラリとして提供することを特徴とする。
【００２７】
上記発明では、所望の信号遅延時間に応じてシールド配線の長さを調整することが出来るので、配線領域の使用を最適化することが可能であり、レイアウト効率を大幅に向上することが出来る。
【００２８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて説明する。
【００２９】
図１は、本発明の第１の実施例によりシールド配線を施した半導体集積回路を説明するための図である。図１（ａ）は、本発明によりシールド配線を施した半導体集積回路のシールド配線部分を示し、図１（ｂ）は、比較の為に従来の一般的なシールド配線の様子を示した図である。
【００３０】
図１（ａ）に示されるように、本発明においては、被シールド配線２に対してシールド配線１を施し、このシールド配線１を複数のシールドセグメントに分断する。更に、各シールドセグメントを電源電位配線５或いは接地電位配線７に接続する。ここで配線間の接続は、コンタクト６或いは８によって行われる。
【００３１】
このように本発明においては、単一の被シールド配線２に対するシールド配線１を、電源電位配線５及び接地電位配線７の両方に接続する。図１（ｂ）に示される従来のシールド配線の場合のように、被シールド配線１０２に対してシールド配線１０１を例えば接地電位配線７にだけ接続して電源電位配線５には接続しない構成と比較して、本発明においてはより多くの地点でクリップすることが可能になる。このように多くの位置にクリップを設けることで、配線抵抗の影響を小さくして、シールドの効果を高めることが出来る。即ち、配線抵抗を小さくすることで、シールド配線内の電荷の充放電が早くなり、シールドの効果が大きくなる。
【００３２】
また本発明においては、単一の被シールド配線２に対するシールド配線１を、複数のシールドセグメントに分割して、各シールドセグメントに対しては単一のクリップ位置おいて電位を固定するようにする。このように個々のシールドセグメントには単一クリップ位置から電位を供給することで、Ｅ−ＭＩＧの問題を無くすことが可能になる。
【００３３】
図２は、本発明によるシールド配線の変形例を示す。図２においては、被シールド配線２に対して、シールド配線１を太くするように構成される。このようにシールド配線１を太くすることで、配線抵抗を小さくして、シールドの効果を高めることが出来る。即ち、配線抵抗を小さくすることで、シールド配線内の電荷の充放電が早くなり、シールドの効果が大きくなる。
【００３４】
図３は、本発明によるシールド配線の更なる変形例を示す。図３においては、一本の被シールド配線２の各側（或いは一方の側）に対して、シールド配線１を複数本設けるように構成される。このようにシールド配線１を複数本設けることで、シールドの効果を高めることが出来る。
【００３５】
図４は、本発明によるシールド配線の更なる変形例を示す。図４においては、被シールド配線２に対してシールド配線１を施し、このシールド配線１を複数のシールドセグメントに分断する。更に、各シールドセグメントを例えば接地電位配線７に接続する。ここで配線間の接続は、コンタクト８によって行われる。
【００３６】
このように図４の構成においては、単一の被シールド配線２に対するシールド配線１を、複数のシールドセグメントに分割して、各シールドセグメントに対しては単一のクリップ位置において電位を固定するようにする。このように個々のシールドセグメントには単一クリップ位置から電位を供給することで、Ｅ−ＭＩＧの問題を無くすことが可能になる。図４の例では、各シールドセグメントを接地電位配線７に接続するとしたが、電源電位配線５に接続するようにしても良い。このように図１の構成のように電源電位配線５及び接地電位配線７の両方に接続するのではなく、図４の構成のように電源電位配線５及び接地電位配線７の一方にだけ接続するようにしても、Ｅ−ＭＩＧの問題を払拭することが可能となる。
【００３７】
図５は、本発明の第２の実施例によりシールド配線を施した半導体集積回路を説明するための図である。
【００３８】
図５において、被シールド配線２は、ドライバ３によって駆動される。また被シールド配線２には、シールド配線１が設けられる。図５に示されるように、本発明の第２の実施例では、シールド配線１は、被シールド配線２の全長Ｌではなく、全長Ｌのうちのドライバ３側の一部分をシールドするように配置される。
【００３９】
図６は、被シールド配線の全長のうちでドライバ側の一部分をシールドする場合のシールド効果を説明するための図である。
【００４０】
図６（ａ）は、図５の着目する被シールド配線２に対して並走する他の被シールド配線２Ａにドライバ３Ａから供給する信号を示し、ノイズを生成する側を示す。図６（ｂ）は、図５の被シールド配線２にドライバ３から供給した信号をレシーバ４で受信した場合の電圧波形を示し、被シールド配線２Ａからのノイズの影響を受ける側を示す。図６（ａ）に示されるように、ドライバ３Ａ側からレシーバ４Ａ側に向けて、ＬＯＷに立ち下がる信号が着目する被シールド配線２に対して並走する他の被シールド配線２Ａに供給される。これに対して、図５の被シールド配線２にドライバ３側からＨＩＧＨに立ち上がる信号を送出した場合には、図６（ｂ）に示されるように、レシーバ４側で観測される信号の電圧波形は、被シールド配線２Ａの信号電圧変化からのクロストークノイズによって遅延ΔＤｅｌａｙが生じてしまう。
【００４１】
図６（ｃ）は、図５の被シールド配線２の全長Ｌを１０ｍｍとした場合に、被シールド配線２の全長の一部をシールドするように、ドライバ３側に設けたシールド配線１の長さと上記遅延ΔＤｅｌａｙとの関係の一例を示す図である。被シールド配線を伝播する信号波形は、ドライバ側に近い地点の方が、急峻な立ち上がりを有している。従って、ノイズ原因側の被シールド配線からノイズ受信側の被シールド配線へのクロストークの影響は、ドライバに近い側において強く、ドライバから離れてレシーバに近づくほど弱くなることになる。従って、シールド配線２の全長のうちで、ドライバ３側の一部をシールドすれば、クロストークの影響を充分に削減することが可能になる。
【００４２】
図６（ｃ）に示される例においては、被シールド配線２の全長１０ｍｍのうち７０％（７ｍｍ）程度をシールドすれば、クロストークによる信号遅延ΔＤｅｌａｙは、被シールド配線２の全体をシールドする場合と同等の値になることが分かる。即ち、この例では、７０％程度のシールド長によって、１００％のシールド長と略同様の遅延削減効果が得られる。また例えば、信号遅延ΔＤｅｌａｙを４程度に設定したいのであれば、４ｍｍ程度のシールドを設ければよいことが分かる。
【００４３】
回路設計におけるシールド配線レイアウト段階では、例えば図６（ｃ）に示されるようなシールド長と遅延時間との関係を、カップリング容量及び抵抗等を変数としたテーブル或いは近似数式として用意しておけばよい。このテーブル或いは近似数式で提供されたライブラリを用いて、シールド配線レイアウトを効率的に実行することが可能になる。このようなシールド配線レイアウトの詳細については後述する。
【００４４】
このように本発明の第２の実施例においては、被シールド配線の全体ではなくその一部にシールド配線を設けることで、従来よりも配線領域を効率的に使用したシールド配線が可能となる。また所望の遅延削減率に応じてシールド配線の長さを調整することが出来るので、配線領域の使用を最適化することが可能であり、レイアウト効率を大幅に向上することが出来る。
【００４５】
図７は、本発明によるシールド配線方法をＣＡＤに適用する場合の処理を示す流れ図である。
【００４６】
従来のＣＡＤにおける一般的な処理フローと比較した場合の主な相違点としては、ステップＳＴ５のシールド配線、ステップＳＴ６のシールド配線の切断、ステップＳＴ９のシールド配線長の決定、及びステップＳＴ１０のシールド配線の太さ及び本数の決定の部分に、本発明のシールド配線方法が適用されている。
【００４７】
図７のステップＳＴ１で、セル／マクロの配置を決定する。
【００４８】
ステップＳＴ２で、クロック信号配線及び指定ネット（指定された配線網：この場合にはシールドの必要がある配線）の位置を決定する。
【００４９】
ステップＳＴ３で、上記指定ネットに対してスペーシングを行い、シールド配線に必要な配線領域を確保する。ここでステップＳＴ１０を実行することで、シールド配線の太さ及び本数を決定する。このステップＳＴ１０の詳細については後程説明する。
【００５０】
ステップＳＴ４で、その他ネットの配線の位置を決定する。
【００５１】
ステップＳＴ５で、シールド配線の位置を決定する。ここでステップＳＴ９を実行することで、シールド配線長を決定する。このステップＳＴ９の詳細については後程説明する。
【００５２】
ステップＳＴ６で、シールド配線を切断する。即ち、必要な箇所でシールド配線を複数のシールドセグメントに分割する。これによって、図１及び／或いは図４を参照して説明した効果を得ることが出来る。即ち、多くの位置のクリップを設けることで、配線抵抗の影響を小さくして、シールド配線内の電荷の充放電を早くして、シールドの効果を大きくすることが出来る。また複数のシールドセグメントに分割して、各シールドセグメントに対しては単一のクリップ位置おいて電位を固定するようにすることで、Ｅ−ＭＩＧの問題を無くすことが可能になる。
【００５３】
ステップＳＴ７で、ツールを用いて回路チェックを行う。チェックの結果に問題がある場合には、ステップＳＴ８でエラーを修正する。エラー修正後、ステップＳＴ１或いはステップＳＴ２に戻って、必要な段階からの再設計を行う。チェック結果に問題が無い場合には、処理を終了する。
【００５４】
図８は、図７のシールド配線の太さ及び本数の決定段階（ＳＴ１０）の処理を示す流れ図である。
【００５５】
まずステップＳＴ１０１で、半導体集積回路の製造に使用されるテクノロジを判別する。
【００５６】
ステップＳＴ１０２で、半導体集積回路の各配線層ごとに｛Ｔ−（Ｓ＋Ｏ）｝／２を計算して、最大シールド幅を算出する。ここで、Ｔは総トラック数であり、Ｓは被シールドネット数、Ｏはその他のネット数である。算出される最大シールド幅は、シールド配線に使用可能な最大の配線幅を示す。
【００５７】
ステップＳＴ１０３で、シールド配線の幅を太幅とするか通常幅とするかを決定する。この際、半導体集積回路の製造に使用されるテクノロジ毎に太幅配線が可能であるか否かを示すテーブルをライブラリとして用意しておき、このライブラリを参照することで、ステップＳＴ１０１で判別したテクノロジにおいて太幅配線が可能か否かを判別する。可能である場合にはステップＳＴ１０４に進み、それ以外の場合にはステップＳＴ１０５に進む。
【００５８】
ステップＳＴ１０４で、シールドの配線幅を決定する。これは、ステップＳＴ１０２で算出された最大シールド幅を参照して決定される。
【００５９】
ステップＳＴ１０５で、シールドの本数を決定する。これは、ステップＳＴ１０２で算出された最大シールド幅を参照して決定される。
【００６０】
以上で、シールド配線の太さ及び本数の決定段階（図７のＳＴ１０）の処理を終了する。
【００６１】
図９は、図７のシールド配線長の決定段階（ＳＴ９）の処理を示す流れ図である。
【００６２】
ステップＳＴ２０１で、ネット情報から並行配線を検索する。これは、被シールド配線とシールド配線とが並行に配線される部分を検出する処理である。
【００６３】
ステップＳＴ２０２で、シールド配線長を決定する。この際、並行配線長と必要シールド配線の対応関係を示すテーブルをライブラリとして用意しておき、このライブラリを参照することで、所望のシールド効果を達成するために必要なシールド配線長を決定する。
【００６４】
図１０は、並行配線長と必要シールド配線の対応関係を示すテーブルの一例を示す図である。図１０の例では、例えば、並行配線長が１０ｍｍの条件で７５％の遅延量削減を達成したい場合には、テーブルを参照してシールド配線として６ｍｍの配線長が必要となることが分かる。また例えば、６５％の遅延量削減で充分であれば、シールド配線として５ｍｍの配線長が必要でよいことが分かる。並行配線長が１０ｍｍ以外の場合、即ち９ｍｍの並行配線長、８ｍｍの並行配線長、・・・に対して、所望の遅延削減率に対する必要シールド配線の長さがテーブル形式で提供される。またカップリング容量及び抵抗等を変数として、複数のテーブルをライブラリとして用意しておき、条件に合致するテーブルを用いて所望の遅延削減率に対する必要シールド配線の長さを求めるようにしても良い。
【００６５】
また並行配線長と必要シールド配線の対応関係は、ライブラリとして近似数式で提供しても良い。
【００６６】
許容可能な遅延の大きさが分かっていれば、所望の遅延量を確保可能な最小の配線長を選択することで、必要最小限の配線領域を使用した効率的なシールド配線の配置が可能になる。また許容可能な遅延の大きさが分からない場合でも、例えば図１０の例では、被シールド配線の長さ１０ｍｍの全体をシールドする場合と、そのうちの一部である７ｍｍをシールドする場合とでは、シールドによるクロストークノイズの低減効果には何ら違いが無いことが分かる。このような場合には、７ｍｍのシールド長を選択することで、配線領域を効率的に使用したシールド配線を実現することが出来る。
【００６７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００７２】
【発明の効果】
本発明では、被シールド配線の全体ではなくその一部にだけシールド配線を設けることで、従来よりも配線領域を効率的に使用したシールド配線が可能となる。この際、シールド配線の全長のうちで、ドライバ側の一部をシールドすれば、クロストークの影響を充分に削減することが出来る。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施例によりシールド配線を施した半導体集積回路を説明するための図である。
【図２】本発明によるシールド配線の変形例を示す図である。
【図３】本発明によるシールド配線の更なる変形例を示す図である。
【図４】本発明によるシールド配線の更なる変形例を示す図である。
【図５】本発明の第２の実施例によりシールド配線を施した半導体集積回路を説明するための図である。
【図６】被シールド配線の全長のうちでドライバ側の一部分をシールドする場合のシールド効果を説明するための図である。
【図７】本発明によるシールド配線方法をＣＡＤに適用する場合の処理を示す流れ図である。
【図８】図７のシールド配線の太さ及び本数の決定段階の処理を示す流れ図である。
【図９】図７のシールド配線長の決定段階の処理を示す流れ図である。
【図１０】並行配線長と必要シールド配線の対応関係を示すテーブルの一例を示す図である。
【符号の説明】
１ シールド配線
２ 被シールド配線
５ 電源電位配線
７ 接地電位配線
６、８ コンタクト
Claims (3)
- １つの被シールド配線と、
該１つの被シールド配線の全長のうちで一部分にのみ設けられたシールド配線と、
該１つの被シールド配線に信号を送出するドライバ
を含み、該シールド配線は、該１つの被シールド配線の全長のうちで該ドライバが配置される側の一部分にのみ設けられることを特徴とする半導体集積回路。 - 被シールド配線の全長に対して部分的にシールドした場合のシールド効果をライブラリとして提供し、
１つの被シールド配線の配線長を決定し、
所望のシールド効果を決定し、
該１つの被シールド配線の全長及び該所望のシールド効果に基づいて該ライブラリを参照してシールド配線の長さを決定する
各段階を含むことを特徴とする半導体集積回路の配線決定方法。 - 該ライブラリとして提供する段階は、被シールド配線の全長に対して部分的にシールドした場合の信号遅延時間に関する情報をライブラリとして提供することを特徴とする請求項２記載の配線決定方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387890A JP4083977B2 (ja) | 2000-12-20 | 2000-12-20 | 半導体集積回路及び配線決定方法 |
| TW090123757A TW508770B (en) | 2000-12-20 | 2001-09-26 | Semiconductor integrated circuit having reduced cross-talk noise |
| US09/963,469 US6664638B2 (en) | 2000-12-20 | 2001-09-27 | Semiconductor integrated circuit having reduced cross-talk noise |
| KR1020010060615A KR100649992B1 (ko) | 2000-12-20 | 2001-09-28 | 반도체 집적 회로 및 배선 결정 방법 |
| US10/694,997 US6972493B2 (en) | 2000-12-20 | 2003-10-29 | Semiconductor integrated circuit having reduced cross-talk noise |
| US10/914,141 US7361975B2 (en) | 2000-12-20 | 2004-08-10 | Semiconductor integrated circuit having reduced cross-talk noise |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387890A JP4083977B2 (ja) | 2000-12-20 | 2000-12-20 | 半導体集積回路及び配線決定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002190573A JP2002190573A (ja) | 2002-07-05 |
| JP4083977B2 true JP4083977B2 (ja) | 2008-04-30 |
Family
ID=18854728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000387890A Expired - Lifetime JP4083977B2 (ja) | 2000-12-20 | 2000-12-20 | 半導体集積回路及び配線決定方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (5) | US6664638B2 (ja) |
| JP (1) | JP4083977B2 (ja) |
| KR (1) | KR100649992B1 (ja) |
| TW (1) | TW508770B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7913212B2 (en) | 2011-03-22 |
| JP2002190573A (ja) | 2002-07-05 |
| KR100649992B1 (ko) | 2006-12-05 |
| US7339250B2 (en) | 2008-03-04 |
| KR20020050090A (ko) | 2002-06-26 |
| US20050006780A1 (en) | 2005-01-13 |
| US6972493B2 (en) | 2005-12-06 |
| US20050006781A1 (en) | 2005-01-13 |
| US20040061140A1 (en) | 2004-04-01 |
| TW508770B (en) | 2002-11-01 |
| US20020076941A1 (en) | 2002-06-20 |
| US7361975B2 (en) | 2008-04-22 |
| US20080301610A1 (en) | 2008-12-04 |
| US6664638B2 (en) | 2003-12-16 |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140222 Year of fee payment: 6 |
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