JPH0265240A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH0265240A JPH0265240A JP21752588A JP21752588A JPH0265240A JP H0265240 A JPH0265240 A JP H0265240A JP 21752588 A JP21752588 A JP 21752588A JP 21752588 A JP21752588 A JP 21752588A JP H0265240 A JPH0265240 A JP H0265240A
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- Japan
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- shielding
- signals
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- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
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- 238000006243 chemical reaction Methods 0.000 description 2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はアナログ・デジタル混在型半導体集積装置のレ
イアウト方法に関する。
イアウト方法に関する。
［従来の技術］
従来、ノイズに敏感なアナログ回路が半導体集積回路上
に有る時、デジタル信号（特に高い周波数）をアナログ
回路のブロックから遠ざけて配置するという手法がとら
れていた。
に有る時、デジタル信号（特に高い周波数）をアナログ
回路のブロックから遠ざけて配置するという手法がとら
れていた。
［発明が解決しようとする課題］
しかし年々回路の集積度が上るにつれ１つの機能を持っ
た回路ブロックはまとめて配置する方が面積効率が良く
なり、特にアナログ回路の信号を不用に長くすることは
特性上好ましくない。又、抵抗素子や容量素子など比較
的大きな面積を占める素子が多数ある場合、高速デジタ
ル信号との距離を遠ざけるという手法は限度がある。
た回路ブロックはまとめて配置する方が面積効率が良く
なり、特にアナログ回路の信号を不用に長くすることは
特性上好ましくない。又、抵抗素子や容量素子など比較
的大きな面積を占める素子が多数ある場合、高速デジタ
ル信号との距離を遠ざけるという手法は限度がある。
そこで本発明は、高速デジタル信号のスイッチングノイ
ズからアナログ回路等ノイズに敏感な回路への影響を抑
えることを目的としている。
ズからアナログ回路等ノイズに敏感な回路への影響を抑
えることを目的としている。
［課題を解決するための手段］
上記問題点を解決する為、本発明は２つ以上の配線層を
有する半導体集積装置において、ある信号配線に対し同
じ配線層上で両側に隣接して平行に２本かつ下層のいず
れかの配線層上で平行して１本計３本の信号線（シール
ド線）を配置し、前記シールド信号の各々には一定の電
位（シールド電源）を与えておくことを特徴とする。
有する半導体集積装置において、ある信号配線に対し同
じ配線層上で両側に隣接して平行に２本かつ下層のいず
れかの配線層上で平行して１本計３本の信号線（シール
ド線）を配置し、前記シールド信号の各々には一定の電
位（シールド電源）を与えておくことを特徴とする。
［実 施 例］
以下に本発明の実施例を図面にもとすいて説明する。
第１図は本発明の構成の特徴を示す図である。
デジタル信号１の両側に配線間隔Ｌ１てシールド信号２
．３が配置されている。そしてシールド信号２から配線
間隔Ｌ２て、信号１のスイッチングノイズを避ける必要
がある信号６が配置されている。ここでシールド信号２
．３に安定した一定の電位（シールド電位）を与えてお
くことにより、信号１から発生される電気力線が曲げら
れ、信号６との結合力が低下する為、ノイズ耐性が向上
する。
．３が配置されている。そしてシールド信号２から配線
間隔Ｌ２て、信号１のスイッチングノイズを避ける必要
がある信号６が配置されている。ここでシールド信号２
．３に安定した一定の電位（シールド電位）を与えてお
くことにより、信号１から発生される電気力線が曲げら
れ、信号６との結合力が低下する為、ノイズ耐性が向上
する。
シールド電源５としては簡単な構成にする為には電源電
圧（ＶＤＤ）、や接地電圧（ＶＳＳ）が運ばれるが変動
の少ない安定した電圧であればそ第１図では信号６を信
号１と同一配線層にしたが、他の配線層であっても良く
信号４の真下でも良い。さらに普通の信号線たけてなく
抵抗素子や容量素子、トランジスタに対してもシールド
効果がある。
圧（ＶＤＤ）、や接地電圧（ＶＳＳ）が運ばれるが変動
の少ない安定した電圧であればそ第１図では信号６を信
号１と同一配線層にしたが、他の配線層であっても良く
信号４の真下でも良い。さらに普通の信号線たけてなく
抵抗素子や容量素子、トランジスタに対してもシールド
効果がある。
第２図はＤ／Ａ変換回路、Ａ／Ｄ変換回路等のアナログ
回路では良く使用されるサンプルボールド回路である。
回路では良く使用されるサンプルボールド回路である。
回路動作を以下に説明する。２１は入力電圧ＶＩＮでサ
ンプリングパルス２３が来る度にトランスミッションゲ
ート２２を通過し、コンデンサ２４とオペアンプ２６に
より信号２５へ入力電圧２］が貯えられる。この信号２
５はオペアンプ２６のボルテージフォロワ入力となり出
力電圧２７へ出力され、次のサンプリングパルス２３が
来るまで出力電圧２７はホールドされる。
ンプリングパルス２３が来る度にトランスミッションゲ
ート２２を通過し、コンデンサ２４とオペアンプ２６に
より信号２５へ入力電圧２］が貯えられる。この信号２
５はオペアンプ２６のボルテージフォロワ入力となり出
力電圧２７へ出力され、次のサンプリングパルス２３が
来るまで出力電圧２７はホールドされる。
このサンプルボールド回路のすぐそばに高速なデジタル
信号２９がアナログ信号配線に対して、直交もしくは平
行して配置されると、信号間のカップリングもしくは誘
導により正確な入力電圧がホールドされなくなるおそれ
がある。
信号２９がアナログ信号配線に対して、直交もしくは平
行して配置されると、信号間のカップリングもしくは誘
導により正確な入力電圧がホールドされなくなるおそれ
がある。
第３図はデジタル信号２９を単純に配置した時のサンプ
ルホールド回路のタイミング図である。
ルホールド回路のタイミング図である。
サンプリングパルス２３と異なるタイミングでデジタル
信号２９が動作する場合、そのスイッチングノイズの影
響で信号２５にノイズがのる。このノイズはごく短い時
間で消えるが、信号２５のホールド電圧はたまたま正し
いホールド電圧からずれた値をホールドしてしまう可能
性がある。すると出力電圧２７の値も正しい値からずれ
てしまう。
信号２９が動作する場合、そのスイッチングノイズの影
響で信号２５にノイズがのる。このノイズはごく短い時
間で消えるが、信号２５のホールド電圧はたまたま正し
いホールド電圧からずれた値をホールドしてしまう可能
性がある。すると出力電圧２７の値も正しい値からずれ
てしまう。
そこで第１図の様にデジタル信号２９の両側に２本と下
層に１本手行してシールド信号を配置し、そのシールド
信号には各々に同一のシールド電源としてＶＳＳを接続
しておく。この時のシールド電源はＶＤＤでもＶＳＳで
もその中間電位でも良いが、変動の少ないもの程良い。
層に１本手行してシールド信号を配置し、そのシールド
信号には各々に同一のシールド電源としてＶＳＳを接続
しておく。この時のシールド電源はＶＤＤでもＶＳＳで
もその中間電位でも良いが、変動の少ないもの程良い。
さらにこのシールド電源としては、電源電圧変動の影響
を受けにくい定電圧回路の出力電圧を用いるとシールド
効果は上がる。
を受けにくい定電圧回路の出力電圧を用いるとシールド
効果は上がる。
デジタル信号２９の両側に配置される２本のシルト線は
デザインルール上杵される最小間隔で配置される。
デザインルール上杵される最小間隔で配置される。
又下層に配置されるシールド信号はデジタル信号２９の
直下にあるが、その配線中はデジタル信号２９よりも広
い程シールドの効果があることは明らかである。
直下にあるが、その配線中はデジタル信号２９よりも広
い程シールドの効果があることは明らかである。
第４図は本発明による上記構成にした場合の、サンプル
ホールド回路のタイミング図である。デジタル信号２９
のスイッチングの際、信号２５はスイッチングノイズの
影響を受けにくくなっている。よって正しい値が出力電
圧２７へ出て来る。
ホールド回路のタイミング図である。デジタル信号２９
のスイッチングの際、信号２５はスイッチングノイズの
影響を受けにくくなっている。よって正しい値が出力電
圧２７へ出て来る。
本実施例ではデジタル系からアナログ系への影響を少な
くすることを述べたが、本発明の構成を用ってすればア
ナログ系どうしのスイッチングノイズ対策、デジタル系
どうしのスイッチングノイズ対策にも適用できることは
明らかである。
くすることを述べたが、本発明の構成を用ってすればア
ナログ系どうしのスイッチングノイズ対策、デジタル系
どうしのスイッチングノイズ対策にも適用できることは
明らかである。
又低電圧系と高電圧系の信号が混在する多電源回路の場
合にも有効である。
合にも有効である。
又本構成は３層以上の配線技術にも容易に適用できる。
本発明の実施例をもう１つあげる。
第５図は半導体集積装置（チップ）のレイアウト図であ
る。３１．３２は電源ＶＤＤ、■ＳＳでデツプの周辺を
囲む様に配置される。３３は入出力回路で入出力端子３
４と内部回路３０を中継する機能を有する回路で、この
入出力回路３３がチップの周辺に多数並べられる。近年
、配置、配線技術の自動化が進みこの様なレイアウトを
有する半導体集積装置が増えている。
る。３１．３２は電源ＶＤＤ、■ＳＳでデツプの周辺を
囲む様に配置される。３３は入出力回路で入出力端子３
４と内部回路３０を中継する機能を有する回路で、この
入出力回路３３がチップの周辺に多数並べられる。近年
、配置、配線技術の自動化が進みこの様なレイアウトを
有する半導体集積装置が増えている。
冷端子３４に外部より高速なりロック信号が入力され、
信号３９を介して内部回路３０へ伝わる。この時信号３
９はＶＳＳ３１、及びＶＤＤ３２を横切らなくてはなら
ないので、信号３９のクロック周波数成分を持つクロッ
クノイズが電源ラインにのってしまい、誤動作の原因と
なり得る。
信号３９を介して内部回路３０へ伝わる。この時信号３
９はＶＳＳ３１、及びＶＤＤ３２を横切らなくてはなら
ないので、信号３９のクロック周波数成分を持つクロッ
クノイズが電源ラインにのってしまい、誤動作の原因と
なり得る。
そこで本発明の構成を信号３９に対して適用ずれば、Ｖ
ＤＤ３２、ＶＳＳ３１に及ぼすクロックノイズを軽減す
ることができる。
ＤＤ３２、ＶＳＳ３１に及ぼすクロックノイズを軽減す
ることができる。
（発明の効果１
本発明によれば同じ半導体集積回路中から発生するデジ
タル信号のスイッチングノイズが、ノイズに敏感なアナ
ログ回路へ及ぶのを、極めて簡単な付加パターンにより
抑えることができる。
タル信号のスイッチングノイズが、ノイズに敏感なアナ
ログ回路へ及ぶのを、極めて簡単な付加パターンにより
抑えることができる。
よって本発明は、チップ面積を増大させることなく精度
の高いアナログデジタル混在型半導体集積装置を実現す
る一手段となる。
の高いアナログデジタル混在型半導体集積装置を実現す
る一手段となる。
第１図は本発明による信号配置図、第２図はサンプルホ
ールド回路図、第３図は従来技術によるザンブルホール
ドタイミング図、第４図は本発明の構成によるザンブル
ホールドタイミング図、第５図はチップのレイアウト図
である。 以上 出願人 セイコーエプソン株式会社
ールド回路図、第３図は従来技術によるザンブルホール
ドタイミング図、第４図は本発明の構成によるザンブル
ホールドタイミング図、第５図はチップのレイアウト図
である。 以上 出願人 セイコーエプソン株式会社
Claims (1)
- ２つ以上の配線層を有する半導体集積装置において、あ
る信号配線に対し、同じ配線層上で隣接して両側に平行
して２本かつ下層へいずれかの配線層上で平行して１本
計３本の信号線（以下シールド線）を配置し、前記シー
ルド信号の各々には一定の電位を与えておくことを特徴
とした半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21752588A JPH0265240A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21752588A JPH0265240A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265240A true JPH0265240A (ja) | 1990-03-05 |
Family
ID=16705610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21752588A Pending JPH0265240A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265240A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105532A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
| EP0575892A1 (en) * | 1992-06-17 | 1993-12-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconducteur power module |
| EP0650194A1 (en) * | 1993-10-21 | 1995-04-26 | Advanced Micro Devices, Inc. | High density dynamic bus |
-
1988
- 1988-08-31 JP JP21752588A patent/JPH0265240A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105532A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
| EP0575892A1 (en) * | 1992-06-17 | 1993-12-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconducteur power module |
| EP0650194A1 (en) * | 1993-10-21 | 1995-04-26 | Advanced Micro Devices, Inc. | High density dynamic bus |
| US5815031A (en) * | 1993-10-21 | 1998-09-29 | Advanced Micro Devices, Inc. | High density dynamic bus routing scheme |
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