JPH01248641A - ゲートアレイ型半導体集積回路装置 - Google Patents
ゲートアレイ型半導体集積回路装置Info
- Publication number
- JPH01248641A JPH01248641A JP7861988A JP7861988A JPH01248641A JP H01248641 A JPH01248641 A JP H01248641A JP 7861988 A JP7861988 A JP 7861988A JP 7861988 A JP7861988 A JP 7861988A JP H01248641 A JPH01248641 A JP H01248641A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- wiring pattern
- gate array
- type semiconductor
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ型半導体集積回路装置に関し、特
にデジタル回路とアナログ回路とを混在せしめるゲート
アレイ型半導体Ｓ積回路に関する。
にデジタル回路とアナログ回路とを混在せしめるゲート
アレイ型半導体Ｓ積回路に関する。
従来、ゲートアレイ型半導体集積回路装置では、実現し
ようとする個有回路の布線はコンピュータを利用した自
動配置配線プログラムを駆使してレイアウト設計される
。
ようとする個有回路の布線はコンピュータを利用した自
動配置配線プログラムを駆使してレイアウト設計される
。
〔発明が解決しようとする課題〕 −しかしながら
、このようにコンピュータを利用した自動配置配線プロ
グラムでレイアウト設計を行なうと、結果が悪い例とし
て、例えば第２図に示すように第１および第２の２つの
アナログ入力端子間を走るアナログ系の信号配線３の近
傍をディジタル系の信号配線５が並行して布線される場
合が起こり、２つ信号線３．５の間が容ｆｌＣでカップ
リングされ、アナログ系回路がディジタル系回路の発す
る雑音により誤動作することが生じる。従って、このよ
うな場合は、自動プログラムで行なわれた布線を再度引
き直し、アナログ系信号配線３とディジタル系信号配線
５とを引き離さなければならなくなる。
、このようにコンピュータを利用した自動配置配線プロ
グラムでレイアウト設計を行なうと、結果が悪い例とし
て、例えば第２図に示すように第１および第２の２つの
アナログ入力端子間を走るアナログ系の信号配線３の近
傍をディジタル系の信号配線５が並行して布線される場
合が起こり、２つ信号線３．５の間が容ｆｌＣでカップ
リングされ、アナログ系回路がディジタル系回路の発す
る雑音により誤動作することが生じる。従って、このよ
うな場合は、自動プログラムで行なわれた布線を再度引
き直し、アナログ系信号配線３とディジタル系信号配線
５とを引き離さなければならなくなる。
本発明の目的は、上記の情況に鑑み、並行して走るアナ
ログ系信号配線とディジタル系信号配線との間に容量カ
ップリングが生じることなき布線レイアウトを備えたゲ
ートアレイ型半導体集積回路装置を提供することである
。
ログ系信号配線とディジタル系信号配線との間に容量カ
ップリングが生じることなき布線レイアウトを備えたゲ
ートアレイ型半導体集積回路装置を提供することである
。
本発明によれば、半導体基板の一主面上にアナログ系回
路とディジタル系回路とを混在せしめるゲートアレイ型
半導体集積回路装置は、ＧＮＤ電位配線パターンが前記
２つの系のアナログ信号配線パターンおよび或いはディ
ジタル信号配線パターンの周囲を取囲むように布線され
ることを含んで構成される。
路とディジタル系回路とを混在せしめるゲートアレイ型
半導体集積回路装置は、ＧＮＤ電位配線パターンが前記
２つの系のアナログ信号配線パターンおよび或いはディ
ジタル信号配線パターンの周囲を取囲むように布線され
ることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すゲートアレイ型半導体
集積回路装置の布線レイアウト図である。本実施例によ
れば、本発明のゲートアレイ型半導体集積回路装置は、
第１と第２の２つのアナログ信号端子１，２間を走るア
ナログ信号配線パターン３と、このアナログ信号配線パ
ターン３を取囲むように布線されるＧＮＤ電位配線パタ
ーン４と、アナログ信号配線パターン３の近傍をこれと
並行て走るディジタル信号配線パターン５とがら成る布
線レイアウトを含む。この布線レイアウトによれば、Ｇ
ＮＤ電位配線パターン４はアナログ信号配線パターン３
をディジタル配線パターン４からシールドするよう作用
するので、ディジタル系回路が発生する雑音のアナログ
系回路への入り込みが防止される。従って、従来問題と
されたディジタル系回路雑音によるアナログ系回路の誤
動作障害は完全に解決される。以上はＧＮＤ配線パター
ン４がアナログ信号配線パターン３をシールドした場合
を示したが、反対にディジタル信号配線パターン５また
はその双方をシールドするよう布線しても効果は同じで
ある。
集積回路装置の布線レイアウト図である。本実施例によ
れば、本発明のゲートアレイ型半導体集積回路装置は、
第１と第２の２つのアナログ信号端子１，２間を走るア
ナログ信号配線パターン３と、このアナログ信号配線パ
ターン３を取囲むように布線されるＧＮＤ電位配線パタ
ーン４と、アナログ信号配線パターン３の近傍をこれと
並行て走るディジタル信号配線パターン５とがら成る布
線レイアウトを含む。この布線レイアウトによれば、Ｇ
ＮＤ電位配線パターン４はアナログ信号配線パターン３
をディジタル配線パターン４からシールドするよう作用
するので、ディジタル系回路が発生する雑音のアナログ
系回路への入り込みが防止される。従って、従来問題と
されたディジタル系回路雑音によるアナログ系回路の誤
動作障害は完全に解決される。以上はＧＮＤ配線パター
ン４がアナログ信号配線パターン３をシールドした場合
を示したが、反対にディジタル信号配線パターン５また
はその双方をシールドするよう布線しても効果は同じで
ある。
以上詳細に説明したように、本発明によればＧＮＤ電位
配線パターンをアナログ系信号配線パターンのディジタ
ル信号配線パターンに対するシールド線として布線する
ことにより、コンビ二一夕による自動配置配線の結果、
アナログ系配線の近傍をデイ、ジタル系信号配線が並行
して走った場合であっても、ディジタル系回路による雑
音障害からアナログ系回路を守ることができる。
配線パターンをアナログ系信号配線パターンのディジタ
ル信号配線パターンに対するシールド線として布線する
ことにより、コンビ二一夕による自動配置配線の結果、
アナログ系配線の近傍をデイ、ジタル系信号配線が並行
して走った場合であっても、ディジタル系回路による雑
音障害からアナログ系回路を守ることができる。
第１図は本発明の一実施例を示すゲートアレイ型半導体
集積回路装置の布線レイアウト図、第２図は従来のゲー
トアレイ型半導体集積回路装置の布線レイアウト図であ
る。 １・・・第１のアナログ信号端子、２・・・第２のアナ
ログ信号端子、３・・・アナログ信号配線パターン、４
・・・ＧＮＤ電位配線パターン、５・・・ディジタル信
号配線パターン。 代理人 弁理士 内 原 音 Ｊ７ 図
集積回路装置の布線レイアウト図、第２図は従来のゲー
トアレイ型半導体集積回路装置の布線レイアウト図であ
る。 １・・・第１のアナログ信号端子、２・・・第２のアナ
ログ信号端子、３・・・アナログ信号配線パターン、４
・・・ＧＮＤ電位配線パターン、５・・・ディジタル信
号配線パターン。 代理人 弁理士 内 原 音 Ｊ７ 図
Claims (1)
- 半導体基板の一主面上にアナログ系回路とディジタル
系回路とを混在せしめるゲートアレイ型半導体集積回路
装置において、ＧＮＤ電位配線パターンが前記２つの系
のアナログ信号配線パターンおよび或いはディジタル信
号配線パターンの周囲を取囲むように布線されることを
特徴とするゲートアレイ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7861988A JPH01248641A (ja) | 1988-03-30 | 1988-03-30 | ゲートアレイ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7861988A JPH01248641A (ja) | 1988-03-30 | 1988-03-30 | ゲートアレイ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248641A true JPH01248641A (ja) | 1989-10-04 |
Family
ID=13666905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7861988A Pending JPH01248641A (ja) | 1988-03-30 | 1988-03-30 | ゲートアレイ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248641A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777775B2 (en) | 2001-07-04 | 2004-08-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, D-A converter device, and A-D converter device |
| JP2005302756A (ja) * | 2004-04-06 | 2005-10-27 | Nec Electronics Corp | 半導体集積回路の設計方法及び半導体集積回路 |
| JP2014033109A (ja) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | 半導体チップ |
-
1988
- 1988-03-30 JP JP7861988A patent/JPH01248641A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777775B2 (en) | 2001-07-04 | 2004-08-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, D-A converter device, and A-D converter device |
| US7777293B2 (en) | 2001-07-04 | 2010-08-17 | Panasonic Corporation | Semiconductor integrated circuit, D-A converter device, and A-D converter device |
| JP2005302756A (ja) * | 2004-04-06 | 2005-10-27 | Nec Electronics Corp | 半導体集積回路の設計方法及び半導体集積回路 |
| JP2014033109A (ja) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | 半導体チップ |
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