JPH0265239A - 半導体集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアナログ・デジタル混在型半導体集積装置のレ
イアウト方法に関する。

〔従来の技術〕

従来、ノイズに敏感なアナログ回路が半導体集積回路上
に有る時、デジタル信号（特に高い周波数）をアナログ
回路のブロックから遠ざけて配置するという手法がとら
れていた。

〔発明が解決しようとする課題］ しかし年々回路の集積度が上るにつれ１つの機能を持っ
た回路ブロックはまとめて配置する方が面積効率が良く
なり、特にアナログ回路の信号を不用に長くすることは
特性上好ましくない。又、抵抗素子や容量素子など比較
的大きな面積を占める素子が多数ある場合、高速デジタ
ル信号との距離を遠ざけるという手法は限度がある。

そこで本発明は、高速デジタル信号のスイッチングノイ
ズからアナログ回路等ノイズに敏感な回路への影響を抑
えることを目的としている。

［課題を解決するための手段］ 上記問題点を解決する為、本発明は第１図の様に配線層
が２つ以上ある半導体集積装置においである信号配線に
対しその下層のいずれかの層に前記信号と平行した信号
（シールド信号）を配置し前記シールド信号には一定の
電圧（シールド電圧）を与えておくことを特徴とする特 ［実　施　例］ 以下に本発明の実施例を図面にもとづいて説明する。

第１図においてデジタル信号１が動作状態にある時スイ
ッチングノイズが発生されるが、シールド信号２に一定
の静止電位を与えておくことにより、信号１から発生す
る電気力線が曲げられ、信号ｌと信号４の結合力が弱ま
りノイズ耐性が向上する。よってシールド信号の巾を信
号ｌ及び信号４の巾より広くする程シールド効果が向上
する。

シールド電源３は一般的には電源電圧（ＶＤＤ）や接地
電圧（ＶＳＳ）を用いるが、変動の少ない安定した電源
であればその中間電源（例えば第２図はＤ／Ａ変換回路
、Ａ／Ｄ変換回路等のアナログ回路では良く使用される
サンプルホールド回路である。回路動作を以下に説明す
る。２１は入力電圧■１Ｎでサンプリングパルス２３が
来る度にトランスミッションゲート２２を通過し、コン
デンサ２４とオペアンプ２６により信号２５へ入力電圧
２１が貯えられる。この信号２５はオペアンプ２６のボ
ルテージフォロワ入力となり出力電圧２７へ出力され、
次のサンプリングパルス２３が来るまで出力電圧２７は
ホールドされる。

このサンプルホールド回路のすぐそばに高速なデジタル
信号２９が配置されると、正確な入力電圧がホールドさ
れなくなるおそれがある。

第３図はデジタル信号２９を単純に配置した時のサンプ
ルホールド回路のタイミング図である。

サンプリングパルス２３と異なるタイミングでデジタル
信号２９が動作する場合、そのスイッチングノイズの影
響で信号２５にノイズがのる。このノイズはごく短かい
時間で消えるが、信号２５のホールド電圧はたまたま正
しいホールド電圧からずれた値をホールドしてしまう可
能性がある。すると出力電圧２７の値も正しい値からず
れてしまう。

そこで第１図の様にデジタル信号２９の下層に平行して
シールド信号を配置しシールド電位を与えておく。この
時のシールド電位はＶＤＤでもＶＳＳでも又その中間電
位でも良いが変動の少ない電源が良い。

第４図は本発明による上記構成にした場合のサンプルホ
ールド回路のタイミング図である。デジタル信号２９の
スイッチングの際、信号２５はスイッチングノイズの影
響を受けにくくなっている。よって正しい値が出力電圧
２７へ出て来る。

本実施例ではデジタル系からアナログ系への影響を少な
くすることを述べたが、本発明の構成を用ってすればア
ナログ系どうしのスイッチングノイズ対策、デジタル系
どうしのスイッチングノイズ対策にも適用できることは
明らかである。

又低電圧系と高電圧系の信号が混在する多電源回路の場
合にも有効である。

又本構成は３層以上の配線技術にも容易に適用できる。

本発明の実施例をもう１つあげる。

第５図は半導体集積装置（チップ）のレイアラ１−図で
ある。３１．３２は電源ＶＤＤ、ＶＳＳでチップの周辺
を囲む様に配置される。３３は入出力回路で入出力端子
３４と内部回路３０を中継する機能を有する回路で、こ
の入出力回路３３がチップの周辺に多数並べられる。近
年、配置、配線技術の自動化が進み、この様なレイアウ
トを有する半導体集積装置が増え゛ている。

冷端子３４に外部より高速なりロック信号が入力され、
信号３９を介して内部回路３０へ伝わる。この時信号３
９は、ＶＳＳ３１．及びＶＤＤ３２を横切らなくてはな
らないので、信号３９のクロック周波数成分を持つクロ
ックノイズが電源ラインにのってしまい、誤動作の原因
となり得る。

そこで本発明の構成を信号３９に対して適用すればＶＤ
Ｄ３２、ＶＳＳ３１に及ぼすクロックノイズを軽減する
ことができる。

［発明の効果］ 本発明によれば同じ半導体集積回路中から発生するデジ
タル信号のスイッチングノイズが、ノイズに敏感なアナ
ログ回路へ及ぶのを、極めて簡単な相加パターンにより
抑えることができる。

よって本発明は、チップ面積を増大させることなく精度
の高いアナログデジタル混在型半導体集積装置を実現す
る一手段となる。

【図面の簡単な説明】

第１図は本発明による信号配置図、第２図はサンプルホ
ールド回路図、第３図は従来技術によるサンプルホール
ドタイミング図、第４図は本発明の構成によるサンプル
ホールドタイミング図、第５図はチップのレイアウト図
である。 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）第

Claims (1)

【特許請求の範囲】
1. 配線層が２つ以上ある半導体集積装置において、ある信
   号配線に対しその下層のいずれかの層に前記信号と平行
   した信号（以下シールド信号）を配置し、前記シールド
   信号には一定の電圧（以下シールド電圧と呼ぶ）を与え
   ておくことを特徴とした半導体集積装置。