JPS63172453A - Ｍｏｓ型キヤパシタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばダイナミックＲＡＭ等の半導体記憶
装置の記憶セルとして使われるＭＯ８型キャパシタに関
する。

（従来の技術） ダイナミックＲＡＭ等の半導体記憶装置に於いては、記
憶セルとしてＭＯ８型キャパシタを使うことが多い。

このＭＯＳ型キャパシタは、従来、平面状のシリコン基
板の表面にゲート絶縁膜を成す酸化膜を成長させ、この
上にゲート電極を成す多結晶シリコンを堆積させた構造
を有していた。

このような構成に於いては、ゲート電極に電圧を印加す
ることにより、シリコン基板とゲート絶縁膜との界面に
電荷が蓄積される。この蓄積電荷量はキャパシタ面積（
ゲート電極の面積）に比例し、ゲート絶縁膜の厚さに反
比例する。なお、半導体記憶装置に於いては、この電荷
の有無がデータの１．０に対応する。

ところで、近年、ダイナミックＲＡＭ等の半導体記憶装
置に於いては、高集積化のため、セル面積が微細化され
るようになっており、それに伴いキャパシタ面積も縮小
されるようになってきた。

しかし、キャパシタ面積が縮小されると、蓄積電荷が減
少するため、ポーズタイムが短縮されたり、ノイズの影
響を受は易くなって誤動作が起き易くなる。

この問題を防止するために、従来は次の２つの方法を用
いていた。

１つは、ゲート絶縁膜を薄くすることにより、蓄積電荷
を増やす方法である。他の１つは、シリコン基板の表面
に断面はぼコ字状の溝を形成し、この溝の周面に沿って
キャパシタを形成することにより、キャパシタ面積の縮
小を防ぎ、蓄積電荷の減少を防ぐ方法である。なお、こ
の方法によるＭＯＳ型キャパシタはいわゆるトレンチキ
ャパシタと言われている。

しかし、前者の方法では、ブレイクダウン特性等が低下
するといった新たな問題が生じてしまう。

また、後者の方法では、製造が難しくかつプロセスが複
雑になるという問題が生じてしまう。

（発明が解決しようとする問題点） 以上述べたように従来のＭＯＳ型キャパシタに於いては
、高集積化に伴う蓄積電荷の減少を抑えることができる
が、ブレイクダウン特性等の低下あるいは製造の困難化
および製造プロセスの複雑化といった新たな問題を抱え
ていた。

そこで、この発明は、ブレイクダウン特性等の低下や製
造の困難化及び製造プロセスの複雑化を招くことなく、
高集積化に伴う蓄積電荷の減少を抑えることができるＭ
ＯＳ型キャパシタを提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの発明は、半導体基体の表
面にほぼ半球状の溝を形成し、この溝に沿って、ゲート
絶縁膜やゲート電極を設けるようにしたものである。

（作用） 上記構成によれば、キャパシタ面が球面上になっている
ので、これが平面状になっている場合に比べ、同一セル
面積に対して設定可能なキヤ、＜シタ面積を大きくする
ことができる。したがって、高集積化によるセル面積の
縮小に伴う蓄積電荷の減少を抑えることができる。また
、これが、ゲート絶縁膜の薄膜化ではなく、キャパシタ
面積の拡大によって達成されるので、ブレイクダウン特
性等の低下を招くこともない。また、キャパシタ面積の
拡大による方法でありながら、面積拡大のための溝の形
状がほぼ半球状なので、断面コ字状の溝を利用する構成
に比べ、製造の容易化および製造プロセスの単純化を図
ることができる。

（実施例） 以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第１図はこの発明の一実施例の構成を示す断面図である
。

この第１図に於いて、１１はシリコン基板である。この
シリコン基板１１の表面には半球状の溝１２が形成され
ている。また、このシリコン基板１１の内部には、上記
溝１２の周面に沿って不純物層１３が形成されている。

さらにシリコン基板１１上には、溝１２に沿ってかつ上
記不純物層１３と接触するようにゲート絶縁膜１４が形
成されている。このゲート絶縁膜１４の上には、ゲート
電極１５が形成されている。

以上が一実施例のＭＯＳ型キャパシタの構成である。

なお、１６はＭＯＳ型キャパシタをアクセスするための
ＭＯ８’型電界効果トランジスタ（以下、ＭＯＳＦＥＴ
と記す）の例えばドレイン電極であり、上記ＭＯＳ型キ
ャパシタの不純物層１３と接続されている。同様に、１
７はソース電極であり、１８はゲート絶縁膜であり、１
９はゲート電極である。また、２０は層間絶縁膜であり
、２１はコンタクトホールであり、２２は配線であり、
２３は保護膜であり、２４は素子領域を規定するフィー
ルド絶縁膜で、例えば５００人程度の膜厚を持つＯ ここで、参考までに、ＭＯＳ型キャパシタ及びＭＯＳＦ
ＥＴ並びに配線２２の製造プロセスを概説する。なお、
以下に説明する例では、まず、ＭＯＳ型キャパシタが形
成され、次に、ＭＯＳＦＥＴが形成され、最後に配線２
２が形成される。

では、まず、第２図および第３図を用いて、ＭＯＳ型キ
ャパシタの製造プロセスを説明する。

このプロセスでは、最初に、シリコン基板１１が形成さ
れる。このシリコン基板１１は例えばＮ型シリコン基板
であり、その比抵抗は、例えば３Ω／ａＸに設定されて
いる。次に、このシリコン基板１１上には、エツチング
マスク用の熱酸化膜２５（第２図参照）が形成される。

次にこの熱酸化膜２５−ヒには、写真食刻法によりレジ
スト２６（第２図参照）がパターニングされ、熱酸化膜
２５が除去される。次に等方性ドライエツチングにより
シリコン基板１１がエツチングされ、半球状の溝１２が
形成される。第２図はこの状態を示す。次に、シリコン
基板１１上から熱酸化膜２５とレジスト２６が全面剥離
される。次に、例えば熱酸化により溝１２の周面上にゲ
ート絶縁膜１４が成長させられる。その膜厚は、例えば
１５０人に設定されている。次に、例えば、ひ素を１０
０ＫｅＶ、１．０Ｘ１０ｄでイオン注入することにより
、Ｎ型の不純物層１３が形成される。次に、ゲート絶縁
膜１４の上に例えば多結晶シリコンが形成される。次に
、この多結晶シリコンに、例えばリン拡散法により不純
物を導入してその抵抗値される。最後に、写真食刻法に
よりパターニングすることにより、ＭＯＳ型キャパシタ
の製造が終了することになる。第３図は、この状態を示
す。

上記のようにしてＭＯＳ型キャパシタが形成されると、
ＭＯＳＦＥＴの形成がなされる。

では、このＭＯＳＦＥＴの製造プロセスを第１図を参照
しながら説明する。このプロセスでは、まず、シリコン
基板１１上にゲート絶縁膜１８が形成される。次に、こ
のゲート絶縁膜１８を通して反転電圧を調整するための
イオン注入がなされる。次に、ゲート絶縁膜１８の上に
多結晶シリコンが堆積される。次に、リン拡散法により
多結晶シリコンの抵抗値を下げることにより、ゲート電
極１９が形成される。次に、多結晶シリコンが写真食刻
法によりパターニングされる。次に、例えば、ひ素を５
０ＫｅＶ、５．０ＸＩＯｃＩｉでイオン注入することに
より、ドレイン電極１６およびソース電極１７が形成さ
れる。もし、０ＭＯ８構造のときは、Ｐ型ＭＯ８ＦＥＴ
にイオン注入がなされないように、上記イオン注入の前
に写真食刻法により、そこだけレジストを残しておくよ
うにすればよい。

なお、０ＭＯ８構造の場合は、上記したＮ型ＭＯＳＦＥ
Ｔの形成法と同様に、Ｐ型ＭＯＳＦＥＴを形成する。但
し、場合によっては、Ｐ型ＭＯ８ＦＥＴの形成とＮ型Ｍ
ＯＳＦＥＴの形成が逆になることもある。

上記のようにしてＭＯＳＦＥＴが形成されると、配線２
２の形成がなされる。

では、この配線２２の製造プロセスを第１図を参照しな
がら説明する。このプロセスでは、まず、シリコン基板
１１上に層間絶縁層２０が形成される。次に、この層間
絶縁層２０にコンタクトホール２１が形成される。次に
、層間絶縁層２０上に例えば、アルミニウムによる金属
層が形成される。

この後、例えば、写真食刻法により、この金属層を適宜
削ることにより、配線２２が形成される。

以上詳述したようにこの実施例は、シリコン基板１１の
表面にほぼ半球状の溝１２を形成し、この溝１２に沿っ
て、不純物層１３やゲート絶縁膜１４、それにゲート電
極１５を設けるようにしたものである。

以上一実施例の構成及び製造プロセスの一例を説明した
が、この実施例によれば、キャパシタ面が球面上になっ
ているので、これが平面状になっている場合に比べ、同
一セル面積に対して設定可能なキャパシタ面積を大きく
することができる。

したがって、高集積化に伴う蓄積電荷の減少を極力抑え
ることができる。なお、セル面積が同一であれば、この
実施例のＭＯＳキャパシタは、理論的には、従来の平面
型のＭＯＳキャパシタより約１５％酸化膜容量を増加さ
せることができる。但し、実験では、次表１に示すよう
に約１７％酸化膜容量を増加させることができ東 表　　１ ゲート酸化膜容量比較 また、この実施例では、蓄積電荷の減少の抑制がゲート
絶縁１１１１４の薄膜化ではなく、キャパシタ面積の拡
大によって達成されるので、ブレイクダウン特性等の低
下を招くこともない。また、キャパシタ面積の拡大によ
る方法でありながら、面積拡大のための溝の形状が半球
状なので、断面コ字状の溝を利用する構成に比べ、製造
の容易化および製造プロセスの単純化を図ることができ
る。

すなわち、この実施例の溝形状によれば、Ｎ型不純物を
イオン注入することにより、溝１２の周面全体に不純物
を注入することができる。これは、次表２に示す反転容
量の増加からも明らかである。

表　　２ これに対し、断面コ字状の従来のＭＯＳキャパシタでは
、溝の側面に不純物をイオン注入することができない。

したがって、この側面には拡散等により不純物を挿入し
なければならず、製造プロセスが複雑になる。

なお、先の実施例では、不純物層１３を設ける構成を説
明したが、これは、場合によっては設けなくてもよいこ
とは勿論である。

［発明の効果］ 以上述べたように発明によれば、ブレイクダウン特性等
の低下や製造の困難化および製造プロセスの複雑化を招
くことなく、高集積化に伴う蓄積電荷の減少を抑えるこ
とができるＭＯ８型キャパシタを提供することができる
。

【図面の簡単な説明】 第１図はこの発明の一実施例のＭＯ８型キャパシタの構
成を示す断面図、第２図および第３図は一実施例のＭＯ
８型キャパシタの製造プロセスを説明するための断面図
である。 １１・・・シリコン基板、１２・・・溝、１３・・・不
純物層、１４・・・ゲート絶縁膜、１５・・・ゲート電
極。

Claims (1)

1. 【特許請求の範囲】 　半導体基体の表面に設けられたほぼ半球状の溝と、 上記半導体基体上に於いて、上記溝に沿って設けられた
   ゲート絶縁膜と、 このゲート絶縁膜上に設けられたゲート電極とを具備し
   たことを特徴とするＭＯＳ型キャパシタ。