JP3466365B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JP3466365B2 JP3466365B2 JP03972596A JP3972596A JP3466365B2 JP 3466365 B2 JP3466365 B2 JP 3466365B2 JP 03972596 A JP03972596 A JP 03972596A JP 3972596 A JP3972596 A JP 3972596A JP 3466365 B2 JP3466365 B2 JP 3466365B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体基板の製造方
法に関し、特に一部にガリウム砒素層を有する半導体基
板の製造方法に関する。
法に関し、特に一部にガリウム砒素層を有する半導体基
板の製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従
来、ガリウム砒素から成る半導体層に電界効果トランジ
スタ（ＦＥＴ）を形成する場合、図２に示すように、半
絶縁性ガリウム砒素基板１１上にｎ型チャネル層として
ガリウム砒素層１２を形成し、このガリウム砒素層１２
上にアルミニウム（Ａｌ）等によるショットキー電極１
４を形成し、ＡｕＧｅ等によるソース・ドレイン電極１
５を形成し、空乏層１３の幅を変化させて、電流偏重に
てＦＥＴとして動作させていた。この場合、チャネル層
内に生じる寄生容量を減らすために、ガリウム砒素基板
１１としては半絶縁性のガリウム砒素基板を用いる必要
があった。
来、ガリウム砒素から成る半導体層に電界効果トランジ
スタ（ＦＥＴ）を形成する場合、図２に示すように、半
絶縁性ガリウム砒素基板１１上にｎ型チャネル層として
ガリウム砒素層１２を形成し、このガリウム砒素層１２
上にアルミニウム（Ａｌ）等によるショットキー電極１
４を形成し、ＡｕＧｅ等によるソース・ドレイン電極１
５を形成し、空乏層１３の幅を変化させて、電流偏重に
てＦＥＴとして動作させていた。この場合、チャネル層
内に生じる寄生容量を減らすために、ガリウム砒素基板
１１としては半絶縁性のガリウム砒素基板を用いる必要
があった。
【０００３】ところが、ガリウム砒素基板１１は高価で
あり、またガリウム砒素基板１１は脆いために、ウエハ
ープロセスにて割れ等により製造歩留りを低下させた
り、ウエハープロセスの搬送系に特殊な機構が必要で、
そのための設備費が高価になるという問題があった。さ
らにガリウム砒素は脆弱であり、基板の大口径化が困難
であるという問題もあった。
あり、またガリウム砒素基板１１は脆いために、ウエハ
ープロセスにて割れ等により製造歩留りを低下させた
り、ウエハープロセスの搬送系に特殊な機構が必要で、
そのための設備費が高価になるという問題があった。さ
らにガリウム砒素は脆弱であり、基板の大口径化が困難
であるという問題もあった。
【０００４】一方、図３に示すように、ガリウム砒素層
を形成するための基板として、ガリウム砒素基板に比較
して、安価で、強度が大きく、しかも大口径化が可能な
シリコン基板を用いることも提案されている。このよう
な方法として、例えばシリコン基板２１上に、バナジウ
ム（Ｖ）がドープされた高抵抗のガリウム砒素層２２を
形成し、この高抵抗のガリウム砒素層２２上にさらにＦ
ＥＴを形成するためのガリウム砒素層２３を形成するも
のである（JJAP, Vol 23, No 12, 1984, L919-L921) 。
を形成するための基板として、ガリウム砒素基板に比較
して、安価で、強度が大きく、しかも大口径化が可能な
シリコン基板を用いることも提案されている。このよう
な方法として、例えばシリコン基板２１上に、バナジウ
ム（Ｖ）がドープされた高抵抗のガリウム砒素層２２を
形成し、この高抵抗のガリウム砒素層２２上にさらにＦ
ＥＴを形成するためのガリウム砒素層２３を形成するも
のである（JJAP, Vol 23, No 12, 1984, L919-L921) 。
【０００５】ところが、このような方法では、シリコン
基板２１上にガリウム砒素層２２を形成する場合、シリ
コン基板２１からのシリコンのオートドーピングにより
ガリウム砒素層２３の下地層２２を高抵抗化するのが困
難であり、寄生容量は減少できないという問題がある。
また、ガリウム砒素層２２をシリコン基板２１上に成長
する際の高温熱処理によりガリウム砒素膜２２とシリコ
ン基板２１の界面で砒素がシリコン基板２１側に拡散
し、このシリコン基板２１に拡散した砒素がｎ型のドー
パントとして働くため、シリコン基板２１表面部分２１
ａの電気抵抗率が低下してしまい、シリコン基板２１と
その上に形成したガリウム砒素層２３にチャネル層を形
成すると、そこに生じる寄生容量を十分に低減させるこ
とができないという問題がある。
基板２１上にガリウム砒素層２２を形成する場合、シリ
コン基板２１からのシリコンのオートドーピングにより
ガリウム砒素層２３の下地層２２を高抵抗化するのが困
難であり、寄生容量は減少できないという問題がある。
また、ガリウム砒素層２２をシリコン基板２１上に成長
する際の高温熱処理によりガリウム砒素膜２２とシリコ
ン基板２１の界面で砒素がシリコン基板２１側に拡散
し、このシリコン基板２１に拡散した砒素がｎ型のドー
パントとして働くため、シリコン基板２１表面部分２１
ａの電気抵抗率が低下してしまい、シリコン基板２１と
その上に形成したガリウム砒素層２３にチャネル層を形
成すると、そこに生じる寄生容量を十分に低減させるこ
とができないという問題がある。
【０００６】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、ガリウム砒素層を形成するた
めの基板として、安価で、強度が大きく、しかも大口径
化が可能なシリコン基板を用いるとともに、シリコン基
板を用いるときに発生するガリウム砒素層とシリコン基
板間の寄生容量を低減した半導体基板の製造方法を提供
することを目的とする。
みてなされたものであり、ガリウム砒素層を形成するた
めの基板として、安価で、強度が大きく、しかも大口径
化が可能なシリコン基板を用いるとともに、シリコン基
板を用いるときに発生するガリウム砒素層とシリコン基
板間の寄生容量を低減した半導体基板の製造方法を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体基板の製造方法は、一方のシリ
コン基板上に下地層とガリウム砒素層を形成するととも
に、他方のシリコン基板上に絶縁膜を形成し、前記一方
のシリコン基板上のガリウム砒素層と前記他方のシリコ
ン基板上の絶縁膜とを対峙させて前記一方のシリコン基
板と前記他方のシリコン基板を接合した後に前記一方の
シリコン基板と下地層を除去してなる半導体基板の製造
方法において、前記一方のシリコン基板上の下地層をＡ
ｌx Ｇａ1-x Ａｓ層で形成するとともに、このＡｌx Ｇ
ａ1-x Ａｓ層の混晶比ｘを１≧ｘ≧０．４とし、前記一
方のシリコン基板を除去した後、このＡｌx Ｇａ1-x Ａ
ｓ層を選択的にエッチング除去する。
に、本発明に係る半導体基板の製造方法は、一方のシリ
コン基板上に下地層とガリウム砒素層を形成するととも
に、他方のシリコン基板上に絶縁膜を形成し、前記一方
のシリコン基板上のガリウム砒素層と前記他方のシリコ
ン基板上の絶縁膜とを対峙させて前記一方のシリコン基
板と前記他方のシリコン基板を接合した後に前記一方の
シリコン基板と下地層を除去してなる半導体基板の製造
方法において、前記一方のシリコン基板上の下地層をＡ
ｌx Ｇａ1-x Ａｓ層で形成するとともに、このＡｌx Ｇ
ａ1-x Ａｓ層の混晶比ｘを１≧ｘ≧０．４とし、前記一
方のシリコン基板を除去した後、このＡｌx Ｇａ1-x Ａ
ｓ層を選択的にエッチング除去する。
【０００８】
【発明の実施の形態】以下、本発明の実施形態を添付図
面に基づき詳細に説明する。図１（ａ）〜（ｆ）は本発
明に係る半導体基板の製造方法の一実施形態を示す図で
あり、１は一方の半導体基板、２は一方の半導体基板１
上に形成した下地層、３は一方の半導体基板１上に形成
したガリウム砒素層、４は他方の半導体基板、５は他の
半導体基板４上に形成した絶縁膜である。
面に基づき詳細に説明する。図１（ａ）〜（ｆ）は本発
明に係る半導体基板の製造方法の一実施形態を示す図で
あり、１は一方の半導体基板、２は一方の半導体基板１
上に形成した下地層、３は一方の半導体基板１上に形成
したガリウム砒素層、４は他方の半導体基板、５は他の
半導体基板４上に形成した絶縁膜である。
【０００９】まず、図１（ａ）に示すように、一方のシ
リコン基板１上に、単結晶薄膜などから成る下地層２と
単結晶のガリウム砒素層３を形成する。この下地層２
は、Ａｌx Ｇａ1-x Ａｓ層から成り、アルミニウム砒素
とガリウム砒素の混晶比ｘは、１≧ｘ≧０．４などに設
定される。このアルミニウム砒素とガリウム砒素の混晶
比ｘが０．４より小さいと、ＧａＡｓとの選択エッチン
グ性が悪くなり望ましくない。この下地層２は、従来周
知の２ステップ成長法や温度サイクル法などを用いて、
ＭＯＣＶＤ法やＭＢＥ法など厚み０．５μｍ〜４μｍ程
度に形成する。ガリウム砒素層３は電界効果トランジス
タなどを形成するための膜となる。このガリウム砒素層
３はＭＯＣＶＤ法やＭＢＥ法などで厚み０．５μｍ〜２
μｍ程度に形成する。ガリウム砒素層３やアルミニウム
ガリウム砒素層２をＭＯＣＶＤ法で形成する場合は、例
えばトリメチルガリウム（（ＣＨ3 ）3 Ｇａ）やトリメ
チルアルミニウム（（ＣＨ3 ）3 Ａｌ）などのIII 族元
素の揮発性アルキル化合物と例えばアルシン（Ａｓ
Ｈ3 ）やホスフィン（ＰＨ3 ）などのＶ族元素との水素
化合物を原料として気相熱反応によってIII −Ｖ族間化
合物を生成する。また、ガリウム砒素層３やアルミニウ
ムガリウム砒素２をＭＢＥ法で形成する場合、超高真空
中で、結晶の個々の構成元素をそれぞれ別のるつぼに入
れて加熱蒸発させ、出てくる蒸気を分子線の形で加熱さ
れているシリコン基板１に当て、その基板１上に単結晶
薄膜を成長させる。ＭＯＣＶＤ法では、比較的低温工程
で単結晶薄膜を形成でき、ＭＢＥ法では精密に制御しな
がら単結晶薄膜を形成できる。
リコン基板１上に、単結晶薄膜などから成る下地層２と
単結晶のガリウム砒素層３を形成する。この下地層２
は、Ａｌx Ｇａ1-x Ａｓ層から成り、アルミニウム砒素
とガリウム砒素の混晶比ｘは、１≧ｘ≧０．４などに設
定される。このアルミニウム砒素とガリウム砒素の混晶
比ｘが０．４より小さいと、ＧａＡｓとの選択エッチン
グ性が悪くなり望ましくない。この下地層２は、従来周
知の２ステップ成長法や温度サイクル法などを用いて、
ＭＯＣＶＤ法やＭＢＥ法など厚み０．５μｍ〜４μｍ程
度に形成する。ガリウム砒素層３は電界効果トランジス
タなどを形成するための膜となる。このガリウム砒素層
３はＭＯＣＶＤ法やＭＢＥ法などで厚み０．５μｍ〜２
μｍ程度に形成する。ガリウム砒素層３やアルミニウム
ガリウム砒素層２をＭＯＣＶＤ法で形成する場合は、例
えばトリメチルガリウム（（ＣＨ3 ）3 Ｇａ）やトリメ
チルアルミニウム（（ＣＨ3 ）3 Ａｌ）などのIII 族元
素の揮発性アルキル化合物と例えばアルシン（Ａｓ
Ｈ3 ）やホスフィン（ＰＨ3 ）などのＶ族元素との水素
化合物を原料として気相熱反応によってIII −Ｖ族間化
合物を生成する。また、ガリウム砒素層３やアルミニウ
ムガリウム砒素２をＭＢＥ法で形成する場合、超高真空
中で、結晶の個々の構成元素をそれぞれ別のるつぼに入
れて加熱蒸発させ、出てくる蒸気を分子線の形で加熱さ
れているシリコン基板１に当て、その基板１上に単結晶
薄膜を成長させる。ＭＯＣＶＤ法では、比較的低温工程
で単結晶薄膜を形成でき、ＭＢＥ法では精密に制御しな
がら単結晶薄膜を形成できる。
【００１０】次に、図１（ｂ）に示すように、１０００
Ωｃｍ以上の電気抵抗率を有する他方のシリコン基板４
上に、電気絶縁膜５を形成する。この電気絶縁膜５は、
例えば酸化シリコン（ＳｉＯ2 ）膜や窒化シリコン（Ｓ
ｉx Ｎy ）膜などで構成され、熱酸化法、プラズマＣＶ
Ｄ法、或いはスパッタリング法等で厚み０．１μｍ〜２
μｍ程度に形成される。電界効果トランジスタなどをＧ
ａＡｓ層に形成する際に、この他方のシリコン基板４と
の間に生じる寄生容量をできるだけ低減させるために、
この他方のシリコン基板４には１０００Ωｃｍ以上の電
気抵抗率を有するものが用いられる。
Ωｃｍ以上の電気抵抗率を有する他方のシリコン基板４
上に、電気絶縁膜５を形成する。この電気絶縁膜５は、
例えば酸化シリコン（ＳｉＯ2 ）膜や窒化シリコン（Ｓ
ｉx Ｎy ）膜などで構成され、熱酸化法、プラズマＣＶ
Ｄ法、或いはスパッタリング法等で厚み０．１μｍ〜２
μｍ程度に形成される。電界効果トランジスタなどをＧ
ａＡｓ層に形成する際に、この他方のシリコン基板４と
の間に生じる寄生容量をできるだけ低減させるために、
この他方のシリコン基板４には１０００Ωｃｍ以上の電
気抵抗率を有するものが用いられる。
【００１１】次に、図１（ｃ）に示すように、一方のシ
リコン基板１と他方シリコン基板４を接合する。この接
合は、一方のシリコン基板１上のガリウム砒素層３と他
方のシリコン基板４上の絶縁膜５を分子相互の静電相互
作用に基づくファンデルワールス力で接合することによ
り行う。すなわち、一方のシリコン基板１上のガリウム
砒素層３と他方のシリコン基板４上の絶縁膜５を対峙し
て配設し、４００℃以上の水素ガス雰囲気中で１ｇ／ｃ
ｍ2 以上で加圧して接合する。
リコン基板１と他方シリコン基板４を接合する。この接
合は、一方のシリコン基板１上のガリウム砒素層３と他
方のシリコン基板４上の絶縁膜５を分子相互の静電相互
作用に基づくファンデルワールス力で接合することによ
り行う。すなわち、一方のシリコン基板１上のガリウム
砒素層３と他方のシリコン基板４上の絶縁膜５を対峙し
て配設し、４００℃以上の水素ガス雰囲気中で１ｇ／ｃ
ｍ2 以上で加圧して接合する。
【００１２】次に、図１（ｄ）に示すように、一方のシ
リコン基板１を化学機械研磨法等で除去する。この化学
機械研磨法とは、砥粒による機械的除去作用と、エッチ
ング液による化学的溶去作用とを複合させた半導体基板
表面の精密研磨法である。
リコン基板１を化学機械研磨法等で除去する。この化学
機械研磨法とは、砥粒による機械的除去作用と、エッチ
ング液による化学的溶去作用とを複合させた半導体基板
表面の精密研磨法である。
【００１３】次に、図１（ｅ）に示すように、一方のシ
リコン基板１上の下地層２を除去する。この下地層２
は、Ａｌx Ｇａ1-x Ａｓ層（１．０≧ｘ≧０．４）で構
成され、濃度約１０％以上のフッ化水素（ＨＦ）水溶液
中に上記下地層２が付着した他方のシリコン基板４を浸
し、Ａｌx Ｇａ1-x Ａｓ層２のみを選択的に除去するこ
とで、ガリウム砒素層３を絶縁膜５上に残す。Ａｌx Ｇ
ａ1-x Ａｓの混晶比ｘが１．０≧ｘ≧０．４のとき、Ｇ
ａＡｓとの選択エッチング性はエッチングレートで１０
倍以上あるため、良好な選択エッチングが可能である。
この混晶比ｘが０．４未満になると選択性が悪化する。
したがって、Ａｌx Ｇａ1-x Ａｓの混晶比ｘは１．０≧
ｘ≧０．４とすることが望ましい。
リコン基板１上の下地層２を除去する。この下地層２
は、Ａｌx Ｇａ1-x Ａｓ層（１．０≧ｘ≧０．４）で構
成され、濃度約１０％以上のフッ化水素（ＨＦ）水溶液
中に上記下地層２が付着した他方のシリコン基板４を浸
し、Ａｌx Ｇａ1-x Ａｓ層２のみを選択的に除去するこ
とで、ガリウム砒素層３を絶縁膜５上に残す。Ａｌx Ｇ
ａ1-x Ａｓの混晶比ｘが１．０≧ｘ≧０．４のとき、Ｇ
ａＡｓとの選択エッチング性はエッチングレートで１０
倍以上あるため、良好な選択エッチングが可能である。
この混晶比ｘが０．４未満になると選択性が悪化する。
したがって、Ａｌx Ｇａ1-x Ａｓの混晶比ｘは１．０≧
ｘ≧０．４とすることが望ましい。
【００１４】次に、図１（ｆ）に示すように、絶縁膜５
を介して他方のシリコン基板４上に接合されたガリウム
砒素層３を例えばメサエッチングして島状に形成すると
ともに、この島状部３’にソース・ドレイン電極６やゲ
ート電極７を形成して電界効果トランジスタを形成す
る。なお、島状部３’を形成するガリウム砒素層３の導
電型、キャリア密度、膜厚は目的とするデバイスに応じ
て設定すればよく、一方のシリコン基板１上に下地層２
を成長した後に、所望のガリウム砒素層３を形成すれば
よい。例えばこのガリウム砒素層３をｎ型にする場合は
シリコン（Ｓｉ）やセレン（Ｓｅ）などの半導体不純物
を用い、ｐ型にする場合は亜鉛（Ｚｎ）などの半導体不
純物を用いる。
を介して他方のシリコン基板４上に接合されたガリウム
砒素層３を例えばメサエッチングして島状に形成すると
ともに、この島状部３’にソース・ドレイン電極６やゲ
ート電極７を形成して電界効果トランジスタを形成す
る。なお、島状部３’を形成するガリウム砒素層３の導
電型、キャリア密度、膜厚は目的とするデバイスに応じ
て設定すればよく、一方のシリコン基板１上に下地層２
を成長した後に、所望のガリウム砒素層３を形成すれば
よい。例えばこのガリウム砒素層３をｎ型にする場合は
シリコン（Ｓｉ）やセレン（Ｓｅ）などの半導体不純物
を用い、ｐ型にする場合は亜鉛（Ｚｎ）などの半導体不
純物を用いる。
【００１５】なお、ガリウム砒素層３に電界効果トラン
ジスタなどを直接作り込む場合に限らず、図１（ｅ）で
得られたガリウム砒素層３上に、さらにアルミニウムガ
リウム砒素層（Ａｌx Ｇａ1-x Ａｓ（１≧ｘ＞０））、
インンジウムガリウム砒素層（Ｉｎy Ｇａ1-y Ａｓ（１
≧ｙ＞０）、或いはガリウム砒素燐層（ＧａＡｓZ Ｐ
1-Z （１≧ｚ＞０）等の化合物半導体を形成し、電界効
果トランジスタ、高電子移動度トランジスター（ＨＥＭ
Ｔ）、発光ダイオード（ＬＥＤ）等を形成してもよい。
ジスタなどを直接作り込む場合に限らず、図１（ｅ）で
得られたガリウム砒素層３上に、さらにアルミニウムガ
リウム砒素層（Ａｌx Ｇａ1-x Ａｓ（１≧ｘ＞０））、
インンジウムガリウム砒素層（Ｉｎy Ｇａ1-y Ａｓ（１
≧ｙ＞０）、或いはガリウム砒素燐層（ＧａＡｓZ Ｐ
1-Z （１≧ｚ＞０）等の化合物半導体を形成し、電界効
果トランジスタ、高電子移動度トランジスター（ＨＥＭ
Ｔ）、発光ダイオード（ＬＥＤ）等を形成してもよい。
【００１６】
【発明の効果】以上のように、本発明に係る半導体基板
の製造方法によれば、一方のシリコン基板上に下地層と
ガリウム砒素層を形成するとともに、他方のシリコン基
板上に絶縁膜を形成し、前記一方のシリコン基板上のガ
リウム砒素層と前記他方のシリコン基板上の絶縁膜とを
対峙させて前記一方のシリコン基板と前記他方のシリコ
ン基板を接合した後に前記一方のシリコン基板を除去す
る場合に、前記一方のシリコン基板上の下地層をＡｌx
Ｇａ1-x Ａｓ層で形成するとともに、このＡｌxＧａ
1-x Ａｓ層の混晶比ｘを１≧ｘ≧０．４とし、前記一方
のシリコン基板を除去した後、このＡｌx Ｇａ1-x Ａｓ
層を選択的にエッチング除去することから、ガリウム砒
素層を形成するための基板として、安価で、強度が大き
く、しかも大口径化が可能なシリコン基板を用いること
ができ、もってガリウム砒素層を安価で、強度が大き
く、しかも大面積にわたって形成できるとともに、シリ
コン基板とガリウム砒素層との間に絶縁膜を介在させる
ことができ、もってシリコン基板とガリウム砒素層間の
寄生容量を低減した半導体基板の製造方法を提供するこ
とができる。
の製造方法によれば、一方のシリコン基板上に下地層と
ガリウム砒素層を形成するとともに、他方のシリコン基
板上に絶縁膜を形成し、前記一方のシリコン基板上のガ
リウム砒素層と前記他方のシリコン基板上の絶縁膜とを
対峙させて前記一方のシリコン基板と前記他方のシリコ
ン基板を接合した後に前記一方のシリコン基板を除去す
る場合に、前記一方のシリコン基板上の下地層をＡｌx
Ｇａ1-x Ａｓ層で形成するとともに、このＡｌxＧａ
1-x Ａｓ層の混晶比ｘを１≧ｘ≧０．４とし、前記一方
のシリコン基板を除去した後、このＡｌx Ｇａ1-x Ａｓ
層を選択的にエッチング除去することから、ガリウム砒
素層を形成するための基板として、安価で、強度が大き
く、しかも大口径化が可能なシリコン基板を用いること
ができ、もってガリウム砒素層を安価で、強度が大き
く、しかも大面積にわたって形成できるとともに、シリ
コン基板とガリウム砒素層との間に絶縁膜を介在させる
ことができ、もってシリコン基板とガリウム砒素層間の
寄生容量を低減した半導体基板の製造方法を提供するこ
とができる。
【図１】本発明に係る半導体基板の製造方法の一実施形
態を示す工程図である。
態を示す工程図である。
【図２】従来の半導体基板の製造方法を示す図である。
【図３】従来の他の半導体基板の製造方法を示す図であ
る。
る。
１・・・一方の半導体基板、２・・・下地層、３・・・
ガリウム砒素層、４・・・他方の半導体基板、５・・・
絶縁膜
ガリウム砒素層、４・・・他方の半導体基板、５・・・
絶縁膜
Claims (3)
- 【請求項１】 一方のシリコン基板上に下地層とガリウ
ム砒素層を形成するとともに、他方のシリコン基板上に
絶縁膜を形成し、前記一方のシリコン基板上のガリウム
砒素層と前記他方のシリコン基板上の絶縁膜とを対峙さ
せて前記一方のシリコン基板と前記他方のシリコン基板
を接合した後に前記一方のシリコン基板と下地層を除去
してなる半導体基板の製造方法において、前記一方のシ
リコン基板上の下地層をＡｌ x Ｇａ 1-x Ａｓ層で形成す
るとともに、このＡｌ x Ｇａ 1-x Ａｓ層の混晶比ｘを１
≧ｘ≧０．４とし、前記一方のシリコン基板を除去した
後、このＡｌ x Ｇａ 1-x Ａｓ層を選択的にエッチング除
去することを特徴とする半導体基板の製造方法。 - 【請求項２】 前記他方のシリコン基板が１０００Ωｃ
ｍ以上の電気抵抗率を有することを特徴とする請求項１
に記載の半導体基板の製造方法。 - 【請求項３】 前記一方のシリコン基板上のガリウム砒
素層と前記他方のシリコン基板上の絶縁膜を４００℃以
上の水素ガス雰囲気下で対峙させて、１ｇ／ｃｍ2 以上
で加圧して接合させることを特徴とする請求項１に記載
の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03972596A JP3466365B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03972596A JP3466365B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232198A JPH09232198A (ja) | 1997-09-05 |
| JP3466365B2 true JP3466365B2 (ja) | 2003-11-10 |
Family
ID=12560966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03972596A Expired - Fee Related JP3466365B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3466365B2 (ja) |
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1996
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