JPS6173385A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6173385A JPS6173385A JP19465884A JP19465884A JPS6173385A JP S6173385 A JPS6173385 A JP S6173385A JP 19465884 A JP19465884 A JP 19465884A JP 19465884 A JP19465884 A JP 19465884A JP S6173385 A JPS6173385 A JP S6173385A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体素子の製造技術、特に、超高周波ミキサ
用Ｇ ａ Ａ ｓショットキダイオードの高性能化に適
用して効果のある技術に関するものである。
用Ｇ ａ Ａ ｓショットキダイオードの高性能化に適
用して効果のある技術に関するものである。
超高周波ミキサ用Ｇ ａ Ａ ｓショットキダイオード
はその高性能化のためパッケージへの封入を不要とした
ビームリード型の構造が用いられることが多い。そして
、アノード電極による浮遊容量を減少させるため、たと
えば半絶縁性Ｇ ａ Ａ ｓ基板に２回の選択エピタキ
シャル成長を施こした構造のものが考えられる。
はその高性能化のためパッケージへの封入を不要とした
ビームリード型の構造が用いられることが多い。そして
、アノード電極による浮遊容量を減少させるため、たと
えば半絶縁性Ｇ ａ Ａ ｓ基板に２回の選択エピタキ
シャル成長を施こした構造のものが考えられる。
ところが、この構造では、２回のホトレジスト処理と２
回の選択エピタキシャル成長を施こす必要があるので、
工程が複雑化すると共に、活性層を選択エピタキシャル
成長で作り込むので、その領域の電気的特性の管理を十
分に行う必要がある。
回の選択エピタキシャル成長を施こす必要があるので、
工程が複雑化すると共に、活性層を選択エピタキシャル
成長で作り込むので、その領域の電気的特性の管理を十
分に行う必要がある。
また１選択エピタキシャル成長面をウェハ表面と揃える
ために２回の注意深い作業が要求され、極めて面倒かつ
困難であることが本発明者によって見い出された。
ために２回の注意深い作業が要求され、極めて面倒かつ
困難であることが本発明者によって見い出された。
なお、ダイオードおよびマイクロ波トランジスタに関す
る技術は、株式会社工業調ｉ会、昭和５５年４月１日発
行の［電子材料Ｊ １９８０年４月号、Ｐ７４〜Ｐ８７
に説明されている。
る技術は、株式会社工業調ｉ会、昭和５５年４月１日発
行の［電子材料Ｊ １９８０年４月号、Ｐ７４〜Ｐ８７
に説明されている。
本発明の目的は、選択エピタキシャル成長を１回だけで
済ませ、工数の低減を図ることのできる技術を提供する
ことにある。
済ませ、工数の低減を図ることのできる技術を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本発において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、半絶縁性基板上のエピタキシャル層の周囲部
を除去し、活性層を残して前記除去部に半絶縁性ＧａＡ
ｓ領域を選択エピタキシャル成長で形成することにより
、選択エピタキシャル成長の工程数が１回となり、工数
を減少させることができろものである。
を除去し、活性層を残して前記除去部に半絶縁性ＧａＡ
ｓ領域を選択エピタキシャル成長で形成することにより
、選択エピタキシャル成長の工程数が１回となり、工数
を減少させることができろものである。
第１図（ａｔ〜（ｇｌは本発明の一実施例である半導体
素子の製造方法を工程順に示す断面図である。
素子の製造方法を工程順に示す断面図である。
本実施例における半導体素子はビームリード型の超高周
波ミキサ用ショットキダイオードである。
波ミキサ用ショットキダイオードである。
この半導体素子の全体構造は第１図（ｇ） Ｋ示される
ものであるが、その製造工程を順次説明すれば次の通り
である。
ものであるが、その製造工程を順次説明すれば次の通り
である。
まず、＠１図（ａ）Ｋ示すように、たとえばクローム（
Ｃｒ）ドープされたＧ ａ Ａ ｓよりなる半絶縁性の
基板ｌを用意し、その上にｎ＋エピタキシャル層２とｎ
エピタキシャル層３とを全面に形成する。
Ｃｒ）ドープされたＧ ａ Ａ ｓよりなる半絶縁性の
基板ｌを用意し、その上にｎ＋エピタキシャル層２とｎ
エピタキシャル層３とを全面に形成する。
次に、Ｗｃ１図（ｂ）に示すように、エピタキシャル層
２と３の活性層を残してその周囲部を除去し、また活性
層の上に５ｉＯ１の酸化膜４を形成する。
２と３の活性層を残してその周囲部を除去し、また活性
層の上に５ｉＯ１の酸化膜４を形成する。
その後、第１図（ｃｌＫ示すように、前記周囲部の除去
領域に、たとえばＣ「 ドープの半絶縁性Ｇａ Ａ ｓ
領域５を選択エピタキシャル成長により作り込む。
領域に、たとえばＣ「 ドープの半絶縁性Ｇａ Ａ ｓ
領域５を選択エピタキシャル成長により作り込む。
次いで、第１図（ｄｌＫ示すよ５Ｋ、この半絶縁性Ｇａ
Ａｓ領域５およびエピタキシャル層３の上面全体に５ｉ
０２の絶縁膜６を形成し、かつそのエピタキシャル層３
の上方にコンタクトホール７を形成する。
Ａｓ領域５およびエピタキシャル層３の上面全体に５ｉ
０２の絶縁膜６を形成し、かつそのエピタキシャル層３
の上方にコンタクトホール７を形成する。
そして、第１図（ｅｌに示すように、このコンタクトホ
ール７に接続される配線８を絶縁膜６上に形成する。
ール７に接続される配線８を絶縁膜６上に形成する。
次に、第１図（ｆｌに示すように、絶縁膜６およびｎエ
ピタキシャル層３の一部を除去し、その除去部分にビー
ムリード型のカソード電極９をオーミック電標として金
めつきで形成し、また配線８の上にはビームリード型の
アノード電極１０を金めつきで被着形成する。
ピタキシャル層３の一部を除去し、その除去部分にビー
ムリード型のカソード電極９をオーミック電標として金
めつきで形成し、また配線８の上にはビームリード型の
アノード電極１０を金めつきで被着形成する。
その後、第１図（ｇ） Ｋ示すように、基板１を裏面側
からエツチングすることにより周囲部を除去し、カソー
ド電極９とアノード電極１０とを周囲方向に突出するビ
ームリード電極として構成する。
からエツチングすることにより周囲部を除去し、カソー
ド電極９とアノード電極１０とを周囲方向に突出するビ
ームリード電極として構成する。
以上により、本実施例の超高周波ミキサ用ショットキダ
イオードが１回のみの選択エピタキシャル成長で得られ
ろ。
イオードが１回のみの選択エピタキシャル成長で得られ
ろ。
（１）半絶縁性基板上のエピタキシャル層の周囲部を除
去し、活性層を残して前記除去部に半絶縁性ＧａＡｓ領
域を選択エピタキシャル成長で形成することにより、選
択エピタキシャル成長の回数が１回のみとなり、工数を
減少させろことができる。
去し、活性層を残して前記除去部に半絶縁性ＧａＡｓ領
域を選択エピタキシャル成長で形成することにより、選
択エピタキシャル成長の回数が１回のみとなり、工数を
減少させろことができる。
（２）前記（１）により、工程が簡略化され、コストを
低減することができる。
低減することができる。
（３）前記（１）により、素子の電気的特性が安定し、
その管理も容易である。
その管理も容易である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもな（ゝ０ たとえば、半絶縁性基板や半絶縁性Ｇ ａ Ａ ｓ領域
へのドーピング材料としてはＣｒ以外のものを用いるこ
ともできる。
体的に説明したが１本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもな（ゝ０ たとえば、半絶縁性基板や半絶縁性Ｇ ａ Ａ ｓ領域
へのドーピング材料としてはＣｒ以外のものを用いるこ
ともできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である超高周波ミキサ用シ
ョットキダイオードに適用した場合について説明したが
、それに限定されるものではな（、たとえば、それ以外
にもＧａＡｓ材料を用いる各種半導体素子に広く適用で
き、またパッケージ封止型の素子にも適用できる。
をその背景となった利用分野である超高周波ミキサ用シ
ョットキダイオードに適用した場合について説明したが
、それに限定されるものではな（、たとえば、それ以外
にもＧａＡｓ材料を用いる各種半導体素子に広く適用で
き、またパッケージ封止型の素子にも適用できる。
第１図（ａ）〜第１図（ｇｌは本発明の一実施例である
半導体素子の製造方法を工程順に示す断面図である。 ｌ・・・中絶縁性基板、２・・・ｎ＋エピタキシャル層
、３・・・ｎエピタキシャル層、４・・・酸化膜、５・
・・半絶縁性ＧａＡｓ領域、６・・・絶縁膜、７・・・
フンタクトホール、８・・・配線、９・・・カソード電
極、１０・・・アノード電極。 ゝ、〜・′ 第 １ 図 第 １ （ｅ） 二二二℃−二 一＝ ＜ｆ） ＝ Ｚ ゛ （）ン ／ ゴ ？ ＼Ｓ ン ′デ （−ｑ
半導体素子の製造方法を工程順に示す断面図である。 ｌ・・・中絶縁性基板、２・・・ｎ＋エピタキシャル層
、３・・・ｎエピタキシャル層、４・・・酸化膜、５・
・・半絶縁性ＧａＡｓ領域、６・・・絶縁膜、７・・・
フンタクトホール、８・・・配線、９・・・カソード電
極、１０・・・アノード電極。 ゝ、〜・′ 第 １ 図 第 １ （ｅ） 二二二℃−二 一＝ ＜ｆ） ＝ Ｚ ゛ （）ン ／ ゴ ？ ＼Ｓ ン ′デ （−ｑ
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板上にエピタキシャル層を形成した後、
前記エピタキシャル層の周囲部を除去し、活性層を残し
て前記除去部に半絶縁性ＧａＡｓ領域を選択エピタキシ
ャル成長により形成することを特徴とする半導体素子の
製造方法。 ２、半絶縁性ＧａＡｓ領域にＣｒがドープされることを
特徴とする特許請求の範囲第１項記載の半導体素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19465884A JPS6173385A (ja) | 1984-09-19 | 1984-09-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19465884A JPS6173385A (ja) | 1984-09-19 | 1984-09-19 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173385A true JPS6173385A (ja) | 1986-04-15 |
Family
ID=16328165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19465884A Pending JPS6173385A (ja) | 1984-09-19 | 1984-09-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173385A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494753U (ja) * | 1991-01-16 | 1992-08-17 |
-
1984
- 1984-09-19 JP JP19465884A patent/JPS6173385A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494753U (ja) * | 1991-01-16 | 1992-08-17 |
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