JPS61290774A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61290774A JPS61290774A JP60131887A JP13188785A JPS61290774A JP S61290774 A JPS61290774 A JP S61290774A JP 60131887 A JP60131887 A JP 60131887A JP 13188785 A JP13188785 A JP 13188785A JP S61290774 A JPS61290774 A JP S61290774A
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- JP
- Japan
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- semi
- insulating layer
- substrate
- semiconductor region
- insulating
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体装置に関するものであり、符に、半絶
縁基板を用いた半導装置に適用して有効な技術に関する
ものである。
縁基板を用いた半導装置に適用して有効な技術に関する
ものである。
Ｃ背景技術］
半導体素子をガリュウムとヒ素との混晶からなる半絶縁
性基板に構成する技術がある。キャリアの移動度の大き
な半導体素子を得るためである。
性基板に構成する技術がある。キャリアの移動度の大き
な半導体素子を得るためである。
本発明者は、半絶縁性基板に設けた半導体素子であって
も、ソフトエラーを生じることを見出した。アルファ線
によって発生した少数キャリアが、ドリフトシて半導体
領域中に入込むからである。
も、ソフトエラーを生じることを見出した。アルファ線
によって発生した少数キャリアが、ドリフトシて半導体
領域中に入込むからである。
なお、半絶縁性基板に半導体素子を構成する技術につい
ては、例えば１日経マグロウヒル社発行、「日経エレク
トロニクス４ １９８３年１２月１９日発行、Ｐ１２９
〜ｐ１４２に記載されている。
ては、例えば１日経マグロウヒル社発行、「日経エレク
トロニクス４ １９８３年１２月１９日発行、Ｐ１２９
〜ｐ１４２に記載されている。
［発明の目的コ
本発明の目的は、半導体素子の電気的特性を向上するこ
とが可能な技術を提供することにある。
とが可能な技術を提供することにある。
本発明の他の目的は、基板中の不要な少数キャリアが半
導体素子中に侵入するのを抑制することが可能な技術を
提供することにある。
導体素子中に侵入するのを抑制することが可能な技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半絶縁性基板を用いる半導体装置において、
半導体領域の下部に前記基板よりも大きな禁止帯幅を有
する半絶縁層を設けるものである。
半導体領域の下部に前記基板よりも大きな禁止帯幅を有
する半絶縁層を設けるものである。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全回において。
同一機能を有するものは同一符号を付け、そのくり返し
の説明は省略する。
の説明は省略する。
［実施例］
、 第１図は半絶縁性基板に構成した半導体素子の断
面図であ２゜ １はガリュウム（Ｇａ）とヒ素（Ａｓ）との混晶からな
る半絶縁性基板であり、ｌＸ１０’［Ωｌ］程度の抵抗
値を有している。２は半絶縁性基板１より大きな禁止帯
幅を有する半絶縁層であり、 −この半絶縁層２
の上にガリュウムとヒ素との混晶からなる半絶縁層３が
設けである。これら半絶縁性基板１及び半絶縁層２．３
のそれぞれは、ＭＢＥ （ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ）法、あるいはＭＯＣＶＤ （
ｍｅ ｔ ａ ｌ ｏ ｒｇａｎｔｃ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によ
って形成する。４はｎ＋型半導体領域であり、ｎ型半導
体領域５およびゲート電極６とともにＭＥＳＦＥＴ （
Ｍｅ ｔ ａＩ Ｓａｍｉｃｏ、ｎｄｕｃｔｏｒ
ＦＥＴ）を構成している。前記半導体領域４及び５は、
半絶縁層３にシリコン（Ｓｉ）を導入して形成したもの
である。ゲート電極６は、例えばタングステン（Ｗ）、
モリブデン（Ｍｏ）−チタン（Ｔｉ）等の高融点金属の
シリサイド層によって形成するか。
面図であ２゜ １はガリュウム（Ｇａ）とヒ素（Ａｓ）との混晶からな
る半絶縁性基板であり、ｌＸ１０’［Ωｌ］程度の抵抗
値を有している。２は半絶縁性基板１より大きな禁止帯
幅を有する半絶縁層であり、 −この半絶縁層２
の上にガリュウムとヒ素との混晶からなる半絶縁層３が
設けである。これら半絶縁性基板１及び半絶縁層２．３
のそれぞれは、ＭＢＥ （ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ）法、あるいはＭＯＣＶＤ （
ｍｅ ｔ ａ ｌ ｏ ｒｇａｎｔｃ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によ
って形成する。４はｎ＋型半導体領域であり、ｎ型半導
体領域５およびゲート電極６とともにＭＥＳＦＥＴ （
Ｍｅ ｔ ａＩ Ｓａｍｉｃｏ、ｎｄｕｃｔｏｒ
ＦＥＴ）を構成している。前記半導体領域４及び５は、
半絶縁層３にシリコン（Ｓｉ）を導入して形成したもの
である。ゲート電極６は、例えばタングステン（Ｗ）、
モリブデン（Ｍｏ）−チタン（Ｔｉ）等の高融点金属の
シリサイド層によって形成するか。
又はチタン、白金（Ｐｔ）、金（Ａｕ）を順次積層して
構成したものを用いる。ゲート電極６はｎ型半導体領域
５に被着して設けられている。半導体領域４の上面に被
着して設けた電極７は１例えば金とゲルマニュウム（Ｇ
ｅ）の混晶の上にニッケル（Ｎｉ）を積層しこの上にさ
らに白金を積層して構成したものを用いる。ＭＥＳＦＥ
Ｔを動作するには、ソース領域として用いる半導体領域
４へ基準電位Ｖｓｓ、例えばＯ［Ｖ］ 、 ドレイン領
域として用いる半導体領域４へＶｄｄ、例えば２［Ｖ］
程度、そしてゲート電極６へＶｇ、例えば０．０〜０．
６ ［Ｖ］程度を印加する。この、ゲート電極６の電圧
又は半導体領域４上の電極７に印加された電圧によって
半導体領域４．５の周囲に点線で示したような空乏層が
生じる。
構成したものを用いる。ゲート電極６はｎ型半導体領域
５に被着して設けられている。半導体領域４の上面に被
着して設けた電極７は１例えば金とゲルマニュウム（Ｇ
ｅ）の混晶の上にニッケル（Ｎｉ）を積層しこの上にさ
らに白金を積層して構成したものを用いる。ＭＥＳＦＥ
Ｔを動作するには、ソース領域として用いる半導体領域
４へ基準電位Ｖｓｓ、例えばＯ［Ｖ］ 、 ドレイン領
域として用いる半導体領域４へＶｄｄ、例えば２［Ｖ］
程度、そしてゲート電極６へＶｇ、例えば０．０〜０．
６ ［Ｖ］程度を印加する。この、ゲート電極６の電圧
又は半導体領域４上の電極７に印加された電圧によって
半導体領域４．５の周囲に点線で示したような空乏層が
生じる。
一方、半絶縁性基板１であっても、その内にアルファ線
等の高エネルギー粒子が飛び込むと、ホール（正孔）と
エレクトロンが多量に発生する。
等の高エネルギー粒子が飛び込むと、ホール（正孔）と
エレクトロンが多量に発生する。
これら不要なキャリアの内、特にエレクトロンは移動度
が６０００［ｃｒＩ／ｖ−９ｅｃコ程度と大きく、前記
空乏層によってｎ＋型半導体領域４中に引込まれ易すい
。半導体領域４中にエレクトロンが入込むと、半導体領
域４の電位が変動してソフトエラーを生じる。また、Ｍ
ＥＳＦＥＴは、ゲート電極６からｎ型半導体領域Ｓ中に
延びる空乏層を変化させることによって電気的動作の制
御を行う、特に、非導通状態にするには空乏層を半導体
領域５の底まで延ばさなければならない。ところが、空
乏層中に半絶縁性基板１内の不要なエレクトロンが入込
むと、空乏層の延びが小さくなってしまう。すなわち、
ゲート電極６によるＭＥＳＦＥＴの制御が劣化する。一
方、ホールの移動度は。
が６０００［ｃｒＩ／ｖ−９ｅｃコ程度と大きく、前記
空乏層によってｎ＋型半導体領域４中に引込まれ易すい
。半導体領域４中にエレクトロンが入込むと、半導体領
域４の電位が変動してソフトエラーを生じる。また、Ｍ
ＥＳＦＥＴは、ゲート電極６からｎ型半導体領域Ｓ中に
延びる空乏層を変化させることによって電気的動作の制
御を行う、特に、非導通状態にするには空乏層を半導体
領域５の底まで延ばさなければならない。ところが、空
乏層中に半絶縁性基板１内の不要なエレクトロンが入込
むと、空乏層の延びが小さくなってしまう。すなわち、
ゲート電極６によるＭＥＳＦＥＴの制御が劣化する。一
方、ホールの移動度は。
４００［ｄ／ｖ−８ｅｃ］程度と遅いが、しかしｎ型半
導体領域５の下にホールが発生すると、半導体領域５の
下部から正電圧が印加されたことになる。すなわち、ホ
ールによってもＭＥＳＦＥＴの動作が悪化する。そこで
、本実施例では、前記ように基板１より大きな禁止帯幅
を有する半絶縁層２を設けたものである。
導体領域５の下にホールが発生すると、半導体領域５の
下部から正電圧が印加されたことになる。すなわち、ホ
ールによってもＭＥＳＦＥＴの動作が悪化する。そこで
、本実施例では、前記ように基板１より大きな禁止帯幅
を有する半絶縁層２を設けたものである。
第２図は基板１、半絶縁層２及びその上の半絶縁層３の
禁止帯幅を示す図である。第２図におけるＡの部分が半
絶縁層３のエネルギーバンド、Ｂの部分が半絶縁層２の
エネルギーバンド、Ｃの部分が基板１のエネルギーバン
ドである。
禁止帯幅を示す図である。第２図におけるＡの部分が半
絶縁層３のエネルギーバンド、Ｂの部分が半絶縁層２の
エネルギーバンド、Ｃの部分が基板１のエネルギーバン
ドである。
本実施例の半絶縁層２はガリュウム、ひ素及びアルミニ
ュウム（ＡＩ）の混晶からなる。しかし、これに限定さ
れるものではなく、ガリュウムとヒ素の混晶層と、アル
ミニュウムとヒ素の混晶層とを交互に積層することによ
って構成される超格子層（第２図に点線で示すバンド構
造を有するＭ）を半絶縁層２に用いてもよい。又、アル
ミニュウムとヒ素の混晶のみで半絶縁層２を形成しても
よい。ＧａとＡｓの混晶の禁止帯幅が１．４１〜１．４
３ ［ｅＶコ程度であるのに対して、Ｇ ａ 。
ュウム（ＡＩ）の混晶からなる。しかし、これに限定さ
れるものではなく、ガリュウムとヒ素の混晶層と、アル
ミニュウムとヒ素の混晶層とを交互に積層することによ
って構成される超格子層（第２図に点線で示すバンド構
造を有するＭ）を半絶縁層２に用いてもよい。又、アル
ミニュウムとヒ素の混晶のみで半絶縁層２を形成しても
よい。ＧａとＡｓの混晶の禁止帯幅が１．４１〜１．４
３ ［ｅＶコ程度であるのに対して、Ｇ ａ 。
ＡＬ、Ａｓ混晶の禁止帯幅は１．８ ［ｅＶ］程度であ
り、ＡＬ、Ａｓ混晶の禁止ｉ幅は２．２ＣｅＶ］程度で
ある。前記半絶縁層２によって基板１中に発生する不要
なキャリアが半導体領域４．５に入込むのを防ぐことが
できる。前記不要なキャリアが半絶縁層２の禁止帯幅を
越えることができないからである。したがって、半絶縁
層２は基板１中に発生したキャリアが越えることができ
ない程度の禁止帯幅を有する材料で形成すればよい。
り、ＡＬ、Ａｓ混晶の禁止ｉ幅は２．２ＣｅＶ］程度で
ある。前記半絶縁層２によって基板１中に発生する不要
なキャリアが半導体領域４．５に入込むのを防ぐことが
できる。前記不要なキャリアが半絶縁層２の禁止帯幅を
越えることができないからである。したがって、半絶縁
層２は基板１中に発生したキャリアが越えることができ
ない程度の禁止帯幅を有する材料で形成すればよい。
膜厚は半導体領域４．５に印加される電圧によって異る
が、前記電圧程度であれば、５０オングストローム（以
下、［Ａ］と記述する。）程度あれば充分である。また
、基板１上にＧａ、Ａ１．Ａｓ混晶の薄い層と、Ｇａ、
Ａｓ混晶からなる薄い層を交互に積層することによって
、手締［’！２を構成することも有効である。Ｇａ、Ａ
ｌ、Ａｓ混晶からなる薄い層と、Ｇａ、Ａｓ混晶からな
る薄い層を交互に積層すると、第２図に点線で示すよう
に、禁止帯幅の大きな領域を増することができる。なお
、半絶縁層２は基板ｌと同程度の格子定数を有する材料
で形成するのが良い、同様に１ＭＥＳＦＥＴを形成する
ための半絶縁層３は半絶縁層２と同程度の格子定数を有
する材料で形成するのが良い。また、ｎ＋型半導体領域
４の底と半絶縁層２の上面を離して設けてもよく、接し
て設けてもよい。
が、前記電圧程度であれば、５０オングストローム（以
下、［Ａ］と記述する。）程度あれば充分である。また
、基板１上にＧａ、Ａ１．Ａｓ混晶の薄い層と、Ｇａ、
Ａｓ混晶からなる薄い層を交互に積層することによって
、手締［’！２を構成することも有効である。Ｇａ、Ａ
ｌ、Ａｓ混晶からなる薄い層と、Ｇａ、Ａｓ混晶からな
る薄い層を交互に積層すると、第２図に点線で示すよう
に、禁止帯幅の大きな領域を増することができる。なお
、半絶縁層２は基板ｌと同程度の格子定数を有する材料
で形成するのが良い、同様に１ＭＥＳＦＥＴを形成する
ための半絶縁層３は半絶縁層２と同程度の格子定数を有
する材料で形成するのが良い。また、ｎ＋型半導体領域
４の底と半絶縁層２の上面を離して設けてもよく、接し
て設けてもよい。
一方、第１図に示すように、ｎ＋型半導体領域４から延
びる空乏層が半絶縁層２を通して基板１の上面に現れる
ことが考えられる。この空乏層中にキャリアが入込むと
半導体領域４の電位が変化する。そこで、半絶縁層２の
膜厚を数１００［Ａ１程度に厚くすることによって、基
板１と半絶縁層２の界面に空乏層が現れるのを防ぐこと
ができる。
びる空乏層が半絶縁層２を通して基板１の上面に現れる
ことが考えられる。この空乏層中にキャリアが入込むと
半導体領域４の電位が変化する。そこで、半絶縁層２の
膜厚を数１００［Ａ１程度に厚くすることによって、基
板１と半絶縁層２の界面に空乏層が現れるのを防ぐこと
ができる。
このようなことから、半絶縁層２の膜厚は５０〜５００
［Ａ］程度にすればよい。一方、半導体領域４からは平
面方向へも空乏層が延びる。この平面方向へ延びる空乏
層を抑えるために１本実施例ではＭＥＳＦＥＴの周囲の
点線で示す領域８に水素イオンを導入しである。なお、
基板１はＭＥＳＦＥＴ及び図示していない半導体素子の
動作の安定化を図るために１回路の基準電位、例えば０
［Ｖ］に固定するのが好ましい。
［Ａ］程度にすればよい。一方、半導体領域４からは平
面方向へも空乏層が延びる。この平面方向へ延びる空乏
層を抑えるために１本実施例ではＭＥＳＦＥＴの周囲の
点線で示す領域８に水素イオンを導入しである。なお、
基板１はＭＥＳＦＥＴ及び図示していない半導体素子の
動作の安定化を図るために１回路の基準電位、例えば０
［Ｖ］に固定するのが好ましい。
以上の説明から理解できるように、ＭＥＳＦＥＴを構成
するための半導体領域４．５の下部に、半絶縁性基板１
より大きな禁止帯幅を有する半絶縁層２を設けたことに
より、その半絶縁層２が半導体領域４．５中に侵入する
不要なキャリアのバリアとなる。したがって、前記不要
なキャリアの侵入による半導体領域４；５の電位変動が
防止。
するための半導体領域４．５の下部に、半絶縁性基板１
より大きな禁止帯幅を有する半絶縁層２を設けたことに
より、その半絶縁層２が半導体領域４．５中に侵入する
不要なキャリアのバリアとなる。したがって、前記不要
なキャリアの侵入による半導体領域４；５の電位変動が
防止。
少なくとも低減されるので、ＭＥＳＦＥＴの電気的特性
を向上することができる。なお、このような効果は、Ｍ
ＥＳＦＥＴに限らず、半導体素子に共通したことである
。
を向上することができる。なお、このような効果は、Ｍ
ＥＳＦＥＴに限らず、半導体素子に共通したことである
。
［効果］
本願によって開示された新規な技術によれば、次の効果
を得ることができる。
を得ることができる。
（１）、ＭＥＳＦＥＴを構成する半導体領域の下部に、
半絶縁性基板より大きな禁止帯幅を有する半絶縁層を設
けたことにより、前記基板中に発生する不要なキャリア
の侵入による半導体領域の電位変動が防止されるので、
ＭＥＳＦＥＴの電気的特性を向上することができる。
半絶縁性基板より大きな禁止帯幅を有する半絶縁層を設
けたことにより、前記基板中に発生する不要なキャリア
の侵入による半導体領域の電位変動が防止されるので、
ＭＥＳＦＥＴの電気的特性を向上することができる。
以上、本発明を実施例にもとすき具体的に説明したが１
本発明ま前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。
本発明ま前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。
例えば１本発明はｎ型ＭＥＳＦＥＴだけでなく。
ｐ型ＭＥＳＦＥＴに適用しても有効である。
第１図は半絶縁性基板に構成した本発明の一実施例のＭ
ＥＳＦＥＴの断面図である。 第２図は半絶縁性基板の禁止帯幅を説明するためのバン
ド図である。 １・・・半絶縁性基板、２．３・・・半絶縁層、４，５
・・・半導体領域、６．７・・・電極、８・・・水素を
導入した領域。
ＥＳＦＥＴの断面図である。 第２図は半絶縁性基板の禁止帯幅を説明するためのバン
ド図である。 １・・・半絶縁性基板、２．３・・・半絶縁層、４，５
・・・半導体領域、６．７・・・電極、８・・・水素を
導入した領域。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板の禁止帯幅より大きな禁止帯幅を有す
る第１の半絶縁層を前記半絶縁性基板上に設け、該第１
の半絶縁層の上に第２の半絶縁層を設け、該第２の半絶
縁層に半導体素子を構成したことを特徴とする半導体装
置。 ２、前記第１の半絶縁層は、アルファ線等によって前記
半絶縁基板中に発生した少数キャリアが越られない禁止
帯幅を有している特許請求の範囲第１項に記載の半導体
装置。 ３、前記半絶縁性基板はガリュウムとヒ素の混晶からな
る特許請求の範囲第１項に記載の半導体装置。 ４、前記第２の半絶縁層はガリュウムとヒ素の混晶から
なる特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131887A JPS61290774A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131887A JPS61290774A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61290774A true JPS61290774A (ja) | 1986-12-20 |
Family
ID=15068466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131887A Pending JPS61290774A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406098A (en) * | 1992-12-25 | 1995-04-11 | Nippon Telegraph & Telephone Corporation | Semiconductor circuit device and method for production thereof |
-
1985
- 1985-06-19 JP JP60131887A patent/JPS61290774A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406098A (en) * | 1992-12-25 | 1995-04-11 | Nippon Telegraph & Telephone Corporation | Semiconductor circuit device and method for production thereof |
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