JPH07135222A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07135222A JPH07135222A JP14455893A JP14455893A JPH07135222A JP H07135222 A JPH07135222 A JP H07135222A JP 14455893 A JP14455893 A JP 14455893A JP 14455893 A JP14455893 A JP 14455893A JP H07135222 A JPH07135222 A JP H07135222A
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- JP
- Japan
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- layer
- carrier
- semiconductor device
- carrier supply
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Abstract
(57)【要約】
【目的】 低電流動作時におけるＭＥＳ・ＦＥＴの相互
コンダクタンスを向上させる。 【構成】 化合物半導体からなる半導体チップ４に形成
されたＭＥＳ・ＦＥＴ５を構成する動作層１０のチャネ
ル領域１０ａの下層にキャリヤ供給層１３を設けるとと
もに、キャリヤ供給層１３の下層にキャリヤの移動を抑
制するためのキャリヤ移動抑制層１４を設けた。
コンダクタンスを向上させる。 【構成】 化合物半導体からなる半導体チップ４に形成
されたＭＥＳ・ＦＥＴ５を構成する動作層１０のチャネ
ル領域１０ａの下層にキャリヤ供給層１３を設けるとと
もに、キャリヤ供給層１３の下層にキャリヤの移動を抑
制するためのキャリヤ移動抑制層１４を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の技術に関
し、特に、化合物半導体基板を用いた半導体装置に適用
して有効な技術に関するものである。
し、特に、化合物半導体基板を用いた半導体装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】情報化社会の進展に伴い、高密度の情報
を高速処理できる集積回路の開発が要求されている。ガ
リウム・ヒ素（ＧａＡｓ）等に代表される化合物半導体
基板を用いた半導体装置は、その要求に沿うものとして
注目されている。
を高速処理できる集積回路の開発が要求されている。ガ
リウム・ヒ素（ＧａＡｓ）等に代表される化合物半導体
基板を用いた半導体装置は、その要求に沿うものとして
注目されている。
【０００３】ＧａＡｓ等のような化合物半導体は、シリ
コン（Ｓｉ）等のような単体元素の半導体に比べて、キ
ャリヤ移動度が大きく素子動作速度の向上が期待できる
こと、基板抵抗が大きく浮遊容量を小さくできること
等、優れた長所を有しているからである。
コン（Ｓｉ）等のような単体元素の半導体に比べて、キ
ャリヤ移動度が大きく素子動作速度の向上が期待できる
こと、基板抵抗が大きく浮遊容量を小さくできること
等、優れた長所を有しているからである。
【０００４】ＧａＡｓ基板上に形成される半導体集積回
路素子として、例えばＧａＡｓ・ＭＥＳ（Metal Semico
nductor)電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴという）が
ある。従来のＧａＡｓ・ＭＥＳ・ＦＥＴについては、例
えば１９８７年３月、ＮＯ．３ ＶＯＬ．ＥＤＬ８ ア
イ・イー・イー・イーエレクトロン デバイス レター
（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴ
ＴＥＲＳ）「サブミクロメータ ＧａＡｓＭＥＳＦＥＴ
ウイズ シャロウ チャネル アンド ベリィ ハイ
トランスコンダクタンス（Submicromweter GaAsMESFE
T with Shallow Channel and Very High Transconducta
nce)」Ｐ１１８〜Ｐ１１９に記載があり、ＧａＡｓ・Ｍ
ＥＳ・ＦＥＴの構造や特性について説明されている。
路素子として、例えばＧａＡｓ・ＭＥＳ（Metal Semico
nductor)電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴという）が
ある。従来のＧａＡｓ・ＭＥＳ・ＦＥＴについては、例
えば１９８７年３月、ＮＯ．３ ＶＯＬ．ＥＤＬ８ ア
イ・イー・イー・イーエレクトロン デバイス レター
（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴ
ＴＥＲＳ）「サブミクロメータ ＧａＡｓＭＥＳＦＥＴ
ウイズ シャロウ チャネル アンド ベリィ ハイ
トランスコンダクタンス（Submicromweter GaAsMESFE
T with Shallow Channel and Very High Transconducta
nce)」Ｐ１１８〜Ｐ１１９に記載があり、ＧａＡｓ・Ｍ
ＥＳ・ＦＥＴの構造や特性について説明されている。
【０００５】従来のＧａＡｓ・ＭＥＳ・ＦＥＴは、上記
文献にも記載されているように、ＧａＡｓ基板の上部に
形成されたチャネル領域と、チャネル領域上にショット
キ接触された状態で設置されたゲート電極と、ＧａＡｓ
基板の上部において、ゲート電極の両側に形成されたソ
ース用不純物領域およびドレイン用不純物領域と、ソー
ス用不純物領域上にオーミック接触された状態で設置さ
れたソース電極と、ドレイン用不純物領域上にオーミッ
ク接触された状態で設置されたドレイン電極とから構成
されている。
文献にも記載されているように、ＧａＡｓ基板の上部に
形成されたチャネル領域と、チャネル領域上にショット
キ接触された状態で設置されたゲート電極と、ＧａＡｓ
基板の上部において、ゲート電極の両側に形成されたソ
ース用不純物領域およびドレイン用不純物領域と、ソー
ス用不純物領域上にオーミック接触された状態で設置さ
れたソース電極と、ドレイン用不純物領域上にオーミッ
ク接触された状態で設置されたドレイン電極とから構成
されている。
【０００６】
【発明が解決しようとする課題】ところで、近年、電子
機器等においては、消費電力を下げる等の観点から低電
流動作が要求されているが、上記従来のＭＥＳ・ＦＥＴ
技術においては、動作電流を低くすると、ＭＥＳ・ＦＥ
Ｔの相互コンダクタンスが著しく低下してしまい、電子
機器の動作が良好に行われないという問題があることを
本発明者は見い出した。
機器等においては、消費電力を下げる等の観点から低電
流動作が要求されているが、上記従来のＭＥＳ・ＦＥＴ
技術においては、動作電流を低くすると、ＭＥＳ・ＦＥ
Ｔの相互コンダクタンスが著しく低下してしまい、電子
機器の動作が良好に行われないという問題があることを
本発明者は見い出した。
【０００７】本発明は上記課題に着目してなされたもの
であり、その目的は、低電流動作時におけるＭＥＳ・Ｆ
ＥＴの相互コンダクタンスを向上させることのできる技
術を提供することにある。
であり、その目的は、低電流動作時におけるＭＥＳ・Ｆ
ＥＴの相互コンダクタンスを向上させることのできる技
術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明は、化合物半導体基板上
に形成されたＦＥＴを構成するチャネル層の少なくとも
チャネル領域の下層にキャリヤ供給層を設けるととも
に、前記キャリヤ供給層の下層にキャリヤの移動を抑制
するためのキャリヤ移動抑制層を設けた半導体装置構造
とするものである。
に形成されたＦＥＴを構成するチャネル層の少なくとも
チャネル領域の下層にキャリヤ供給層を設けるととも
に、前記キャリヤ供給層の下層にキャリヤの移動を抑制
するためのキャリヤ移動抑制層を設けた半導体装置構造
とするものである。
【００１１】
【作用】上記した発明によれば、ＦＥＴ動作時に、チャ
ネル領域の下層に設けられたキャリヤ供給層からチャネ
ル領域にキャリヤが供給されるので、動作電流が低くて
もＦＥＴの相互コンダクタンスを向上させることが可能
となる。
ネル領域の下層に設けられたキャリヤ供給層からチャネ
ル領域にキャリヤが供給されるので、動作電流が低くて
もＦＥＴの相互コンダクタンスを向上させることが可能
となる。
【００１２】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１３】図１は本発明の一実施例である半導体装置
を構成する半導体基板の要部断面図、図２は半導体基板
の平面図、図３は半導体装置の外観を示す全体拡大斜視
図、図４は半導体基板の深さ方向の濃度分布を示すグラ
フ図、図５は半導体装置の動作電流と相互コンダクタン
スとの関係を本発明と従来技術とで比較して示したグラ
フ図である。
を構成する半導体基板の要部断面図、図２は半導体基板
の平面図、図３は半導体装置の外観を示す全体拡大斜視
図、図４は半導体基板の深さ方向の濃度分布を示すグラ
フ図、図５は半導体装置の動作電流と相互コンダクタン
スとの関係を本発明と従来技術とで比較して示したグラ
フ図である。
【００１４】本実施例の半導体装置は、例えば高周波高
出力増幅器用ＧａＡｓ・ＦＥＴである。本実施例の半導
体装置の外観を図３に示す。
出力増幅器用ＧａＡｓ・ＦＥＴである。本実施例の半導
体装置の外観を図３に示す。
【００１５】本実施例の半導体装置１は、例えば円柱状
に形成されたディスク・モールド形のパッケージ本体２
を有する。パッケージ本体２の直径は、例えば4.０ｍｍ
程度、厚さは、例えば2.５ｍｍ程度である。
に形成されたディスク・モールド形のパッケージ本体２
を有する。パッケージ本体２の直径は、例えば4.０ｍｍ
程度、厚さは、例えば2.５ｍｍ程度である。
【００１６】パッケージ本体２の側面からは、例えば４
本のリード３が突出されている。リード３は、所定の金
属からなる。各リード３は、隣接するリード３の延在方
向が互いに直交するように配置されている。
本のリード３が突出されている。リード３は、所定の金
属からなる。各リード３は、隣接するリード３の延在方
向が互いに直交するように配置されている。
【００１７】なお、リード３の幅は、例えば0.６５ｍｍ
程度、厚さは、例えば0.２ｍｍ程度である。また、４本
のリード３のうち３本は、その長さが、例えば４ｍｍ程
度、１本は、その長さが、例えば１０ｍｍ程度である。
程度、厚さは、例えば0.２ｍｍ程度である。また、４本
のリード３のうち３本は、その長さが、例えば４ｍｍ程
度、１本は、その長さが、例えば１０ｍｍ程度である。
【００１８】パッケージ本体２内には、図２に示すよう
な半導体チップ４が封止されている。半導体チップ４に
は、例えば１つのＭＥＳ・ＦＥＴ５が形成されている。
な半導体チップ４が封止されている。半導体チップ４に
は、例えば１つのＭＥＳ・ＦＥＴ５が形成されている。
【００１９】ＭＥＳ・ＦＥＴ５のゲート電極６ｇ、ソー
ス電極６ｓおよびドレイン電極６ｄは、それぞれの電極
引出し部６ｇ1,６ｓ1,６ｄ1 に接続されたボンディング
ワイヤ７を通じて、図３に示したリード３と電気的かつ
機械的に接続されている。
ス電極６ｓおよびドレイン電極６ｄは、それぞれの電極
引出し部６ｇ1,６ｓ1,６ｄ1 に接続されたボンディング
ワイヤ７を通じて、図３に示したリード３と電気的かつ
機械的に接続されている。
【００２０】ゲート電極６ｇは、例えばチタン（Ｔ
ｉ）、プラチナ（Ｐｔ）および金（Ａｕ）が下層から順
に積層されて構成されている。ソース電極６ｓおよびド
レイン電極６ｄは、例えばＡｕとゲルマニウム（Ｇｅ）
との合金によって構成されている。また、ボンディング
ワイヤ７は、例えばＡｕからなる。
ｉ）、プラチナ（Ｐｔ）および金（Ａｕ）が下層から順
に積層されて構成されている。ソース電極６ｓおよびド
レイン電極６ｄは、例えばＡｕとゲルマニウム（Ｇｅ）
との合金によって構成されている。また、ボンディング
ワイヤ７は、例えばＡｕからなる。
【００２１】図２のＩ−Ｉ線の断面図を図１に示す。半
導体チップ４を構成する半導体基板層８は、例えばＧａ
Ａｓ等のような化合物半導体からなる。半導体基板層８
の上層には、例えばｐ- 形のＧａＡｓからなるバッファ
層９が形成されている。
導体チップ４を構成する半導体基板層８は、例えばＧａ
Ａｓ等のような化合物半導体からなる。半導体基板層８
の上層には、例えばｐ- 形のＧａＡｓからなるバッファ
層９が形成されている。
【００２２】バッファ層９は、その上層の動作層１０が
半導体基板層８から悪影響を受けるのを抑制するための
層である。ｐ不純物としては、例えばベリリウム（Ｂ
ｅ）または亜鉛（Ｚｎ）が用いられており、その濃度
は、例えば１×１０16個／ｃｍ３程度である。また、バ
ッファ層９の厚さは、例えば０．５μｍ程度である。
半導体基板層８から悪影響を受けるのを抑制するための
層である。ｐ不純物としては、例えばベリリウム（Ｂ
ｅ）または亜鉛（Ｚｎ）が用いられており、その濃度
は、例えば１×１０16個／ｃｍ３程度である。また、バ
ッファ層９の厚さは、例えば０．５μｍ程度である。
【００２３】動作層１０は、ＭＥＳ・ＦＥＴ５のチャネ
ル１０ａを形成するための層であり、例えばｎ形のＧａ
Ａｓからなる。ｎ形不純物としては、例えばシリコン
（Ｓｉ）が用いられており、その濃度は、例えば５×１
０17個／ｃｍ3 程度である。また、動作層１０の厚さ
は、例えば0.２μｍ程度である。なお、動作層１０のチ
ャネル領域１０ａ上には、上記ゲート電極６ｇがショッ
トキ接触した状態で設置されている。
ル１０ａを形成するための層であり、例えばｎ形のＧａ
Ａｓからなる。ｎ形不純物としては、例えばシリコン
（Ｓｉ）が用いられており、その濃度は、例えば５×１
０17個／ｃｍ3 程度である。また、動作層１０の厚さ
は、例えば0.２μｍ程度である。なお、動作層１０のチ
ャネル領域１０ａ上には、上記ゲート電極６ｇがショッ
トキ接触した状態で設置されている。
【００２４】動作層１０の上層には、例えばｎ+ 形のＧ
ａＡｓ等からなるソース用不純物層１１ｓおよびドレイ
ン用不純物層１１ｄが、ゲート電極６ｇを挟むように形
成されている。ｎ形不純物としては、例えばＳｉが用い
られており、その濃度は、例えば２×１０18個／ｃｍ3
程度である。ソース用不純物層１１ｓおよびドレイン用
不純物層１１ｄの厚さは、例えば0.１５μｍ程度であ
る。なお、ソース用不純物層１１ｓおよびドレイン用不
純物層１１ｄの上層には、それぞれ上記ソース電極６ｓ
およびドレイン電極６ｄがオーミック接触した状態で設
置されている。
ａＡｓ等からなるソース用不純物層１１ｓおよびドレイ
ン用不純物層１１ｄが、ゲート電極６ｇを挟むように形
成されている。ｎ形不純物としては、例えばＳｉが用い
られており、その濃度は、例えば２×１０18個／ｃｍ3
程度である。ソース用不純物層１１ｓおよびドレイン用
不純物層１１ｄの厚さは、例えば0.１５μｍ程度であ
る。なお、ソース用不純物層１１ｓおよびドレイン用不
純物層１１ｄの上層には、それぞれ上記ソース電極６ｓ
およびドレイン電極６ｄがオーミック接触した状態で設
置されている。
【００２５】半導体チップ４の主面上には、例えば二酸
化ケイ素（ＳｉＯ2 ）等からなる表面保護膜１２が、ゲ
ート電極６ｇ、ソース電極６ｓおよびドレイン電極６ｄ
を被覆するように堆積されている。
化ケイ素（ＳｉＯ2 ）等からなる表面保護膜１２が、ゲ
ート電極６ｇ、ソース電極６ｓおよびドレイン電極６ｄ
を被覆するように堆積されている。
【００２６】ただし、ゲート電極６ｇ、ソース電極６ｓ
およびドレイン電極６ｄのそれぞれの電極引出し部６ｇ
1,６ｓ1,６ｄ1 の領域は、ボンディングワイヤ７（図３
参照）を接合するため、表面保護膜１２が部分的に除去
されている。
およびドレイン電極６ｄのそれぞれの電極引出し部６ｇ
1,６ｓ1,６ｄ1 の領域は、ボンディングワイヤ７（図３
参照）を接合するため、表面保護膜１２が部分的に除去
されている。
【００２７】ところで、本実施例においては、動作層１
０の下層に、キャリヤ供給層１３が設けられているとと
もに、キャリヤ供給層１３の下層に、キャリヤ移動抑制
層１４が設けられている。ただし、本実施例において
は、キャリヤ供給層１３およびキャリヤ移動抑制層１４
が、半導体チップ４の全面に設けられている。図４に半
導体基板の深さ方向の不純物濃度分布を示す。
０の下層に、キャリヤ供給層１３が設けられているとと
もに、キャリヤ供給層１３の下層に、キャリヤ移動抑制
層１４が設けられている。ただし、本実施例において
は、キャリヤ供給層１３およびキャリヤ移動抑制層１４
が、半導体チップ４の全面に設けられている。図４に半
導体基板の深さ方向の不純物濃度分布を示す。
【００２８】領域Ａは、ソース用不純物層１１ｓまたは
ドレイン用不純物層１１ｄである。領域Ｂは、動作層１
０である。領域Ｃは、キャリヤ供給層１３を示してお
り、ｎ形不純物の濃度が動作層１０のｎ形不純物の濃度
よりも同等以上に設定されている。領域Ｄは、キャリヤ
移動抑制層１４を示しており、動作層１０やキャリヤ供
給層１３と比べると極端にｎ形不純物の濃度が低下して
いるのが判る。
ドレイン用不純物層１１ｄである。領域Ｂは、動作層１
０である。領域Ｃは、キャリヤ供給層１３を示してお
り、ｎ形不純物の濃度が動作層１０のｎ形不純物の濃度
よりも同等以上に設定されている。領域Ｄは、キャリヤ
移動抑制層１４を示しており、動作層１０やキャリヤ供
給層１３と比べると極端にｎ形不純物の濃度が低下して
いるのが判る。
【００２９】キャリヤ供給層１３は、ＭＥＳ・ＦＥＴ５
の動作中に、そのチャネル１０ａに対して電子（キャリ
ヤ）を供給するための層である。
の動作中に、そのチャネル１０ａに対して電子（キャリ
ヤ）を供給するための層である。
【００３０】これを設けたことにより、ＭＥＳ・ＦＥＴ
５を動作させた際に、チャネル領域１０ａの下層のキャ
リヤ供給層１３からチャネル領域１０ａに電子が供給さ
れるので、ＭＥＳ・ＦＥＴ５を低電流（例えば１ｍＡ〜
１０ｍＡ）で駆動させたとしても、ＭＥＳ・ＦＥＴ５の
相互コンダクタンスを図５の実線で示すように従来（破
線で示す）よりも向上させることが可能となるようにな
っている。
５を動作させた際に、チャネル領域１０ａの下層のキャ
リヤ供給層１３からチャネル領域１０ａに電子が供給さ
れるので、ＭＥＳ・ＦＥＴ５を低電流（例えば１ｍＡ〜
１０ｍＡ）で駆動させたとしても、ＭＥＳ・ＦＥＴ５の
相互コンダクタンスを図５の実線で示すように従来（破
線で示す）よりも向上させることが可能となるようにな
っている。
【００３１】キャリヤ供給層１３は、例えばｎ+ 形のア
ルミニウム・ガリウム・ヒ素（ＡｌＧａＡｓ）からな
り、その厚さは、例えば２００Å程度である。ｎ形不純
物としては、例えばＳｉが用いられており、その濃度
は、例えば２×１０18個／ｃｍ3程度である。
ルミニウム・ガリウム・ヒ素（ＡｌＧａＡｓ）からな
り、その厚さは、例えば２００Å程度である。ｎ形不純
物としては、例えばＳｉが用いられており、その濃度
は、例えば２×１０18個／ｃｍ3程度である。
【００３２】キャリヤ移動抑制層１４は、電子が半導体
基板層８またはバッファ層９に移動してしまうのを抑制
するための層である。
基板層８またはバッファ層９に移動してしまうのを抑制
するための層である。
【００３３】これを設けたことにより、チャネル領域１
０ａを流れる電子が半導体基板層８またはバッファ層９
に移動してしまうのを抑制することができるので、電子
が半導体基板層８またはバッファ層９に移動してしまう
ことに起因する相互コンダクタンスの低下を抑制するこ
とが可能となっている。
０ａを流れる電子が半導体基板層８またはバッファ層９
に移動してしまうのを抑制することができるので、電子
が半導体基板層８またはバッファ層９に移動してしまう
ことに起因する相互コンダクタンスの低下を抑制するこ
とが可能となっている。
【００３４】キャリヤ移動抑制層１４は、例えばｐ形の
ＡｌＧａＡｓからなり、その厚さは、例えば５００Å程
度である。不純物濃度は、例えば１×１０17個／ｃｍ3
程度である。
ＡｌＧａＡｓからなり、その厚さは、例えば５００Å程
度である。不純物濃度は、例えば１×１０17個／ｃｍ3
程度である。
【００３５】なお、キャリヤ供給層１３およびキャリヤ
移動抑制層１４は、例えばＭＯＣＶＤ（Metal Organic
Chemical Vapor Deposition ）法等またはＭＢＥ（Mole
cular Beam Epitaxial growth ）法等によって形成され
ている。
移動抑制層１４は、例えばＭＯＣＶＤ（Metal Organic
Chemical Vapor Deposition ）法等またはＭＢＥ（Mole
cular Beam Epitaxial growth ）法等によって形成され
ている。
【００３６】このように本実施例によれば、ＭＥＳ・Ｆ
ＥＴ５の動作時に、チャネル領域１０ａの下層のキャリ
ヤ供給層１３からチャネル領域１０ａに電子が供給され
るので、ＭＥＳ・ＦＥＴ５の動作電流が低くてもＭＥＳ
・ＦＥＴ５の相互コンダクタンスを向上させることが可
能となる。したがって、低動作電流であっても信頼性の
高い動作を行うことが可能な低消費電力・高信頼性の電
子機器等を提供することが可能となる。
ＥＴ５の動作時に、チャネル領域１０ａの下層のキャリ
ヤ供給層１３からチャネル領域１０ａに電子が供給され
るので、ＭＥＳ・ＦＥＴ５の動作電流が低くてもＭＥＳ
・ＦＥＴ５の相互コンダクタンスを向上させることが可
能となる。したがって、低動作電流であっても信頼性の
高い動作を行うことが可能な低消費電力・高信頼性の電
子機器等を提供することが可能となる。
【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３８】例えば前記実施例においては、チャネルを
ＧａＡｓとした場合について説明したが、これに限定さ
れるものではなく種々変更可能であり、例えばインジウ
ム・ガリウム・ヒ素（ＩｎＧａＡｓ）でも良い。この場
合、キャリヤ供給層は、ＡｌＧａＡｓに限定されるもの
ではなく、禁制帯の幅がＩｎＧａＡｓの禁制帯の幅より
も広いものであれば良く、例えばＧａＡｓでも良い。
ＧａＡｓとした場合について説明したが、これに限定さ
れるものではなく種々変更可能であり、例えばインジウ
ム・ガリウム・ヒ素（ＩｎＧａＡｓ）でも良い。この場
合、キャリヤ供給層は、ＡｌＧａＡｓに限定されるもの
ではなく、禁制帯の幅がＩｎＧａＡｓの禁制帯の幅より
も広いものであれば良く、例えばＧａＡｓでも良い。
【００３９】また、前記実施例においては、キャリヤ供
給層をＡｌＧａＡｓとした場合について説明したが、こ
れに限定されるものではなく種々変更可能であり、禁制
帯の幅がＧａＡｓの禁制帯の幅よりも広く、かつ、Ｇａ
Ａｓ上に結晶成長させ易い材料であれば良い。
給層をＡｌＧａＡｓとした場合について説明したが、こ
れに限定されるものではなく種々変更可能であり、禁制
帯の幅がＧａＡｓの禁制帯の幅よりも広く、かつ、Ｇａ
Ａｓ上に結晶成長させ易い材料であれば良い。
【００４０】また、前記実施例においては、ｎチャネル
形のＭＥＳ・ＦＥＴについて説明したが、これに限定さ
れるものではなく、例えばｐチャネル形のＭＥＳ・ＦＥ
Ｔとしても良い。ただし、この場合はキャリヤ供給層も
ｐ形とし、抑制層はｎ- 形とする。
形のＭＥＳ・ＦＥＴについて説明したが、これに限定さ
れるものではなく、例えばｐチャネル形のＭＥＳ・ＦＥ
Ｔとしても良い。ただし、この場合はキャリヤ供給層も
ｐ形とし、抑制層はｎ- 形とする。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である高周波
高出力増幅器用ＧａＡｓ・ＦＥＴに適用した場合につい
て説明したが、これに限定されず種々適用可能であり、
例えば低雑音高周波増幅器用のＩＣ（Integlated Circu
it）等のような他の半導体装置に適用することも可能で
ある。
なされた発明をその背景となった利用分野である高周波
高出力増幅器用ＧａＡｓ・ＦＥＴに適用した場合につい
て説明したが、これに限定されず種々適用可能であり、
例えば低雑音高周波増幅器用のＩＣ（Integlated Circu
it）等のような他の半導体装置に適用することも可能で
ある。
【００４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００４３】本発明によれば、ＦＥＴ動作時に、チャネ
ル領域の下層に設けられたキャリヤ供給層からチャネル
領域にキャリヤが供給されるので、ＦＥＴの動作電流が
低くてもＦＥＴの相互コンダクタンスを向上させること
が可能となる。したがって、低動作電流であっても信頼
性の高い動作を行うことが可能な低消費電力・高信頼性
の電子機器等を提供することが可能となる。
ル領域の下層に設けられたキャリヤ供給層からチャネル
領域にキャリヤが供給されるので、ＦＥＴの動作電流が
低くてもＦＥＴの相互コンダクタンスを向上させること
が可能となる。したがって、低動作電流であっても信頼
性の高い動作を行うことが可能な低消費電力・高信頼性
の電子機器等を提供することが可能となる。
【図１】本発明の一実施例である半導体装置を構成する
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図２】半導体基板の平面図である。
【図３】半導体装置の外観を示す全体拡大斜視図であ
る。
る。
【図４】半導体基板の深さ方向の濃度分布を示すグラフ
図である。
図である。
【図５】半導体装置の動作電流と相互コンダクタンスと
の関係を本発明と従来技術とで比較して示したグラフ図
である。
の関係を本発明と従来技術とで比較して示したグラフ図
である。
１ 半導体装置 ２ パッケージ本体 ３ リード ４ 半導体チップ( 化合物半導体基板) ５ ＭＥＳ・ＦＥＴ ６ｇ ゲート電極 ６ｇ1 電極引出し部 ６ｓ ソース電極 ６ｓ1 電極引出し部 ６ｄ ドレイン電極 ６ｄ1 電極引出し部 ７ ボンディングワイヤ ８ 半導体基板層 ９ バッファ層 １０ 動作層 １０ａ チャネル領域 １１ｓ ソース用不純物層 １１ｄ ドレイン用不純物層 １２ 表面保護膜 １３ キャリヤ供給層 １４ キャリヤ移動抑制層
Claims (2)
- 【請求項１】 化合物半導体基板上に形成された電界効
果形トランジスタを構成する動作層の少なくともチャネ
ル領域の下層にキャリヤ供給層を設けるとともに、前記
キャリヤ供給層の下層にキャリヤの移動を抑制するため
のキャリヤ移動抑制層を設けたことを特徴とする半導体
装置。 - 【請求項２】 前記チャネル領域がｎチャネルを構成
し、前記化合物半導体基板がガリウムヒ素であり、前記
キャリヤ供給層がｎ形のアルミニウムガリウムヒ素であ
り、前記キャリヤ移動抑制層がｐ形のアルミニウムガリ
ウムヒ素であることを特徴とする請求項１記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14455893A JPH07135222A (ja) | 1993-06-16 | 1993-06-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14455893A JPH07135222A (ja) | 1993-06-16 | 1993-06-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135222A true JPH07135222A (ja) | 1995-05-23 |
Family
ID=15365063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14455893A Pending JPH07135222A (ja) | 1993-06-16 | 1993-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135222A (ja) |
-
1993
- 1993-06-16 JP JP14455893A patent/JPH07135222A/ja active Pending
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