JPH0744315B2 - モノリシック集積オプトエレクトロニックモジュールの製造方法 - Google Patents
モノリシック集積オプトエレクトロニックモジュールの製造方法Info
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- JPH0744315B2 JPH0744315B2 JP2078559A JP7855990A JPH0744315B2 JP H0744315 B2 JPH0744315 B2 JP H0744315B2 JP 2078559 A JP2078559 A JP 2078559A JP 7855990 A JP7855990 A JP 7855990A JP H0744315 B2 JPH0744315 B2 JP H0744315B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積オプトエレクトロニックモジュールの製
造方法に関し、特にIII/V族複合半導体に基づいたモジ
ュールに関する。
造方法に関し、特にIII/V族複合半導体に基づいたモジ
ュールに関する。
［従来の技術］ 光通信は、10乃至20ギガビット／秒程度の非常に高いデ
ータの伝達速度を可能にする。この程度のデータ伝達速
度は、送信および受信端部で使用されるオプトエレクト
ロニックおよび電子部品に正確さを要求する。データ伝
達速度は、とりわけ送信および受信端部で所望しない容
量によって、および駆動電子部品とオプトエレクトロニ
ック部品の間の長い接続路によって限定される。不所望
な容量および長い接続路の影響を減少する１つの方法
は、オプトエレクトロニック部品、例えばレーザダイオ
ードまたは検出器、および関連された電子装置を半導体
基体のモノリシック集積回路内に結合することである。
ータの伝達速度を可能にする。この程度のデータ伝達速
度は、送信および受信端部で使用されるオプトエレクト
ロニックおよび電子部品に正確さを要求する。データ伝
達速度は、とりわけ送信および受信端部で所望しない容
量によって、および駆動電子部品とオプトエレクトロニ
ック部品の間の長い接続路によって限定される。不所望
な容量および長い接続路の影響を減少する１つの方法
は、オプトエレクトロニック部品、例えばレーザダイオ
ードまたは検出器、および関連された電子装置を半導体
基体のモノリシック集積回路内に結合することである。
［発明の解決すべき課題］ そのようなモジュールの構造は、各種の半導体層の堆積
や、パッシベーション、および個々の電子およびオプト
エレクトロニック部品の電気絶縁のような多数の処理段
階を必要とする。ある種のエピタキシ処理は、平坦でな
いウエハ表面となる。そのような表面で、フォトリゾグ
ラフ技術を使用するマイクロパターンを形成することは
困難である。本発明の目的は、マイクロリゾグラフパタ
ーン処理の使用を可能にし、個々の部品間に確実な電気
絶縁を与える集積オプトエレクトロニックモジュールの
数個の段階の低費用な製造方法を提供することである。
や、パッシベーション、および個々の電子およびオプト
エレクトロニック部品の電気絶縁のような多数の処理段
階を必要とする。ある種のエピタキシ処理は、平坦でな
いウエハ表面となる。そのような表面で、フォトリゾグ
ラフ技術を使用するマイクロパターンを形成することは
困難である。本発明の目的は、マイクロリゾグラフパタ
ーン処理の使用を可能にし、個々の部品間に確実な電気
絶縁を与える集積オプトエレクトロニックモジュールの
数個の段階の低費用な製造方法を提供することである。
［課題解決のための手段］ この目的は、第１および第２の部品を具備するモノリシ
ック集積モジュール特にオプトエレクトロニックモジュ
ールの製造方法において、第１の部品が形成された後、
半絶縁性燐化インジンム層がエピタキシ処理によって選
択的に堆積され、パターニングおよびエッチング段階の
後、連続層が前記半絶縁性燐化インジウム層上に第２の
部品を形成するためにエピタキシ堆積される方法によっ
て達成される。
ック集積モジュール特にオプトエレクトロニックモジュ
ールの製造方法において、第１の部品が形成された後、
半絶縁性燐化インジンム層がエピタキシ処理によって選
択的に堆積され、パターニングおよびエッチング段階の
後、連続層が前記半絶縁性燐化インジウム層上に第２の
部品を形成するためにエピタキシ堆積される方法によっ
て達成される。
本発明に従った方法は、エピタキシ層の選択的堆積がマ
イクロパターン処理の制御を簡単にする平坦なウエハ表
面を生成する利点を有する。別の利点は、半絶縁性燐化
インジウム材料の使用によって、一方で個々の部品の良
好なパッシベーションを行い、他方で部品間の良好な電
気絶縁が達成されることにある。さらに本発明の別の利
点は、ドープされたｎ型InP基体材料が半絶縁性基体の
代りとして使用される場合に生じる。そのような基体上
に堆積されたエピタキシ層は、半絶縁性燐化インジウム
基体上に堆積されたそれよりも良好な結晶特性を有す
る。オプトエレクトロニック部品と電子回路間の電気絶
縁は、エピタキシ堆積された半絶縁性燐化インジウムに
よって与えられる。さらに本発明に従った方法の利点は
また、モノリシック集積回路の設計の概念化における高
い適応性にある。
イクロパターン処理の制御を簡単にする平坦なウエハ表
面を生成する利点を有する。別の利点は、半絶縁性燐化
インジウム材料の使用によって、一方で個々の部品の良
好なパッシベーションを行い、他方で部品間の良好な電
気絶縁が達成されることにある。さらに本発明の別の利
点は、ドープされたｎ型InP基体材料が半絶縁性基体の
代りとして使用される場合に生じる。そのような基体上
に堆積されたエピタキシ層は、半絶縁性燐化インジウム
基体上に堆積されたそれよりも良好な結晶特性を有す
る。オプトエレクトロニック部品と電子回路間の電気絶
縁は、エピタキシ堆積された半絶縁性燐化インジウムに
よって与えられる。さらに本発明に従った方法の利点は
また、モノリシック集積回路の設計の概念化における高
い適応性にある。
［実施例］ 第１図は、半導体ウエハの一部を示す。異なった半導体
の連続層は、半導体基体10上にエピタキシアル成長され
る。11はｎ型1nP層、12は活性層として働くInGaAsP層、
13はｐ型InP層、そして14はｐ型InGaAsP層を示す。例え
ば２酸化シリコンのような絶縁性エッチングマスクは参
照番号15で示されている。それは連続層を被覆する。エ
ッチングマスク15の下では、オプトエレクトロニック部
品は形成される。各種半導体層は、金属有機気相エピタ
キシ（MOVPE）または液相エピタキシ（LPE）によって堆
積される。半導体基体10の代りに、ｎ型InP基体が使用
可能である。この理由は以下に示される。
の連続層は、半導体基体10上にエピタキシアル成長され
る。11はｎ型1nP層、12は活性層として働くInGaAsP層、
13はｐ型InP層、そして14はｐ型InGaAsP層を示す。例え
ば２酸化シリコンのような絶縁性エッチングマスクは参
照番号15で示されている。それは連続層を被覆する。エ
ッチングマスク15の下では、オプトエレクトロニック部
品は形成される。各種半導体層は、金属有機気相エピタ
キシ（MOVPE）または液相エピタキシ（LPE）によって堆
積される。半導体基体10の代りに、ｎ型InP基体が使用
可能である。この理由は以下に示される。
エッチングマスク15によって被覆されない半導体層の部
分は、適当なエッチ液によってエッチングで除去され
る。第２図に示されているように個々の半導体層11乃至
14を有するサメ形状の層構造が得られる。半導体材料の
上に張出す絶縁マスクの部分は21および22で表示されて
いる。これらの張出し部分を通して、他の半導体層のそ
の後のエピタキシ堆積の間エッジにおける増加された成
長は回避される。この結果リゾグラフによってマイクロ
パターンを形成するのに必要とされるような非常に平坦
なウエハ表面が得られる。
分は、適当なエッチ液によってエッチングで除去され
る。第２図に示されているように個々の半導体層11乃至
14を有するサメ形状の層構造が得られる。半導体材料の
上に張出す絶縁マスクの部分は21および22で表示されて
いる。これらの張出し部分を通して、他の半導体層のそ
の後のエピタキシ堆積の間エッジにおける増加された成
長は回避される。この結果リゾグラフによってマイクロ
パターンを形成するのに必要とされるような非常に平坦
なウエハ表面が得られる。
第３図において、第２図のメサ形状の層構造は参照番号
20で示されている。メサ形状の層構造は、エッチングマ
スク15によって被覆される。それは、半絶縁性InPの領
域30によって囲まれている。張出し部分21および22にお
いて、成長は増加されない。半絶縁性半導体材料30は、
オプトエレクトロニック部品20をパッシベーションし、
後に付着される電子回路からオプトエレクトロニック部
品を絶縁するように作用する。この理由のために、連続
層20は半絶縁性InP材料によって回りを囲まれなければ
ならない。したがって、絶縁性エッチングマスク15は多
少幅の広いマスクによって取替えられる。エッチング処
理の結果は第４図に示されている。連続層20は、半絶縁
性InPによって回りを囲まれる。InPのストライプは40お
よび41で示される。42,43は、絶縁性エッチングマスク1
6の張出し部分を示す。選択的エピタキシによって、さ
らに電子部品を形成するのに必要とされる半導体層は、
第４図の構造上に付着される。張出し部分42,43は、成
長がエッジで増加されないことを保証する。堆積された
半導体層の種類は、実現されるべき電子部品に依存す
る。第５図は、ｎ型層51、ｐ型層52およびｎ型層53から
成るヘテロバイポーラトランジスタの層構造を示す。そ
の他の層構造、例えば電界効果トランジスタ用に必要で
ある構造も可能である。半絶縁性InPのストライプ40,41
は、一方で連続層20つまりオプトエレクトロニック部品
をパッシベーションし、他方でオプトエレクトロニック
部品と電子部品の間に電気絶縁を与える。したがって、
基体10は互いから個々の部品を電気的に絶縁する働きは
ない。この理由のために、ｎ型InP基体が半絶縁性基体
の代りに使用されることができる。ｎ型InP基体の使用
は、それに付着された半導体層が半絶縁性基体上に付着
されたそれより良好な結晶構造を有するという利点があ
る。
20で示されている。メサ形状の層構造は、エッチングマ
スク15によって被覆される。それは、半絶縁性InPの領
域30によって囲まれている。張出し部分21および22にお
いて、成長は増加されない。半絶縁性半導体材料30は、
オプトエレクトロニック部品20をパッシベーションし、
後に付着される電子回路からオプトエレクトロニック部
品を絶縁するように作用する。この理由のために、連続
層20は半絶縁性InP材料によって回りを囲まれなければ
ならない。したがって、絶縁性エッチングマスク15は多
少幅の広いマスクによって取替えられる。エッチング処
理の結果は第４図に示されている。連続層20は、半絶縁
性InPによって回りを囲まれる。InPのストライプは40お
よび41で示される。42,43は、絶縁性エッチングマスク1
6の張出し部分を示す。選択的エピタキシによって、さ
らに電子部品を形成するのに必要とされる半導体層は、
第４図の構造上に付着される。張出し部分42,43は、成
長がエッジで増加されないことを保証する。堆積された
半導体層の種類は、実現されるべき電子部品に依存す
る。第５図は、ｎ型層51、ｐ型層52およびｎ型層53から
成るヘテロバイポーラトランジスタの層構造を示す。そ
の他の層構造、例えば電界効果トランジスタ用に必要で
ある構造も可能である。半絶縁性InPのストライプ40,41
は、一方で連続層20つまりオプトエレクトロニック部品
をパッシベーションし、他方でオプトエレクトロニック
部品と電子部品の間に電気絶縁を与える。したがって、
基体10は互いから個々の部品を電気的に絶縁する働きは
ない。この理由のために、ｎ型InP基体が半絶縁性基体
の代りに使用されることができる。ｎ型InP基体の使用
は、それに付着された半導体層が半絶縁性基体上に付着
されたそれより良好な結晶構造を有するという利点があ
る。
第６図は、最終段階のオプトエレクトロニックモジュー
ルを示す。参照番号60は、オプトエレクトロニック部
品、レーザダイオードまたは検出器のどちらかを含む領
域を示す。この領域60は半絶縁性Inp層40,41によって取
囲まれている。ストライプ41上で、電子部品を表す半導
体構造61が堆積される。レーザ60および電子部品61は、
半絶縁性材料41によって互いに絶縁されている。
ルを示す。参照番号60は、オプトエレクトロニック部
品、レーザダイオードまたは検出器のどちらかを含む領
域を示す。この領域60は半絶縁性Inp層40,41によって取
囲まれている。ストライプ41上で、電子部品を表す半導
体構造61が堆積される。レーザ60および電子部品61は、
半絶縁性材料41によって互いに絶縁されている。
電子部品そのものの製造方法は、本発明とは関係ないの
で詳しくはここに開示しない。個々の処理は当業者によ
く知られている。
で詳しくはここに開示しない。個々の処理は当業者によ
く知られている。
第１図は、半導体基体またはｎ型燐代インジウム上の第
１の連続層を示す。 第２図は、絶縁性エッチングマスクを有する第１図のエ
ッチングされた層の構造を示す。 第３図は、半絶縁性半導体材料の選択的エピタキシを示
す。 第４図は、オプトエレクトロニック部品、半絶縁性半導
体材料、および第２のエッチングマスクを示す。 第５図は、電子部品を形成するための選択的エピタキシ
によって堆積される連続層を示す。 第６図は、半絶縁性基体材料上のヘテロバイポーラトラ
ンジスタを示す。 10……半導体基体、15……エッチングマスク。
１の連続層を示す。 第２図は、絶縁性エッチングマスクを有する第１図のエ
ッチングされた層の構造を示す。 第３図は、半絶縁性半導体材料の選択的エピタキシを示
す。 第４図は、オプトエレクトロニック部品、半絶縁性半導
体材料、および第２のエッチングマスクを示す。 第５図は、電子部品を形成するための選択的エピタキシ
によって堆積される連続層を示す。 第６図は、半絶縁性基体材料上のヘテロバイポーラトラ
ンジスタを示す。 10……半導体基体、15……エッチングマスク。
Claims (8)
- 【請求項１】第１および第２の部品を具備するモノリシ
ック集積モジュール特にオプトエレクトロニックモジュ
ールの製造方法において、基体の表面に第１の連続層を
エピタキシャル堆積し、前記第１の連続層の一部分を第
１の絶縁層によって被覆した後、前記第１の連続層の被
覆されていない部分をエッチング除去して第１の部品を
形成した後、前記第１の連続層の部分の層構造が平坦な
表面を形成するように半絶縁性燐化インジウム層を選択
的にエピタキシャル堆積し、所定の量だけ全ての側縁で
前記部分を越えて延在する第２の絶縁層によって前記第
１の連続層の前記部分を被覆し、パターニングおよびエ
ッチング段階の後、第２の部品を形成するために第２の
連続層を前記半絶縁性燐化インジウム層上にエピタキシ
ャル堆積することを特徴とする製造方法。 - 【請求項２】（ａ）半絶縁基体または導電性InP基体の
表面に第１の連続層をエピタキシャル堆積し、 （ｂ） 前記第１の連続層の一部分を第１の絶縁層によ
って被覆し、 （ｃ） 前記第１の連続層の被覆されていない部分をエ
ッチングして除去し、 （ｄ） 前記第１の絶縁層がマスクとして作用すること
によって、前記基体および前記第１の連続層の部分の層
構造が平坦な表面を形成するまで半絶縁性InP層を選択
的にエピタキシャル堆積し、 （ｅ） 所定の量だけ全ての側縁で前記部分を越えて延
在する第２の絶縁層によって前記第１の連続層の前記部
分を被覆し、 （ｆ） 前記半絶縁性InP層の被覆されていない部分を
エッチングして除去し、 （ｇ） 第２の部品を形成するために、第２の連続層を
選択的にエピタキシャル堆積し、 （ｈ） リソグラフおよびエッチング処理によって前記
第２の部品を形成する工程を含む請求項１記載の方法。 - 【請求項３】前記第１の連続層が、気相エピタキシ（VP
E）、液相エピタキシ（LPE）、分子線エピタキシ（MB
E）の３つのエピタキシャル処理の任意の１つによって
形成される請求項２記載の方法。 - 【請求項４】前記半絶縁性InP層が、気相エピタキシ（V
PE）、液相エピタキシ（LPE）、分子線エピタキシ（MB
E）の３つのエピタキシャル処理の任意の１つによって
形成される請求項２記載の方法。 - 【請求項５】前記第１の部品が２重ヘテロ構造レーザで
ある請求項１記載の方法。 - 【請求項６】前記第１の部品がPINフォトダイオードで
ある請求項１記載の方法。 - 【請求項７】前記第２の部品がヘテロバイポーラトラン
ジスタ（HBTs）である請求項１記載の方法。 - 【請求項８】前記第２の部品が電界効果トランジスタで
ある請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3910288A DE3910288A1 (de) | 1989-03-30 | 1989-03-30 | Verfahren zur herstellung monolithisch integrierter optoelektronischer module |
| DE3910288.2 | 1989-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285693A JPH02285693A (ja) | 1990-11-22 |
| JPH0744315B2 true JPH0744315B2 (ja) | 1995-05-15 |
Family
ID=6377468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078559A Expired - Fee Related JPH0744315B2 (ja) | 1989-03-30 | 1990-03-27 | モノリシック集積オプトエレクトロニックモジュールの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5075239A (ja) |
| EP (1) | EP0390061B1 (ja) |
| JP (1) | JPH0744315B2 (ja) |
| DE (2) | DE3910288A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8834271B2 (en) | 2005-08-24 | 2014-09-16 | Nintendo Co., Ltd. | Game controller and game system |
| US9039533B2 (en) | 2003-03-25 | 2015-05-26 | Creative Kingdoms, Llc | Wireless interactive game having both physical and virtual elements |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227015A (en) * | 1990-07-30 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor laser |
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