JPS63148624A - ３〜５族の材料からなる半導体基板中のｐ＋ｎｎ＋ダイオードの製造方法および該ダイオードを含むバイポーラトランジスタの製造方法 - Google Patents

３〜５族の材料からなる半導体基板中のｐ＋ｎｎ＋ダイオードの製造方法および該ダイオードを含むバイポーラトランジスタの製造方法

Info

Publication number
JPS63148624A
JPS63148624A JP62250046A JP25004687A JPS63148624A JP S63148624 A JPS63148624 A JP S63148624A JP 62250046 A JP62250046 A JP 62250046A JP 25004687 A JP25004687 A JP 25004687A JP S63148624 A JPS63148624 A JP S63148624A
Authority
JP
Japan
Prior art keywords
diode
layer
iii
type region
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62250046A
Other languages
English (en)
Inventor
アンドレイ・ミルシー
ジャック・シュバリエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Original Assignee
Centre National de la Recherche Scientifique CNRS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS filed Critical Centre National de la Recherche Scientifique CNRS
Publication of JPS63148624A publication Critical patent/JPS63148624A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/919—Compensation doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は原子水素によるドナーの中和作用を利用するＩ
〜■族の材料からなる基板中にｐ＋ｎｎ＋ダイオードｔ
［！造することに関するものである。
とくに、本発明はマイクロエレクトロニクスおよび超高
周波に向けられる超高速半導体素子の製造分野かつとく
に王として遠隔測定、集積光学または元ファイバによる
遠距離通信に利用し得るホモ接台ま九はへテロ接合のバ
イポーラトランジスタの分野に適用される。これらのバ
イポーラトランジスタにおいて、ｐｎｎ　　ダイオード
はエミッタおよびペースを構成する。
より詳細Ｖｃｒｉ、本発明は極めて減少され九寸法を有
するｐ＋ｎｎ−１−ラテラルダイオードの製造に関する
。ラテラルダイオードはそのｐ＋ｎｎ＋領域が基板の表
面に対して平行な同一平面内に整列させられるダイオー
ドである。
第１図において、ＩＩＩ〜Ｖ族の材料からなるラテラル
ダイオードを長手方向断面図で略示する。このダイオー
ド＃：ｉｎ型のＩＩＩ〜Ｖ族の半絶縁材料からなる基板
２０表面に全１！Ｉ４接点８および１０の各々がそれぞ
れ上方にあるｐ＋型領域を４よびｎ＋型領域を６含んで
いる。
基板２中に拡散または注入されたｐ＋および♂型の２つ
の領域は、一般に′ｎまたはｐ型であるが必ずしも絶縁
しない、非常に僅か（１〜１０ミクロン程度）であるが
ゼロではない長さｌのより小さな導電領域１２によって
分離される。
実際に、この長さ！が非常に長いならば、ダイオードの
切換え時間が増大し、この領域におけるキャリヤの拡散
は非常に大きな距離にわたってなされる。他方で、この
距離！がゼロであるならばダイオードの電流−電圧特性
は、トンネル効果により電流が２方向に同様にかつ等し
く通ることができる場合に劣化される。
従来技術のｐ＋ｎｎ＋ダイオードの製造方法を第２図に
略示する。
実際には、ダイオードのｎ型領域１２はＩＩＩ〜Ｖ族の
材料からなる基板２上にエピタキシにより作られかつｎ
型領域６はまたエピタキシによりまたはｎ型１−１２へ
のイオン注入により作られる。
ｎ＋型領域を６利用される実際の最大ドーピングレベル
は１〜５１０１８ａｔ／−の間に９ｔかれる。
次いでｐ型領域４は、一般に１０　　ａ　ｃ／ｃｉ　　
を越える能動ドーピングレベルを有するイオン注入によ
って作られ、したがってこのレベルはｎ＋型領域乙のレ
ベルを大きく越える。
この製造段１＠で、領域４および６は第２図に示すよう
に隣接している。したがって、電流−電圧特性は良くな
い。
そこで構造の表面を樹脂１４で部分的にマスクし、この
マスクは♂型領域６に隣接てｐ＋＋注入領域４の縁部１
７に関して整列させられかつ中心を会せられる非常に僅
かな長さの区域１６でのみ露出させられる。そこで強力
にドーピングされる（ｐ＋ま次はｎ＋ま九は両方）この
すべての領域を除去するように湿式ま友はプラズマ法に
よりマスクされてないＩＩＩ〜Ｖ族の材料からなる領域
１６のアタック処理を行なう。
樹脂マスク１４の除去後、ダイオードのｐ＋およびｎ＋
星型領域上それぞれ金属接点８および１０ｆｔ作る。こ
の几め、実現すべき接点像を画成するマスキング作業、
金属の堆積等の助けを求める。これらの作業時、アタッ
クされｔ領域１６であるがｐおよびｎ型領域のみｔ−覆
わないような方法で、アタック処理の几めに前に利用さ
れたマスク１４と接点を作るのに利用されるマスクを整
列させる必要がある。
上記化学的またはプラズマアタックの結果として生じる
ｐ　ｎｎ　　ダイオードの表面はより平らでなく、クリ
ーニングおよびその後のパッシベーションの困難そして
ダイオードのｐ＋およびｎ＋領領土上の金属接点の整列
および実現の問題を引き起す。
さらに、極めて正確な方法でｐ＋＋注入領域の局部にア
タックマスク１４を位置決めする必要がある。このこと
は製造効率を低くしかつ同様にアタックすべき領域１６
は狭くしなければならない。
その上、強力にドーピングされるこの領域のアタック速
度は、すべて導通する危険があるｐ　ｎｎダイオードに
通じる基板２まで進行する下にあるｎ型領域の深さのア
タックを回避するように正確な方法で測定されねばなら
ない。
バイポーラトランジスタのエミッターペースダイオード
の特別な場合においては外部接点からトランジスタのベ
ースを切断する危険がある。
バイポーラトランジスタのベースとエミッタ間の良好な
接合全実現するのに使用される技術の１つはとくに、１
９８５年の「フイジカ１２９ａＪ、第３６１〜３６５頁
に「ＧａＡｓ＋−ＣａＡＩＡｓ　Ｆｒ　ＣＬインバータ
の設計および製造方法」と題して発表されたディー−ア
ンクリ等の論文に記載されている。
この文献においては、エミッタのｎ＋型領域をエミッタ
接点の場所を除いて、構造のすべての表面にわたって化
学的アタックにより除去される。
この技術はペースおよびエミッタの接点に関連してｎ＋
型領域を形成するために利用されるグラビアマスクの正
しい位置決めに関連する問題を考慮してトランジスタの
小型化の計画に極めて重大な制限を呈する。
バイポーラトランジスタのペースとエミッタ間の良好な
接合を実現するのに実際に利用される第２の技術は１９
８５年３月１５日に［入ｐｐ１．　Ｐｈｙｓ。
Ｌｅｚｚ、　４６　（６１Ｊの第６００〜６０２頁に「
ベース中にＢＳＳ拡散セットパックヲ有する高利得高局
波ＡｌＧａＡｓ／ＧａＡｓグレーデッド・パンドギャグ
　、＜イポーラトランジスタ」と題して発表されたアー
ル・ジエー・マリク等の文献に記載されている。
この技術は前述の技術より優れており、エミッタとベー
ス間に配置され九ｎ＋型領域を単に除去してなる。しか
しながら、化学的アタック後に得られた構造は平らでｆ
′ｉなく、前述のように、クリーニングおよびその後の
パッシベーションならびにエミッタのペース上への金属
接点の実現を引き起す。
さらに、原子水素によりＧａ　Ａｓからなる基板のドナ
ー原子（８１）ｔ−電気的観点から中和するような、１
９８５年７月１５日にｒ　Ａｐｐｌ、Ｐｈｙｇ、　Ｌｓ
ｔｔ。
４７　（２）　Ｊの第１０８〜１１０頁に「原子水素に
よるＧａＡｓ（ｓｔ）中のドナー中和」と題して発表さ
れ友ジエーｅ７ユバリエ等による文献が知られている。
本発明はとくに上記化学的またはプラズマアタックの段
階金除去することにより上記した種々の不都合を改善さ
せるｐ＋ｎｎ＋ｎｎダイオード造方法を目的とする。
より詳細には、本発明は、ｐ＋型憤域、ｎ型領域および
ｎ型領域を含むＩＩＩ〜Ｖ族の材料からなる半導体基板
中のｐ＋ｎｎ＋ｎｎダイオード造方法において、以下の
工程、すなわち、前記基板の表面にｎ＋型のＩＩＩ〜Ｖ
族の材料からなるｆ＃Ｉを形成し；ｎ＋型の中間領域に
隣徽してダイオードのｐ＋型領域を表面に形成するため
にＩＩＩ〜Ｖ族の材料からなる前記層中にアクセプタイ
オン’ｉＦｉ６ｍ的に注入し、互いに近接してかつそれ
ぞれｐ＋型領域をよびｎ＋型の中間領域に関連して配置
されるＩＩＩ〜Ｖ族の材料からなる層の表面に２つの金
属接点を作り、ｐ＋型領域を隣接するこの中間領域の一
方の部分は金属接点を持たずそして他方の部分は金属接
点で榎われ、ダイオードのｎ＋型の領域に対応し；金Ｉ
ｉ！接点を持たない前記中間領域の部分にｎ型領域゛を
形成するために前記構造を水素化し、前記金属接点をこ
の水素化のマスクに使用する工程からなることを特徴と
するＩＩＩ〜Ｖ族の材料からなる半導体基板中のｐ＋ｎ
ｎ＋ダイオードの製造方法を目的とする。
基板によっては、大きな基板上にまたは層の積重ね上に
堆積された脇より大きい基板を含む必要がある。
水素化段階による化学的アタックの置換はダイオードの
ｐ＋型およびｎ＋型の領域の金属接点の実現を容易にす
る平らな構造を得ることを許容する。
この水素化処理は、ジエー・シュパリエのｆａ記論文に
記載されるように、ｎ型領域のドナー原子を逗気的観点
から中和せしめ、し九がって半導体は、この領域におい
て、キャリヤの最初の濃度が約１０１８／ｅＪであると
き１０１６〜５・１０１６　　キャリヤ／ｄの間に代表
的に含まれるキャリヤの濃度を有する、ｎ＋型の代りに
ｎ型Ｖｃなる。
対応する金属接点により保役されるｎ”ｕｌＡ域はこの
水素化によって少しも影響されない。
本発明者等は′−電気的中和一般にイオンボンバードメ
ント（例えばプロトン）≦よって得られる電気的補正と
異なる驚くべき方法であることに気付いている。事実、
電気的中和は、１９８６年６月１日の「Ｊ、　Ａｐｌ）
１．　ｐｈｙｓ、　Ｊ　８４５９巻、第１１号、ｐｐ　
３７７４〜３７７７にジャリル、シェバリエ、アズレー
およびミルシーによって示されるように、電気的補正と
逆にキャリヤの移動度の増加に至る。それゆえこの中和
は急速作動のダイオードの獲得を許容する。
本発明の方法によれば、ｎ＋型およびｐ＋型領域を金Ｊ
ｉ［点のまわりの自己アラインメント（自己整合）また
は自動位置決めにより、ｎ型領域かつしたがって必要な
電気的特性を有するｐ　ｎｎ　　ダイオードが形成され
る。
とくに、ｐ＋型およびｎ＋型領域を金＠接点に対しての
ｎ型領域の自己アラインメントはｐ　、ｎおよびｎ＋型
領域を直列抵抗のかつダイオードの作動速さの方向に進
むｎ型領域内のキャリヤの拡散の長さの同時最適化によ
りダイオードの切換え時間を最小にする。
そのうえ、本発明の方法は利用し易い。とくに水素化段
階のパラメータかつとくにその持続時間は少しも重大で
はない。
好都合な方法によれば、水素化は構造を水素プラズマに
従わさせることにより実現される。
本発明による方法の第１の利用モードによれば、以下の
連続工程、すなわち、ＩＩＩ〜Ｖ族の材料からｌるＩ曽
を形成し；前記雇〜Ｖ族の材料からなる層上に絶縁層を
堆積し；実現すべきダイオードのｐ＋型領域を像を示す
第１樹脂マスクを前記絶縁層上に形成し；前記第１マス
クによりマスクされない前記絶縁層の領域を除去し；ダ
イオードのｐ＋型領域を形成するために、前記第１樹脂
マスクを横切つて、ＩＩＩ〜Ｖ族の材料からなる層にア
クセプタイオ／を注入し；前記第１樹脂マスク上に第１
金属層を堆積し；ダイオードのｐ＋型領域を金属接点の
形成を引き起す前記篇１樹脂マスクを除去し；得られ九
構造上に、実現すべきダイオードのｎ＋型領域を像を示
す第２樹脂マスクを形成し；前記第２マスクによりマス
クされない前記絶縁層の領域を除去し；前記第２マスク
上に第２金属層を堆積し；実現すべきダイオードの前記
ｎ型領域の金属接点の形成を引き起す第２樹脂マスクを
除去し、前記構造を再焼成し；前記絶縁層の残部を除去
し；そしてダイオードの前記ｐ＋型領域を前記ｎ＋型領
域をの間にダイオードの前記ｎ型領域を形成するために
前記構造全水素化する工程全実施する。
この８ｇｌの利用モードＦｉ構造の再焼成時に如何なる
損傷も受けない耐熱性の材料からなる第１および第２金
萬層とともに利用し得る。
非耐熱性の、ダイオードのｎおよびｐ型領域の金属接点
の実現のためには、以下の工程、すなわち、ＩＩＩ〜Ｖ
族の材料からなる層上形成し；前記ＩＩＩ〜Ｖ族の材料
からなる層上に絶縁層を堆積し；実現すべきダイオード
のｐ＋領領域像を示す第１樹脂マスクを前記絶縁層上に
形成し；前記第１マスクによりマスクされない前記絶縁
層の領域を除去し；ダイオードの前記ｐ＋型領域を形成
するために、前記第１樹脂マスクを横切って、ＩＩＩ〜
Ｖ族の材料からなる層にアクセプタイオンを注入し；前
記第１マスクを除去し；得られた構造上に第２絶縁層を
堆積し；注入されたアクセプタイオンを電気的に活性化
するために前記構造を再焼成し；前記構造上に、実現す
べきダイオードの♂型領域の像を示すｙｊｇ２マスクを
形成し；前記第２マスクによりマスクされない前記Ｍ１
および第２絶縁層の領域を除去し；前記第２樹脂マスク
上に第１金鵬層を堆積し；実現すべきダイオードのｎ＋
型領域を金属接点の形成を引き起す第２樹脂マスクを除
去し；前記構造上に、前記第１マスクと同一の第３マス
クを堆積し；前記第３マスクによってマスクされない前
記第２絶縁層の領域を除去し；前記第３樹脂マスク上に
第２金１ｍを堆積し；ダイオードの曲記ｐ＋型領域の金
属層の形成を引き起す前記第３樹脂マスクを除去し；前
記構造を再焼成し、前記第１および８２４！！＋＄ｉ層
の残部を除去し；ダイオードの前記ｐ＋型領域を前記ｎ
＋型領域をの間にダイオードのｎ型領域を形成するため
に前記構造を水素化する工程を含む、本発明による方法
の第２の利用モードｔ−Ｗ用するのが好ましい。
ｎ＋型の■〜Ｖ族の材料からなる層は基“板の表面上に
、ケイ素、セレンまたはゲルマニウムイオンのようなド
ナーイオンの注入によるか、分子ジェットま九は蒸気相
中のエピタキシによって形成されることができる。
基板にまで水素化を許容するようにＩＩＩ〜Ｖ族の材料
からなる層の厚さは１μｍ以下である。
本発明はＩＩＩ〜Ｖ族のすべての型の材料に適用される
。事実上、同一または異なることができるｎ＋型層およ
び基板はＩｎＰｓＧａＡｊＧ８８ｅ）、ｒｒ１６ｊｎ８
ｂ＊０　（ｘゝ（１および０　＜　ｙｚ＜　１であるＧ
ａニー、ＡＸ工Ａｓ。
Ｇａ１−、ＩｎｘＡｓ、Ｇａ１−、ＩｎｘＡａｌ−ｙＰ
Ｙ、Ａ１１−ｘＩｎｘＡｓまたはＧａミニ−ニー　Ａｌ
　ｙ　Ａ’　　から作られることができる。
上記ダイオードの製造方法は、とくにＧａＡｓ。
ＧａＡｓ／ＧａＡｌＡｓま次はａａ　ＩｎＡｇ／ＩｎＰ
　型のホモまたへテロ接合のバイポーラトランジスタの
エミッターベースダイオードの実現に好都合に適用され
る。
そのために、本発明はさらに、以下の工程、すなわち、
ＩＩＩ〜Ｖ族の材料からなる基板上に、トランジスタの
コレクタｔ−構成するｎ型の這〜Ｖ族の材料からなる第
１層上に、トランジスタのペースを構成するｐ型のＩＩ
Ｉ〜Ｖ族の材料からなる第２層を堆積し；前記ＩＩＩ〜
Ｖ族の材料からなる第２層上に、トランジスタのエミッ
タ全構成するｎ型のＩＩＩ〜Ｖ族の材料からなる第３層
を堆積し；前記ＩＩＩ〜Ｖ族の第３層の表面に、エミッ
タへの電気的接触に使用するｎ＋型のＩＩＩ〜Ｖ族の材
料からなるｗｃ４膚を形成し；ダイオードのｐｆｆｉ領
域を形成する九めに、ｒ型中開領域に隣接してかつＩＩ
Ｉ〜Ｖ族の材料からなる前記第２層にまで深く延びる前
記第４および第３層中にアクセプタイオンを局部的に注
入し；互いに近接してかつそれぞれｐ＋型領域をよびｎ
＋型の中間領域に関連して配置されるＩＩＩ〜Ｖ族の材
料からなる前記第４層の表面に２つの金属接点を作り、
ｐ＋型領域を隣接するこの中間領域の一方の部分は金属
接点を持たずそして他方の部分は金属接点で覆われ、ダ
イオードのｎ＋型の領域に対応し；そして金属接点を持
たない前記中間領域の部分にｎ型領域を形成する友めに
前記構造を水素化し、前記金属接点をこの水素化のマス
クに使用する工程からなることを特徴とするＩＩＩ〜Ｖ
族の材料からなるバイポーラトランジスタの製造方法を
目的とする。
本発明の他の特徴および利点は図示のために示されかつ
限定されない以下の説明からより良好に生じる。
以下の説明はＧｏ　Ａｓからなる基板中に作られるｐ＋
ｎｎ＋ダイオードの製造に関する。しかしながらｍＶｃ
検討したように、ＩＩＩ〜Ｖ族の材料からなる他の基板
が考えられることができる。
方法の第１工程は、Ｈ２ＳＯ，十Ｈ２ｏ２＋Ｈ２０〕ご
とき無機溶媒によって、第３図に示すように、ｎ型のＧ
ａ　Ａｌからなる半絶縁基板２４の表面を化学的に磨く
ことからなる。次いで、前記基板の表面にドナーイオン
を注入することによりｎ＋型のＧａＡ＃からなる層２６
を基板２４０表面に形成する。この注入はとくに２００
ｎｍ程ばの厚さのｎ＋型の層２６を形成するために５・
１０　　ａｔ／、−Ｊの分量および１９０　ｋｅＶのエ
ネルギでケイ素イオンにより実施される。
次に、注入されたドナーイオンｔ−電気的に活性化する
ようく構造の再焼成を行なう。この再焼成はとくにアル
シン雰囲気中で３０分間８５０　’Ｃで実施される。
もちろん、研磨、注入および再焼成の工程を２００ｎｍ
の基板２４の表面２２にｎ＋型のＧａ　Ａｓ層の分子ジ
ェットまたは蒸気相によるエピタキシにより置換するこ
とができる。
次いで、ｎ＋型の７８２６の表面に、約２００ｎｍの絶
縁層２８をプラズマ補助蒸気相中の化学的堆積（ｐＢｉ
ｃｖｏ）により堆積する。この絶縁層はチッ化ケイ素（
ｓｉ、Ｎ、）または酸化ケイ素（ｓｉｏ２）　　から作
られることができる。
絶縁／１１２８上には、そこで代表的なフォトリングラ
フ法によって、実現すべきダイオードのｐ型領域の像を
示す樹脂マスク３０を形成する。とくに、この樹脂マス
ク３０は開口３２ｆ、含んでいる。
この樹脂マスク３０を横切って、マスクされてない絶縁
層２８の領域を除去することからなる絶縁層２８の、第
４図に示されるように、グラビアを行なう。このグラビ
アはＣＦ　　またはＣａＦ３ｔ−アタック剤として利用
するプラズマグラビアによるかま念は７ノ化水素酸の緩
衝液を加えられた溶液を利用することにより化学的アタ
ックによって等方性の方法で実施されることができる。
そこで絶縁体２８および樹脂３０で覆われないｎ型層２
６および基板２４の領域中にアクセプタイオンのイオン
注入３４を行なう。このイオン注入は中間領域と呼ばれ
るｎ＋型領域を５７隣接してかつ樹脂マスク３０の開口
３２に対して中心を合せられるｐ型領域３６の獲得を許
容する。
この注入は厚さ約５００ｎｍの領域３６の獲得に通じる
ｑ＊１ｏ　　ａｔ／ｃｄの分量および３５０ｋｅｙのエ
ネルギでＭｇ＋イオンにより実施される。このイオン注
入にけ６・１０”’ａｔ／ｅＪの分量および３０　ｋｅ
ＶのエネルギでＭｇ＋イオンの第２の注入が続き、した
がって領域３６の表面の良好な電気的導通を保証する。
方法の次の工程はジ造上に、すなわちマスク３０および
ｐ＋型の領域３６上に約３００ｎｍの第１導電層３８を
堆積することからなる。この層３８は真空蒸発によＶ堆
積されるチタンおよび金の多層材料のごとき耐熱性材料
から作られる。
次いでケトン中の溶解により、樹脂マスク３０を除去し
、これはしたがって樹脂の上方にある導電材料６８の除
去を引き起す。この技術は「リフトオフ」の名で知られ
ている。得られる構造ハ第５図に示されるものである。
この図では、得られたｐ＋型領域を３６金属接点は符号
４０を有している。金属接点４０およびｐ＋＋注入領域
が同一樹脂マスク３０ｔ−利用することにより作られる
ことがｐ＋型領域を上自動位置決めされる。
方法の次の工程は、第６図に示されるように、実現すべ
きダイオードのｎ”ｆｆｉ領域の像を示す第２樹脂マス
ク４２を作ることからなる。このために代表的なフォト
リングラフ法により作られるこの樹脂マスク４２は開口
４４を含んでいる。
次いで、樹脂４２によって被覆されてない絶縁層領域２
８を除去する。これはＣＦ４または（”ＨＦ’３をアタ
ック剤として利用することにより等方性のプラズマグラ
ビアによるかまたはフッ素化水素酸の緩衝液を加えた溶
液による化学的アタックによりなされる。
樹脂マスク４２および実現すべきダイオードのｎ＋型領
域を上、直空蒸着により第２導電層４６を堆積する。こ
の層４６は耐熱性材料からかっとくにゲルマニウム、モ
リブデン、チタンおよび金からなる多層材料から作られ
る。この層４６は３００ｎｍ程度の厚さを有する。
次いで、第７図に示されるように、「リフトオフ」によ
って、実現すべきｎ型領域の金＠接点４８の獲得に至る
ようにケトン中での溶解により第２樹脂マスク４２を除
去する。
次いで、オーム接触を実現するダイオードのｐ＋および
ｎ＋型領域を金属接点４０および４８の台金を形成する
ようにかりｐ＋型領域を３６形成するために注入された
アクセプタイオンを電気的に活性化するように８００℃
でアルミソにより約３０分間構造を熱的に再焼成する。
次いで、第７図に示されるように、緩衝液が加えられた
ＨＦ溶液による化学的アタックによって絶縁層２８の残
部を除去する。
方法の最後の段階は１／２〜１時間の間水素プラズマ４
９の作用に、得られた構造を従わせることからなり、こ
れは金属接点の被覆されてないｎ型領域５７＆の形成に
至りかつオーム接点４０および４８に関連して自己整合
される。このｎ型領域はｎ型基板４２まで侵入する。オ
ーム接点４０および４８はこの水素化・のマスクに役立
つ。
この水素化はｎ＋型中間領域に３７ドナーイオンの中和
によｔ）ｎ型領域３７ａの形成を許容する。
オーム接点４８の下に置かれ次中間領域５７の部分はｐ
＋ｎｎ＋ダイオードのｎ＋型領域を３７ｂ構成する。
第３図ないし第７図を参照して上述された方法は耐熱性
材料、すなわち構造の８００℃での最後の再焼成時に如
何なる損傷も受けない材料からなる接点４０および４８
についてのみ利用し得る。
耐熱性でない金属接点の実現のために、第８図ないし第
１０図に示される本発明の方法の変形例を利用するのが
好ましい。
この変形例は、基板２４およびｎ型ｒｇＩＩ２６へのア
クセプタイオンの注入により、ダイオードのｐ＋型領域
を３６形成後樹脂マスク３０の除去により前述され九方
法から識別される。
樹脂マスク３０の除去後、得られた構造上に、かつとく
に絶縁層２８および注入され次領域６６上に、約２００
ｎｍの厚さを有する、プラズマ補助の蒸気相中の化学的
堆積技術により、第８図に示されるように、他の絶縁層
５０を堆積する。この絶縁層は８１　Ｎ　　または８１
０２から作られる。
次いで領域３６の形成時に注入され次アクセプタイオン
を電気的に活性化するためにアルシ雰囲気下で約３０分
間８００℃の温度で構造を熱的に再焼成する。
そこで実現すべきダイオードのｎ型領域の像を示す第２
の樹脂マスク４２を形成する。マスク４２は代表的なフ
ォトリングラフ法によって形成される。
次いで、樹脂マスク４２によって被覆されてない絶縁層
２８および５０の領域を除去する。これは例えばＨＦの
緩衝液が加えられ几浴液による化学的アタックによって
等方性グラビアにより実施される。得られた構造は第９
図に示されるものである。
マスク４２上および実現すべきダイオードのｎ＋型領域
を上は、次いで真空蒸１着により、耐熱性でない材料か
ら作られる導体層５２を堆積する。この層５２は例えば
、金、ゲルマニウムおよびニッケルの３層の材料から作
られる。これｎ　３００　ｎ　ｍ程度の厚さを有する。
次いで、第１０図に示されるように、［リフトオフ」に
より実現すべきダイオードのｎ＋型領域を金属接点５２
＆に至るように、ケトンへの溶解によって樹脂マスク４
２を除去する。
得られた構造に、そこで実現すべき注入された領域３６
の金属接点の像を示す第１マスク３０（第３図）と同一
の第３の樹脂マスク５４全形成する。とくに、このマス
ク５４は開口５６を含む。
これは代表的なフォトリソグラフ法により実現される。
次いで樹月旨５４によってマスクされないこの膚の領域
を除去することからなる絶縁層５０のグラビアｔ−実施
する。このグラビアは例えばＨＦ溶液を利用することに
より化学的アタックにより等方性で実施される。
それから構造の組体上に、かつとくに樹脂マスク５４お
よびｐ型頭域３６上に第２の金楓層５８を堆積する。金
およびマンガンの２＃材料のごとき非耐熱性材料から作
られるこの層５８は真空蒸着により堆積される。この層
は約３００ｎｍの厚さを有する。
次いで、ケトンへの溶解により、樹脂マスク５４を除去
し、これは「リフトオフ」によりダイオードのｐ＋型領
域を３６金属接点５８ａの形成を引き起す。
そこで金属接点の合金５２ａおよび５８ａを形成するよ
うに４００℃で約３分間構造の熱的再焼成を行なう。と
くに、ｐ＋型領域を金属接点５８＆はＡｕＭｎからなり
かつｎ４型領域の金属接点はＡｕＧｅＮｉ　　からなる
。
絶Ｒ漕２８および５０の残部を除去しかつｎ型領域を形
成するために構造を水素化してなるダイオードの最後の
製造工程はＮ７図に関連して前述された工程と同一であ
る。
第１１図には、そのエミッタが第３図ないし第１０図に
関連して説明されたように作られるｐ＋ｎｎ＋ダイオー
ドを含むヘテロ接合のバイポーラトランジスタを略示し
ている。
このトランジスタは基板６４．６６．６８および７０か
ら出発することにより参照されるｎ＋型。
ＧａＡｓからなる半導体基板上の分子ジェットまたは蒸
気相中でエピタキシされ念複敬の層を含んでいる。
ｎ型の、０　（ｘ　（１であるｏａ　ｘ−Ｘ　ＡＩ　Ｘ
　Ａｓ　　からなる層６４はトランジスタのコレクタを
構成する。
例えばＧａ　ｏ、　ａ　ＡＸ　０．４１Ｂ　　から作ら
れるこの層は２〜４μｍの厚さｔｗする。コレクタの全
１！ｉｉ接点６４はとくにｓｏｏｎｍのＡｕＧａＮｉ　
　からなる導体層７２によって作られる。
ｐ型のＧａ　ｋｍからなる層６６はバイポーラトランジ
スタのペース′ｆｒ＃ｌｌ成する。それは３００ｎｍの
厚さを有しかつトランジスタのエミッタを構成するｎ型
のＧａエーエ入１工Ａ８　　からなる層６８が上方に置
かれる。この／１１６８は例えば１μｍの厚さを有しか
つＧａ　ｏ、　ａ　Ａｌ　ｏ、　４八８　から作られる
。層７０はｎ＋型のＧａＡａから作られかつエミッタ６
８上への接触全許容する。それは約７ＱＱｎｍである。
本発明（Ｎ３図）によれば、層６８および７０内にトラ
ンジスタのベース６６にまで侵入するｐ＋＋注入領域７
４を実現する。トランジスタのベースに接触するこの領
域７４は該領域７４が１．８９ａ程度の深さを持つよう
にｌＱ　　ａｔ／−の分量および４００　ｋｅＶのエネ
ルギでＭｇ”　（またはベリリウム）イオンを注入する
ことにより形成される。
前述（第４．５ま九は１０図）のごとく、この領域７４
上に次いでベースのオーム接点７６を作る。約３００ｎ
ｍのこの接点はとくに入ｕＭｎ　　から形成される。
次の工程は、第６図ないし第９図に記載されるように、
トランジスタのエミッタ用接点に使用する層７０内にｐ
＋ｎｎ＋ダイオードのｎ型領域７０ａおよびｎ＋型領域
を７０１を実現することからなる。
対応して（第６図および第９図〕、トランジスタのエミ
ッタのｎ＋型領域を７０ｂオーム接点７８を形成する。
この接点は３ＱＱｎｍの厚さを有しかつとくにＡｕＧｅ
Ｎｉ　　から作られる。
もちろん前記説明は例示のためのみに示されており、あ
らゆる変更が、本発明の枠組から逸脱することなく、考
えられることができる。とくに、ダイオードおよび／ま
７′ｃはバイポーラトランジスタの種々の半導体膚の厚
さ、分量および組成は変更されることができる。
【図面の簡単な説明】
ｓｇ１図は従来のｐ＋ｎｎ＋ダイオードを略示する縦断
面図、 第２図は第１図のｐ＋ｎｎ＋ダイオードの実現方法を略
示する縦断面図、 鷹３図ないし第７図は本発明による製造方法の第１使用
モードを略示する縦断面図、 第８図ないし第１０図は本発明による製造方法の第２利
用モードを略示する縦断面図、纂１１図はベースとエミ
ッタとの間に本発明による方法によって作られるｐ　ｎ
ｎ　　ダイオードを含むヘテロ接合のバイポーラトラン
ジスタを略示する縦断面図である。 図中、符号２４．６８は基板、２６．７０はＩ〜Ｖ族の
材料からなる膚、２８ｉ！絶縁層、３０は纂１マスク、
３６．７４はｐ＋型領域を３７はｎ＋型領域を３７ａＨ
ｎ型領域、３７１）はｎ型領域、４０．４８．５２ａ　
、５８ａ　、７６．７８は金属接点、４２は第２樹脂マ
スク、４９は水素化、５０は第２絶縁層、５２は第１金
属層、５４は第５マスク、６２はＩＩＩ〜Ｖ族の材料か
らなる基板、６４は厘〜Ｖ族の材料からなる第１ＮＩ、
６６は第２層。 ７０は第４！＠、７４はｐ＋型領域をある。 代理人　弁理士　佐　々　木　清　隆、゛。 （外３名）°“−゛・−１′ ＦＩＧ、　２ ｈ　　　　　寸　　　　の の　　　　　　へ の　　　　　　び

Claims (9)

    【特許請求の範囲】
  1. （１）ｐ＾＋型領域、ｎ型領域およびｎ＾＋型領域を含
    むIII〜Ｖ族の材料からなる半導体基板中のｐ＾＋ｎｎ
    ＾＋ダイオードの製造方法において、以下の工程、すな
    わち、 前記基板の表面にｎ＾＋型のIII〜Ｖ族の材料からなる
    層を形成し、 ｎ＾＋型の中間領域に隣接してダイオードのｐ＾＋型領
    域を表面に形成するためにIII〜Ｖ族の材料からなる前
    記層中にアクセプタイオンを局部的に注入し、互いに近
    接してかつそれぞれｐ＾＋型領域およびｎ＾＋型の中間
    領域に関連して配置されるIII〜Ｖ族の材料からなる層
    の表面に２つの金属接点を作り、ｐ＾＋型領域に隣接す
    るこの中間領域の一方の部分は金属接点を持たずそして
    他方の部分は金属接点で覆われ、ダイオードのｎ＾＋型
    の領域に対応し、金属接点を持たない前記中間領域の部
    分にｎ型領域を形成するために前記構造を水素化し、前
    記金属接点をこの水素化のマスクに使用する工程からな
    ることを特徴とするIII〜Ｖ族の材料からなる半導体基
    板中のｐ＾＋ｎｎ＾＋ダイオードの製造方法。
  2. （２）前記水素化は前記構造に水素プラズマを受けさせ
    ることにより実現されることを特徴とする特許請求の範
    囲第１項に記載のIII〜Ｖ族の材料からなる半導体基板
    中のｐ＾＋ｎｎ＾＋ダイオードの製造方法。
  3. （３）III〜Ｖ族の材料からなる層を形成し、前記III〜
    Ｖ族の材料からなる層上に絶縁層を堆積し、 実現すべきダイオードのｐ＾＋型領域の像を示す第１樹
    脂マスクを前記絶縁層上に形成し、 前記第１マスクによりマスクされない前記絶縁層の領域
    を除去し、 ダイオードのｐ＾＋型領域を形成するために、前記第１
    樹脂マスクを横切つて、III〜Ｖ族の材料からなる層に
    アクセプタイオンを注入し、 前記第１樹脂マスク上に第１金属層を堆積し、ダイオー
    ドのｐ＾＋型領域の金属接点の形成を引き起す前記第１
    樹脂マスクを除去し、 得られた構造上に、実現すべきダイオードのｎ＾＋型領
    域の像を示す第２樹脂マスクを形成し、前記第２マスク
    によりマスクされない前記絶縁層の領域を除去し、 前記第２マスク上に第２金属層を堆積し、 実現すべきダイオードの前記ｎ＾＋型領域の金属接点の
    形成を引き起す第２樹脂マスクを除去し、前記構造を再
    焼成し、 前記絶縁層の残部を除去し、そして ダイオードの前記ｐ＾＋型領域と前記ｎ＾＋型領域との
    間にダイオードの前記ｎ型領域を形成するために前記構
    造を水素化する連続工程からなることを特徴とする特許
    請求の範囲第１項に記載のIII〜Ｖ族の材料からなる半
    導体基板中のｐ＾＋ｎｎ＾＋ダイオードの製造方法。
  4. （４）III〜Ｖ族の材料からなる層を形成し、前記III〜
    Ｖ族の材料からなる層上に絶縁層を堆積し、 実現すべきダイオードのｐ＾＋型領域の像を示す第１樹
    脂マスクを前記絶縁層上に形成し、 前記第１マスクによりマスクされない前記絶縁層の領域
    を除去し、 ダイオードの前記ｐ＾＋型領域を形成するために、前記
    第１樹脂マスクを横切つて、III〜Ｖ族の材料からなる
    層にアクセプタイオンを注入し、 前記第１マスクを除去し、 得られた構造上に第２絶縁層を堆積し、 注入されたアクセプタイオンを電気的に活性化するため
    に前記構造を再焼成し、 前記構造上に、実現すべきダイオードのｎ＾＋型領域の
    像を示す第２マスクを形成し、 前記第２マスクによりマスクされない前記第１および第
    ２絶縁層の領域を除去し、 前記第２樹脂マスク上に第１金属層を堆積し、実現すべ
    きダイオードのｎ＾＋型領域の金属接点の形成を引き起
    す第２樹脂マスクを除去し、 前記構造上に、前記第１マスクと同一の第３マスクを堆
    積し、 前記第３マスクによつてマスクされない前記第２絶縁層
    の領域を除去し、 前記第３樹脂マスク上に第２金属層を堆積し、ダイオー
    ドの前記ｐ＾＋型領域の金属層の形成を引き起す前記第
    ３樹脂マスクを除去し、 前記構造を再焼成し、 前記第１および第２絶縁層の残部を除去し、ダイオード
    の前記ｐ＾＋型領域と前記ｎ＾＋型領域との間にダイオ
    ードのｎ型領域を形成するために前記構造を水素化する
    連続工程からなることを特徴とする特許請求の範囲第１
    項に記載のIII〜Ｖ族の材料からなる半導体基板中のｐ
    ＾＋ｎｎ＾＋ダイオードの製造方法。
  5. （５）前記基板および／またはIII〜Ｖ族の材料からな
    る層はＧａＡｓ、Ｉｎｐ、ｘが０＜ｘ＜１であるＧａ＿
    １＿−＿ｘＡｌ＿ｘＡｓまたはＧａ＿１＿−＿ｘＩｎ＿
    ｘＡｓにより形成されることを特徴とする特許請求の範
    囲第１項に記載のIII〜Ｖ族の材料からなる半導体基板
    中のｐ＾＋ｎｎ＾＋ダイオードの製造方法。
  6. （６）III〜Ｖ族の材料からなる前記層は多くても１ミ
    クロンに等しい厚さを有することを特徴とする特許請求
    の範囲第１項に記載のIII〜Ｖ族の材料からなる半導体
    基板中のｐ＾＋ｎｎ＾＋ダイオードの製造方法。
  7. （７）III〜Ｖ族の材料からなる前記層は分子ジェット
    によるかまたは蒸気相中のエピタキシによつて形成され
    ることを特徴とする特許請求の範囲第１項に記載のIII
    〜Ｖ族の材料からなる半導体基板中のｐ＾＋ｎｎ＾＋ダ
    イオードの製造方法。
  8. （８）III〜Ｖ族の材料からなる前記層は前記基板の表
    面にドナーイオンを注入することにより形成され、この
    イオン注入に再焼成が続くことを特徴とする特許請求の
    範囲第１項に記載のIII〜Ｖ族の材料からなる半導体基
    板中のｐ＾＋ｎｎ＾＋ダイオードの製造方法。
  9. （９）ベースとエミッタ間にｐ＾＋ｎｎ＾＋ダイオード
    を含むIII〜Ｖ族の材料からなるバイポーラトランジス
    タの製造方法において、以下の工程、すなわち、III〜
    Ｖ族の材料からなる基板上に、トランジスタのコレクタ
    を構成するｎ型のIII〜Ｖ族の材料からなる第１層を形
    成し、 前記III〜Ｖ族の材料からなる第１層上に、トランジス
    タのベースを構成するｐ型のIII〜Ｖ族の材料からなる
    第２層を堆積し、 前記III〜Ｖ族の材料からなる第２層上に、トランジス
    タのエミッタを構成するｎ型のIII〜Ｖ族の材料からな
    る第３層を堆積し、 前記III〜Ｖ族の第３層の表面に、エミツタへの電気的
    接触に使用するｎ＾＋型のIII〜Ｖ族の材料からなる第
    ４層を形成し、 ダイオードのｐ＾＋型の領域を形成するために、ｎ＾＋
    型中間領域に隣接してかつIII〜Ｖ族の材料からなる前
    記第２層にまで深く延びる前記第４および第３層中にア
    クセプタイオンを局部的に注入し、互いに近接してかつ
    それぞれｐ＾＋型領域およびｎ＾＋型の中間領域に関連
    して配置されるIII〜Ｖ族の材料からなる前記第４層の
    表面に２つの金属接点を作り、ｐ＾＋型領域に隣接する
    この中間領域の一方の部分は金属接点を持たずそして他
    方の部分は金属接点で覆われ、ダイオードのｎ＾＋型の
    領域に対応し、金属接点を持たない前記中間領域の部分
    にｎ型領域を形成するために前記構造を水素化し、前記
    金属接点をこの水素化のマスクに使用する工程からなる
    ことを特徴とするｐ＾＋ｎｎ＾＋ダイオードを含むIII
    〜Ｖ族の材料からなるバイポーラトランジスタの製造方
    法。
JP62250046A 1986-10-06 1987-10-05 ３〜５族の材料からなる半導体基板中のｐ＋ｎｎ＋ダイオードの製造方法および該ダイオードを含むバイポーラトランジスタの製造方法 Pending JPS63148624A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8613885 1986-10-06
FR8613885A FR2604828B1 (fr) 1986-10-06 1986-10-06 Procede de fabrication d'une diode p+nn+ et d'un transistor bipolaire comportant cette diode, utilisant l'effet de neutralisation des atomes donneurs par l'hydrogene atomique

Publications (1)

Publication Number Publication Date
JPS63148624A true JPS63148624A (ja) 1988-06-21

Family

ID=9339576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62250046A Pending JPS63148624A (ja) 1986-10-06 1987-10-05 ３〜５族の材料からなる半導体基板中のｐ＋ｎｎ＋ダイオードの製造方法および該ダイオードを含むバイポーラトランジスタの製造方法

Country Status (5)

Country Link
US (1) US4936781A (ja)
EP (1) EP0263755B1 (ja)
JP (1) JPS63148624A (ja)
DE (1) DE3770569D1 (ja)
FR (1) FR2604828B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093280A (en) * 1987-10-13 1992-03-03 Northrop Corporation Refractory metal ohmic contacts and method
FR2635611B1 (fr) * 1988-08-18 1990-10-19 Centre Nat Rech Scient Procede de neutralisation des atomes accepteurs dans inp de type p
US5179029A (en) * 1990-02-07 1993-01-12 At&T Bell Laboratories Hydrogen plasma passivation of GaAs
JPH06151801A (ja) * 1992-11-13 1994-05-31 Canon Inc 光電変換装置及び光電変換装置の製造方法
US5362657A (en) * 1992-11-25 1994-11-08 Texas Instruments Incorporated Lateral complementary heterojunction bipolar transistor and processing procedure
US5872387A (en) * 1996-01-16 1999-02-16 The Board Of Trustees Of The University Of Illinois Deuterium-treated semiconductor devices
US5744202A (en) * 1996-09-30 1998-04-28 Xerox Corporation Enhancement of hydrogenation of materials encapsulated by an oxide

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4315782A (en) * 1980-07-21 1982-02-16 Rca Corporation Method of making semiconductor device with passivated rectifying junctions having hydrogenated amorphous regions
DE3047870A1 (de) * 1980-12-18 1982-07-15 Siemens AG, 1000 Berlin und 8000 München "pn-diode und verfahren zu deren herstellung"
FR2517883A1 (fr) * 1981-12-09 1983-06-10 Thomson Csf Dispositif semi-conducteur a faible capacite parasite muni de connexions externes prises au moyen de poutres
US4728616A (en) * 1982-09-17 1988-03-01 Cornell Research Foundation, Inc. Ballistic heterojunction bipolar transistor
US4584028A (en) * 1984-09-24 1986-04-22 Rca Corporation Neutralization of acceptor levels in silicon by atomic hydrogen
JPH0744182B2 (ja) * 1984-11-09 1995-05-15 株式会社日立製作所 ヘテロ接合バイポ−ラ・トランジスタ
US4610731A (en) * 1985-04-03 1986-09-09 At&T Bell Laboratories Shallow impurity neutralization
JPH0797589B2 (ja) * 1986-06-26 1995-10-18 ソニー株式会社 ヘテロ接合型バイポ−ラトランジスタの製造方法

Also Published As

Publication number Publication date
EP0263755B1 (fr) 1991-06-05
FR2604828B1 (fr) 1988-12-23
DE3770569D1 (de) 1991-07-11
FR2604828A1 (fr) 1988-04-08
US4936781A (en) 1990-06-26
EP0263755A1 (fr) 1988-04-13

Similar Documents

Publication Publication Date Title
JPH1174286A (ja) 電気的絶縁要素を有する安定化されたバイポーラトランジスタ
JP3386207B2 (ja) Ｉｉｉ−ｖ族物質のヘテロ構造のエッチング方法
KR970010738B1 (ko) 반도체 소자 제조방법
JPH0797589B2 (ja) ヘテロ接合型バイポ−ラトランジスタの製造方法
EP0177246B1 (en) Heterojunction bipolar transistor and method of manufacturing the same
JPH084091B2 (ja) プレ−ナ型ヘテロ接合バイポ−ラデバイスおよびその製作方法
US5631173A (en) Method for forming collector up heterojunction bipolar transistor having insulative extrinsic emitter
KR900000585B1 (ko) 반도체 집적회로 장치 및 그 제조 방법
JPH04234130A (ja) 自己整合ヘテロ接合バイポーラ・トランジスタの製造方法
JPS63148624A (ja) ３〜５族の材料からなる半導体基板中のｐ＋ｎｎ＋ダイオードの製造方法および該ダイオードを含むバイポーラトランジスタの製造方法
US7029965B2 (en) Semiconductor device and manufacturing method thereof
JP2851044B2 (ja) 半導体装置の製造方法
JP3368449B2 (ja) 半導体装置及びその製造方法
JPH01130566A (ja) エミツタ‐ベース複合体の製法
US5471078A (en) Self-aligned heterojunction bipolar transistor
JPH04275433A (ja) 半導体装置の製造方法
JP3688952B2 (ja) ヘテロ接合バイポーラトランジスタ集積化受光回路及びその製造方法
JPH0523497B2 (ja)
JP2611474B2 (ja) 化合物半導体装置の製造方法
JPH0810705B2 (ja) 集積回路装置
JP2976664B2 (ja) バイポーラトランジスタの製造方法
JPS61280665A (ja) ヘテロ接合バイポ−ラトランジスタ及びその製造方法
JPS6114755A (ja) 半導体トランジスタおよびその製造方法
JP2002134525A (ja) ヘテロ接合バイポーラトランジスタとその製造方法
JPH08264724A (ja) 半導体装置およびその製造方法