KR100695306B1 - 피아이엔 다이오드의 제조 방법 - Google Patents

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Abstract

기판 위에 금속층을 증착하고 패터닝하여 n+ 오믹 접촉층을 형성하고, 오믹 접촉층 위에 n+ a-Si 층을 형성한다. 다음, n+ a-Si 층 위에 진성 a-Si 층을 형성하고, 진성 a-Si 층 상부에 B2Hx+ 형태의 이온을 주입하여 진성 a-Si 층 위에 p+ a-Si 층을 형성한다. 다음, p+ a-Si 층 위에 ITO를 증착하고 어닐링하여 p+ 오믹 접촉층을 형성한다. 다음, 기판 위에 질화 규소와 같은 절연 물질로 이루어진 보호막을 형성하고, n+ 오믹 접촉층을 노출시키는 접촉 구멍과 p+ 오믹 접촉층을 노출시키는 접촉 구멍을 형성한다. 다음, 보호막 위에 접촉 구멍을 통해 n+ 오믹 접촉층 및 p+ 오믹 접촉층과 각각 연결되는 데이터 패드와 바이어스 배선을 형성한다. 여기서, p+ a-Si 층을 형성할 때 화학 기상 증착법을 사용하지 않고 이온 주입법을 사용하므로 화학 기상 증착 장비의 오염을 방지하여 유지 보수가 간편해진다. 또한, 이온 주입 시 a-Si 층에 주입되는 이온은 B2Hx인데, H 원소도 함께 주입되므로 이후 어닐링 공정에서 a-Si 막 내의 결점을 보완하여 막질이 향상된다.
PIN 다이오드, 화학 기상 증착법, 이온 주입

Description

피아이엔 다이오드의 제조 방법{manufacturing method of PIN diode}
도 1은 본 발명의 실시예에 따른 PIN 다이오드를 도시한 단면도이고,
도 2는 종래 기술에 따른 PIN 다이오드에서 ITO 오믹 접촉층을 형성한 후의 단면을 확대하여 나타낸 사진이고,
도 3은 도 2의 ITO 오믹 접촉층 위에 형성되어 있는 보호막의 표면을 확대하여 나타낸 사진이고,
도 4는 도 3의 보호막의 표면을 낮은 배율로 확대하여 나타낸 사진이고,
도 5는 본 발명의 실시예에 따른 PIN 다이오드에서 보호막의 표면을 확대하여 나타낸 사진이고,
도 6은 종래 기술에 따른 PIN 다이오드에서 I-V 곡선을 측정하여 도시한 그래프이고,
도 7은 본 발명의 실시예에 따른 PIN 다이오드에서 I-V 곡선을 측정하여 도시한 그래프이다.
본 발명은 피아이엔 다이오드의 제조 방법에 관한 것으로, 더욱 상세하게는 양산에 유리한 피아이엔 다이오드의 제조 방법에 관한 것이다.
다이오드는 전자 현상을 이용하는 2단자 소자로서, 그 종류에는 정류와 스위칭(switching) 특성을 나타내는 접합 다이오드, p와 n 두 영역 사이에서 터널 효과에 의해 나타나는 음성 저항(전압은 증가하는데 전류는 감소하는 특성)을 이용하여 스위칭, 발진 및 증폭 기능을 얻는 터널 다이오드, pn 접합에 빛을 쪼여 발생한 반송자(carrier)에 의해 전류 또는 기전압이 발생하는 광 다이오드 등을 들 수 있다.
이와 같이 다이오드는 여러 가지 용도로 사용되고 있으며, 광 다이오드 중에서도 광신호를 검출하여 이를 같은 정보를 가진 전기적인 신호로 바꾸어주는 역할을 하는 광검출기에 대해서 살펴 본다.
광검출기는 동종 혹은 이종의 반도체 접합면에서 반송자 생성과 전송 특성을 이용한 소자이다. 반도체 위에 pn 접합을 만들고 접합 계면에 빛을 쬐면, 광자 에너지를 흡수한 반송자가 생성된다. 광검출기에서 발생한 반송자의 흐름이 전류를 발생시키고 이는 외부 회로와 상호 작용에 의해 입사한 광신호에 상응하는 전기적인 신호가 된다.
광검출기의 종류에는 PN 다이오드, PIN 다이오드, 금속/반도체/금속 다이오드, 양자우물형다단계 다이오드 등이 있다.
이 중에서, PIN(p-type semiconductor/intrinsic semiconductor /n-type semiconductor) 다이오드는 p, n 영역 사이에 진성 반도체 영역을 끼워 넣은 접합 구조를 지니며 외부 전류에 의해 역바이어스를 걸어 더욱 빠르게 작동하는 장점이 있다.
이와 같은 PIN 다이오드를 제조할 때, 일반적으로 인시튜(in-situ)로 화학 기상 증착법(CVD: chemical vapor deposition)을 사용하여 제조한다. 이때, p형 반도체층을 형성하기 위해서 도핑 기체로 B2H6를 사용하며, n형 반도체층을 형성하기 위해서 도핑 기체로 PH3를 사용한다. 이때, p형 반도체층, 진성 반도체층, n형 반도체층을 형성하기 위해 각 층을 다른 챔버에서 형성하는 인라인(in-line) 방식을 사용하는 경우에는 입자(particle)에 의한 불량이 발생하기 쉽고 양산성이 떨어진다. 특히, B2H6 기체의 경우 점착성을 지니고 있어서 챔버를 유지 보수하는데 어려움이 있다. 한편, 인라인 방식 외에도 매엽식을 사용하기도 하지만, 이 역시 앞서 설명한 B2H6에 의한 챔버의 유지 보수에 어려움이 있으므로 p형 반도체층, n형 반도체층 및 진성 반도체층을 인시튜로 형성하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 PIN 다이오드를 제조하는데 있어서 장비 관리가 용이하고 양산성이 우수한 방법을 제공하는 것이다.
이러한 과제를 달성하기 위하여 본 발명에서는 p형 반도체층을 형성할 때 이온 주입법을 사용한다.
본 발명에 따르면, 기판 위에 n+ 오믹 접촉층을 형성하고, 오믹 접촉층 위에 n+ a-Si 층을 형성한다. 다음, n+ a-Si 층 위에 진성 a-Si 층을 형성하고, 진성 a-Si 층 상부에 p형 불순물 이온을 주입하여 p+ a-Si 층을 형성한다. 다음, p+ a- Si 층 위에 p+ 오믹 접촉층을 형성한 후, n+ 오믹 접촉층과 p+ 오믹 접촉층을 각각 노출시키는 접촉 구멍을 갖는 보호막을 형성한다. 다음, 접촉 구멍을 통해 n+ 오믹 접촉층과 p+ 오믹 접촉층과 각각 연결되는 금속층을 형성한다.
여기서, p형 불순물 이온은 B2Hx 이온일 수 있다.
한편, p+ 오믹 접촉층은 ITO로 형성하며, 보호막은 질화 규소로 형성할 수 있다.
이러한 본 발명에서는 이온 주입 시 a-Si 층에 주입되는 이온은 B2Hx인데, H 원소도 함께 주입되므로 이후 어닐링 공정에서 a-Si 막 내의 결점을 보완하여 막질이 향상되며, ITO 힐록을 줄여 보호막 표면을 개선할 수 있고, 장비 관리가 쉬워 대량 생산이 용이하다.
그러면, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 PIN 다이오드의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
먼저, 도 1을 참조하여 본 발명의 실시예에 따른 PIN 다이오드의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 PIN 다이오드의 구조를 도시한 단면도이다.
도 1에서와 같이, 글래스 기판(10) 위에 n+ 오믹 접촉층(20)이 형성되어 있고, 오믹 접촉층(20) 위에 500Å의 두께를 갖는 n+ a-Si 층(30)이 형성되어 있다. n+ a-Si 층(30) 위에 1㎛의 두께를 갖는 진성 a-Si 층(40)이 형성되어 있다. 진성 a-Si 층(40) 위에는 B2Hx+ 형태의 이온이 주입되어 있으며, 500Å의 두께를 갖는 p+ a-Si 층(50)이 형성되어 있다. p+ a-Si 층(50) 위에 ITO로 이루어진 p+ 오믹 접촉층(60)이 형성되어 있다. p+ 오믹 접촉층(60) 위에는 보호막(70)이 기판(10) 전면에 걸쳐 형성되어 있으며 보호막(70)에는 n+ 오믹 접촉층(20)을 노출시키는 접촉 구멍(81)과 p+ 오믹 접촉층(60)을 노출시키는 접촉 구멍(82)이 형성되어 있다. 보호막(70) 위에는 접촉 구멍(81)을 통해 n+ 오믹 접촉층(20)과 연결되는 데이터 패드(91)가 형성되어 있으며, 접촉 구멍(82)을 통해 p+ 오믹 접촉층(60)과 연결되는 바이어스 배선(92)이 형성되어 있다.
그러면, 본 발명의 실시예에 따른 PIN 다이오드의 제조 방법에 대하여 설명한다.
먼저, 글래스 기판(10) 위에 금속층을 증착하고 패터닝하여 n+ 오믹 접촉층(20)을 형성한다.
다음, 오믹 접촉층(20) 위에 500Å의 두께로 n+ a-Si 층(30)을 형성한다.
다음, n+ a-Si 층(30) 위에 1㎛의 두께를 갖는 진성 a-Si 층(40)을 형성한다.
다음, 진성 a-Si 층(40) 상부에 B2Hx+ 형태의 이온을 주입하여 진성 a-Si 층(40) 위에 500Å의 두께를 갖는 p+ a-Si 층(50)을 형성한다.
다음, p+ a-Si 층(50) 위에 ITO를 증착하고 어닐링하여 p+ 오믹 접촉층(60)을 형성한다.
다음, 기판(10) 전면에 질화 규소와 같은 절연막으로 이루어진 보호막(70)을 형성하고, n+ 오믹 접촉층(20)을 노출시키는 접촉 구멍(81)과 p+ 오믹 접촉층(60)을 노출시키는 접촉 구멍(82)을 형성한다.
다음, 보호막(70) 위에 접촉 구멍(81, 82)을 통해 각각 n+ 오믹 접촉층(20)과 p+ 오믹 접촉층(60)에 연결되는 데이터 패드(91)와 바이어스 배선(92)을 형성한다.
여기서, p+ a-Si 층(50)을 형성할 때 화학 기상 증착법을 사용하지 않고 이온 주입법을 사용하므로 화학 기상 증착 장비의 오염을 방지하여 유지 보수가 간편해진다. 또한, 이온 주입 시 a-Si 층에 주입되는 이온은 B2Hx인데, H 원소도 함께 주입되므로 이후 어닐링 공정에서 a-Si 막 내의 결점을 보완하여 막질이 향상된다.
한편, 이와 같이 제조된 PIN 다이오드에서 막질이 전반적으로 개선되는데, 이에 대하여 종래의 화학 기상 증착법으로 형성한 p+ a-Si 층(50)의 막질과 비교하여 도 2 내지 도 7을 참조하여 설명한다.
먼저, 도 2는 종래 기술에 따른 PIN 다이오드에서 ITO 오믹 접촉층을 형성한 후의 단면을 확대하여 나타낸 사진이고, 도 3은 도 2의 ITO 오믹 접촉층 위에 형성되어 있는 보호막의 표면을 확대하여 나타낸 사진이고, 도 4는 도 3의 보호막의 표면을 낮은 배율로 확대하여 나타낸 사진이고, 도 5는 본 발명의 실시예에 따른 PIN 다이오드에서 보호막의 표면을 확대하여 나타낸 사진이다.
도 2에서와 같이, 화학 기상 증착법을 사용하여 p+ a-Si 층(50)을 형성하였 을 때 p+ a-Si 층(50) 위에 ITO 오믹 접촉층(60)을 형성한 후의 단면을 확대하여 보면, ITO 오믹 접촉층(60)은 표면이 균일하지 않은 언덕 모양의 힐록(hillock)(H)이 발생하였음을 볼 수 있다. 이와 같이 ITO 힐록이 발생한 경우에는 그 위에 보호막(70)을 형성하였을 때 도 3 및 도 4에서와 같이, 표면이 울퉁불퉁한 헤이즈(haze)가 발생하였다.
그러나, 본 발명에서와 같이 이온 주입법을 사용하여 p+ a-Si 층(50)을 형성하였을 때는 도 5에서와 같이 ITO 힐록이 감소하여 보호막 표면의 헤이즈 발생을 줄일 수 있다.
그러면, 종래의 화학 기상 증착법으로 p+ a-Si 층을 형성한 경우와 본 발명에 따라 제조한 경우의 I-V 곡선에 대하여 도 6 및 도 7을 참조하여 설명한다.
도 6은 종래 기술에 따른 PIN 다이오드에서 I-V 곡선을 측정하여 도시한 그래프이고, 도 7은 본 발명의 실시예에 따른 PIN 다이오드에서 I-V 곡선을 측정하여 도시한 그래프이다. 가로 방향의 축은 인가된 전압(V)을 나타내고, 세로 방향의 축은 누설 전류(fA)를 나타낸다. 도 6의 11, 21, 31, 41, 51, 61, 71의 각 그래프는 p+ a-Si 층을 형성할 때 화학 기상 증착법을 사용하여 만든 PIN 다이오드의 I-V 곡선을 측정하여 도시한 것이고, 도 7의 12, 22, 32, 42, 52, 62, 72의 각 그래프는 각각 도 6의 11, 21, 31, 41, 51, 61, 71의 그래프와 동일한 조건으로 제조한 PIN 다이오드에서 I-V 곡선을 측정하여 도시한 것인데, p+ a-Si 층을 형성할 때 이온 주입법을 사용한 것이다.
도 6 및 도 7에서와 같이, 화학 기상 증착법을 사용하여 p+ a-Si 층(50)을 형성한 경우와 이온 주입을 통하여 p+ a-Si 층(50)을 형성한 경우 모두 I-V 특성 곡선에는 변화가 없다.
따라서, 본 발명은 동일한 수준의 PIN 다이오드의 제작이 가능하면서 화학 기상 증착 장비의 관리가 용이하고 양산성 측면에서 더 우수한 방법이라 할 수 있다.
이와 같이 본 발명에서는 PIN 다이오드에서 p+ a-Si 층을 형성할 때 이온 주입법을 사용하여 p+ a-Si 층 위에 형성되는 ITO 힐록을 줄여 보호막 표면을 개선할 수 있으며, 장비 관리가 쉽고 대량 생산이 용이하다.

Claims (4)

  1. 기판 위에 n+ 오믹 접촉층을 형성하는 단계,
    상기 오믹 접촉층 위에 n+ a-Si 층을 형성하는 단계,
    상기 n+ a-Si 층 위에 진성 a-Si 층을 형성하는 단계,
    상기 진성 a-Si 층 상부에 p형 불순물 이온을 주입하여 p+ a-Si 층을 형성하는 단계,
    상기 p+ a-Si 층 위에 p+ 오믹 접촉층을 형성하는 단계,
    상기 n+ 오믹 접촉층과 상기 p+ 오믹 접촉층을 각각 노출시키는 접촉 구멍을 갖는 보호막을 형성하는 단계,
    상기 접촉 구멍을 통해 상기 n+ 오믹 접촉층과 상기 p+ 오믹 접촉층과 각각 연결되는 금속층을 형성하는 단계
    를 포함하는 PIN 다이오드의 제조 방법.
  2. 제1항에서,
    상기 p형 불순물은 B2Hx 이온인 PIN 다이오드의 제조 방법.
  3. 제1항에서,
    상기 p+ 오믹 접촉층은 ITO로 형성하는 PIN 다이오드의 제조 방법.
  4. 제1항에서,
    상기 보호막은 질화 규소로 형성하는 PIN 다이오드의 제조 방법.
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