KR102081393B1 - 광 전지용 콘택 형성 방법 - Google Patents

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Abstract

본 개시는 광 전지용 콘택 형성 방법을 제공한다. 본 방법은 반도체 물질의 기판을 제공하는 단계를 포함한다. 기판은 제1 도핑 특성을 갖고 제1 표면 부분들에 위치하는 제1 영역들을 갖는다. 본 방법은 또한 제1 표면 부분들을 포함하는 기판의 표면 상에 패시베이션 층을 퇴적하는 단계를 포함한다. 나아가, 본 방법은 패시베이션 층의 물질이 제1 영역들과 도전층 사이에 샌드위치되도록, 패시베이션 층 상에 도전층을 퇴적하는 단계를 포함한다. 또한, 본 방법은 샌드위치된 패시베이션 층 물질의 유전체 파괴가 국부적으로 유도되게, 제1 영역들과 도전층 사이에 전기장을 인가하는 단계를 포함한다. 제1 영역들은 도핑 특성을 갖고, 본 방법은, 제1 영역들에 있는 패시베이션 층에서 전기 저항이 감소하고, 전기적 콘택이 형성되도록 수행된다.

Description

광 전지용 콘택 형성 방법{A method of forming a contact for a photovoltaic cell}
본 발명은 광 전지(photovoltaic(PV) cell)용 콘택 형성 방법에 관한 것이며, 더욱 상세하게는, 비록 배타적인 것은 아니지만, 광 전지의 후면(rear surface) 상에 콘택을 형성하는 방법에 관한 것이다.
제1 세대의 일반적인 광 전지들은 도핑된 실리콘에 형성되는, 넓은 면적의 p-n 접합들(junctions)을 포함한다. 이러한 광 전지들은 후면 상의 패시베이션(passivation) 층, 및 패시베이션 층을 통해 관통하여 실리콘의 선택된 고 도핑 영역들에 콘택하는 전기적 콘택들을 갖는다.
실리콘의 선택된 고 도핑 영역들에 대한 콘택들의 정렬(alignment) 및 콘택 물질의 전기적 특성들은 태양 전지의 효율성에 영향을 미치며, 개선에 대한 요구가 있다.
본 발명의 제1 측면에서, 광 전지용 콘택 형성 방법이 제공되며, 상기 방법은:
제1 도핑 특성을 갖고 제1 표면 부분에 위치하는 적어도 하나의 제1 영역을 갖는, 반도체 물질의 기판을 제공하는 단계;
적어도 하나의 상기 제1 표면 부분을 포함하는 상기 기판의 표면의 적어도 일 부분 위에 패시베이션 층을 퇴적하는 단계;
상기 패시베이션 층의 물질이 상기 기판의 상기 적어도 하나의 제1 영역과 도전층 사이에 샌드위치 되도록, 상기 패시베이션층 위에 상기 도전층을 퇴적하는 단계; 및
샌드위치된 상기 패시베이션 층 물질의 유전체 파괴가 국부적으로 유도되게, 상기 적어도 하나의 제1 영역과 상기 도전층 사이에 전기장을 인가하는 단계를 포함하고;
상기 방법은, 상기 적어도 하나의 제1 영역에 있는 상기 패시베이션 층에서 전기 저항이 감소하고, 전기적 콘택이 형성되도록 수행된다.
구체적인 일 실시예에서, 상기 기판은 상기 적어도 하나의 제1 영역에 인접하고, 상기 적어도 하나의 제1 영역을 적어도 부분적으로 둘러싸는 적어도 하나의 제2 영역을 포함한다. 상기 적어도 하나의 제2 영역은 상기 적어도 하나의 제1 영역의 도핑 특성과 다른 도핑 특성을 가질 수 있다. 상기 적어도 하나의 제1 영역 및 상기 적어도 하나의 제2 영역은 동일한 극성을 가질 수 있다. 다른 실시예에서, 상기 적어도 하나의 제2 영역은 p-n 접합을 가질 수 있고, 상기 적어도 하나의 제1 영역은 상기 p-n 접합을 통해 관통할 수 있다.
본 방법은 전형적으로, 상기 적어도 하나의 제2 영역과 상기 도전층 사이가 아닌, 상기 적어도 하나의 제1 영역과 상기 도전층 사이에서만 전기적 파괴가 유도되도록 수행된다. 본 방법은 전형적으로, 상기 형성된 콘택에 인접한 상기 패시베이션 층 물질의 패시베이션 특성들이 실질적으로 영향을 받지 않도록 수행된다.
본 방법의 실시예들은 중요한 이점들을 갖는다. 유전체 파괴가 상기 적어도 하나의 제1 영역의 위치들에서만 유도됨에 따라, 상기 콘택은 효율적으로 자기 정렬된다.
본 방법은 전형적으로, 복수의 콘택들이 형성되도록 수행된다.
나아가, 본 방법은 전형적으로, 상기 콘택이 상기 광 전지의 후면 상에 형성되도록 수행된다.
일 실시예에서, 상기 도핑 특성은 도핑 농도이다. 다른 실시예에서, 상기 도핑 특성을 도핑 물질의 타입일 수 있다.
구체적인 실시예에서, 상기 적어도 하나의 제1 영역은 상기 적어도 하나의 제2 영역의 도핑 농도보다 높은 도핑 농도를 갖는다. 예를 들어, 상기 적어도 하나의 제1 영역은 보론 또는 임의의 다른 적절한 도판트 물질로 도핑될 수 있다. 상기 적어도 하나의 제1 영역의 도판트 농도는 1e18/cm3에서 1e21/cm3까지의 범위일 수 있고, 예를 들어, 대략적으로 1e20/cm3 일 수 있다. 상기 적어도 하나의 제2 영역은 또한 보론 또는 다른 임의의 적절한 도판트 물질로 도핑될 수 있다. 상기 적어도 하나의 제2 영역의 도판트 농도는 1e15/cm3에서 1e17/cm3까지의 범위일 수 있고, 예를 들어, 대략적으로 1e16/cm3 일 수 있다.
일 실시예에서, 상기 기판을 제공하는 단계는 상기 적어도 하나의 제1 영역을 형성하는 단계를 포함한다. 상기 적어도 하나의 제1 영역을 형성하는 단계는 열적 확산을 포함할 수 있다. 구체적인 일 실시예에서, 상기 적어도 하나의 제1 영역을 형성하는 단계는 레이저 도핑을 포함한다.
상기 적어도 하나의 제1 영역을 형성하는 단계는 상기 적어도 하나의 제1 표면 부분에 대해 도판트 소스로 기능하는 층을 퇴적하는 단계를 포함할 수 있다. 상기 층은 도판트 물질, 예를 들어, 보론 또는 임의의 다른 적절한 물질을 포함할 수 있다. 상기 층은 스핀-온(spin-on) 퇴적으로 형성될 수 있다. 또한, 상기 적어도 하나의 제1 영역을 형성하는 단계는 상기 도판트 물질이 상기 기판 내에 확산되고, 이에 따라, 상기 적어도 하나의 제1 영역을 형성하도록 상기 적어도 하나의 제1 표면 부분을 향해 선택적으로 레이저 빔을 조사하는 단계를 포함할 수 있다.
본 방법은 상기 적어도 하나의 제1 영역이 형성되었을 때, 도판트 소스로 기능하는 상기 층을 제거하는 단계를 더 포함할 수 있다. 상기 층을 제거하는 단계는 헹굼, RCA 클리닝 및/또는 선택적 에칭(etching)을 포함할 수 있다.
구체적인 일 실시예에서, 상기 기판은 p 타입 기판, 예를 들어, p 타입 실리콘 웨이퍼이다. 또한, 상기 기판은 상술된 방식으로 선택적으로 도핑될 수 있고, 결과적으로, 상기 적어도 하나의 제1 영역은 상기 기판의 나머지 영역들의 일부 또는 전부보다 높은 p 도판트 농도를 가질 수 있다.
다른 실시예에서, 상기 기판은 또한 n 타입 기판일 수 있고, 상기 적어도 하나의 제1 영역은 상기 기판의 상기 나머지 영역들의 일부 또는 전부보다 높은 n 타입 도판트의 농도를 가질 수 있다.
일 실시예에서, 상기 패시베이션 층을 상기 기판의 상기 적어도 일 부분 상에 퇴적하는 단계는 화학 기상 증착(chemical vapour deposition)으로, 예를 들어, 플라즈마 강화(plasma-enhanced) 화학 기상 증착으로 수행된다.
상기 패시베이션 층은 비정질 실리콘 또는 임의의 다른 적절한 유전체 물질을 포함할 수 있다.
상기 패시베이션 층 위에 상기 도전층을 퇴적하는 단계는 열 증착을 이용하여 수행될 수 있다. 다른 실시예에서, 상기 도전층은 스퍼터링 또는 임의의 다른 물리적 또는 화학적 퇴적 기술을 이용하여 상기 패시베이션 층 위에 퇴적될 수 있다.
상기 도전층의 물질은 상기 적어도 하나의 제1 영역의 상기 도핑 특성을 기초로 선택될 수 있다. 예를 들어, 상기 적어도 하나의 제1 영역이 p 도핑된 경우, 상기 도전층의 상기 물질은 적절한 억셉터(acceptor) 물질들로부터 선택될 수 있고, 예를 들어, 알루미늄일 수 있다.
다른 실시예에서, 상기 적어도 하나의 제1 영역이 n 도핑된 경우, 상기 도전층의 상기 물질은 예를 들어, 비소(arsenic)와 같은 적절한 도너(donor) 물질들로부터 선택될 수 있다.
본 방법은 상기 도전층의 적어도 일부를 제거하는 단계를 더 포함할 수 있다.
본 발명의 제2 측면에서, 본 발명의 제1 측면에 따른 콘택을 형성하는 단계를 포함하는, 광 전지 형성 방법이 제공된다.
본 방법의 제3 측면에서, 본 발명의 제2 측면에 따른 방법으로 형성된 광 전지가 제공된다.
본 발명을 충분히 이해하기 위하여, 본 발명의 실시예들은, 단지 예시로서, 첨부된 도면들을 참조하여 이하에서 상술될 것이다.
도 1은 본 발명의 일 실시예에 따른 광 전지용 콘택 형성 방법을 나타내는 흐름도이다.
도 2 내지 도 7은 본 발명의 실시예들에 따라 형성된 광 전지의 구성 요소들의 형성을 예시한다.
도면들을 참조하여, 본 발명의 구체적인 실시예에 따른 광 전지용 콘택 형성 방법(10)이 설명된다. 본 실시예에서, 주된 조명(primary illumination)을 수신하지 않을 것인, 광 전지의 후면 상에 콘택이 형성된다. 본 실시예에서, 광 전지는 적절하게 도핑된 실리콘을 포함한다.
도 1은 광 전지의 후면 상에 콘택을 형성하는 방법(10)을 나타내는 흐름도이다. 도 2 내지 도 7은 광 전지의 형성을 예시하고, 부분적으로 제조된 구성 요소들을 도시한다.
제1 단계(11)에서, 기판(22)이 제공된다. 본 실시예에서, 기판(22)은 p 타입의(p-type) 실리콘 웨이퍼이다. p 타입 실리콘 웨이퍼의 도핑 농도는 대략적으로 1e16/cm3이다.
광 전지는 광 전지가 사용 중일 때 주된 (태양) 조명을 수신하는, 기판(22)의 전면 부분 상의 층(미도시)을 더 포함한다. 예를 들어, 얇은 n 타입 층일 수 있는 상기 층은, 기판(22)과 함께 p-n 접합을 형성하도록 배열된다.
다음 단계(12)에서, 복수의 제1 영역들(24)이 기판(22) 내에 형성된다(도 2 내지 도 7에는 오직 하나의 제1 영역이 도시된다). 제1 영역들(24)은 도 3에 예시적으로 도시된 바와 같이, 기판(22)의 각각의 제1(뒤쪽) 표면 부분들에 위치한다. 제1 영역들은 아일랜드들(islands)의 모양이다.
제1 영역들(24)은 p 타입 실리콘 웨이퍼(22)의 인접 영역들의 도핑 농도와 다른 도핑 농도를 갖는다. 본 실시예에서, 제1 영역들은 고농도로(heavily) p 도핑되고, p 타입 실리콘 웨이퍼(22)의 인접 영역들의 p 도핑 농도보다 높은 p 도핑 농도를 갖는다. 본 예시에서, 고농도로 p 도핑된 영역(24)은 대략적으로 1e20/cm3의 p 도핑 농도를 갖는다.
본 기술 분야에서 통상의 지식을 가진 자는, 설명된 실시예의 변형들에서, 제1 영역이 인접 영역들의 도핑 농도와 다른 도핑 농도 외의 도핑 특성을 또한 가질 수 있다는 점을 이해할 것이다. 예를 들어, 도핑 특성은 도판트(dopant) 타입 또는 물질과 관련될 수 있다.
고농도로 p 도핑된 영역들(24)은 임의의 적절한 방법을 이용하여 형성될 수 있고, 본 예시에서, 이러한 영역들은 레이저 도핑을 이용하여 형성된다. 고농도로 p 도핑된 영역들(24)의 형성은, 고농도로 p 도핑된 영역들(24)의 표면 부분들 상에, 도판트 소스로서 기능하는 물질을 퇴적하는 단계를 포함한다. 본 예시에서, 보론 함유 스핀 온 리퀴드(spin on liquid containing boron)가 p 타입 실리콘 웨이퍼(22)의 후면 부분들 상에 퇴적된다. 이어서, 고농도로 p 도핑된 영역(24)을 형성하기 위하여 보론이 선택적으로 실리콘 웨이퍼(22) 내로 확산되게, 형성된 필름 상으로 레이저 빔을 쏜다(directed). 그 뒤에, 필름은 예를 들어, 헹굼(rinsing) 또는 RCA 클리닝(cleaning)으로 기판(22)의 표면 부분들에서 제거된다.
단계(13)는 실리콘 웨이퍼(22)의 후면 부분들 위에 패시베이션 층(26)을 퇴적한다. 본 예시에서, 패시베이션 층(26)은 비정질 실리콘 층이고, 30 내지 120 nm의 범위의, 구체적으로, 50 내지 70 nm의 범위의, 예를 들어, 대략적으로 50 nm의 두께를 갖는다.
단계(14)는 비정질 실리콘 층(26) 상에 도전층(28)을 퇴적한다. 본 구체적인 실시예에서, 도전층(28)은 알루미늄 층이다. 알루미늄 층(28)은 열 증착법(thermal evaporation)으로 퇴적된다. 그러나, 본 기술 분야에서 통상의 지식을 가진 자는 예를 들어, 스퍼터링(sputtering)과 같은, 도전층을 퇴적하기 위한 다른 적절한 방법들이 예상된다는 점을 이해할 것이다. 나아가, 도전층은 반드시 금속 물질의 형태로 형성되지 않을 수 있다.
단계(15)는 알루미늄 층(28)과 실리콘 웨이퍼(22) 사이에 전기장을 인가한다. 예를 들어, 전압(30)이 역 바이어스로(in reverse bias) 인가된다. 본 예시에서, 도 6에 도시된 바와 같이, 기판(22)은 p 타입이고, 양의 전압(30)이 알루미늄 층(28)으로 인가된다. 다른 실시예에서, 기판은 n 타입 물질을 포함하고, 음의 전압이 도전층에 인가된다.
역 바이어스로 전압(30)을 인가함으로써, 알루미늄 층(28)과 p 타입 실리콘 기판(22) 사이의 패시베이션 층(26)에 걸쳐 전기장이 생성된다. 생성된 전기장의 세기는, 패시베이션 층의 인접 영역들에 걸친 전기장의 세기보다 고농도로 p 도핑된 영역(24)의 바로 위에 위치한 영역(32)에 걸친 전기장의 세기가 더 높다. 본 실시예에서, 고농도로 p 도핑된 영역(24)은 터널링이 발생하기에 충분히 좁은 공핍(depletion) 영역을 형성한다. 따라서, 전기장은 제1 영역들(24)에 있는 패시베이션 층(26)에 걸쳐 주로 인가된다. 패시베이션 층(26)은, 상대적으로 크게 인가된 전기장이 유전체 특성들의 파괴(breakdown) 및 상기 영역(32)에서 패시베이션 층(26)의 전기 저항의 관련된 영구적이고 국부적인 감소를 야기하도록 충분히 얇다. 유전체 파괴(dielectric breakdown)는 "하드(hard)" 파괴이고, 이에 따라, 비정질 실리콘 층(26)은 그것의 절연 특성들을 국부적으로 잃게 된다. 상기 영역들(32)의 국부적인 전기적 특성들의 영구적인 변화는 전기적 콘택의 형성을 야기한다.
하드 유전체 파괴는, 고농도로 p 도핑된 영역들(24) 바로 위의 국부적 영역들(32)에 국한된다. 상기 영역(32)에 인접한 패시베이션 층(26)의 영역들은 인가된 전압(30)에 의해 크게 영향을 받지 않고, 그 결과, 이러한 영역들은 비정질 실리콘의 패시베이션 특성들을 유지한다.
유전체 물질(26)의 하드 파괴를 유도하는데 필요한 바이어스 전압은, 일반적으로 고농도로 p 도핑된 영역들(24) 및 유전체 물질(26)의 물질 특성들에 의존한다. 바이어스 전압은 전형적으로 5 내지 30 V의 범위이며, 예를 들어, 대략적으로 10 V이다. 일반적으로, 바이어스 전압은 유전체 물질(26)의 저항률(resistivity)에 따라 증가한다. 바이어스 전압은 유전체 물질(26)의 두께에 의해 영향을 받고, 유전체 물질(26)의 두께가 증가하는 경우에 증가한다.
본 발명자들은 64 nm 두께의 비정질 실리콘 층의 하드 파괴를 유도하는데 필요한 바이어스 전압이 2 내지 5 V의 범위이고; 10 nm 두께의 알루미늄 옥사이드 층은 5 내지 10 V의 범위이며; 80 nm 두께의 실리콘 리치(rich) 실리콘 나이트라이드 층은 13 내지 18 V의 범위이고, 200 nm의 실리콘 나이트라이드 층은 23 내지 28 V의 범위인 것을 발견했다.
본 발명의 구체적인 실시예에 따른 상기 방법(10)을 수행함으로써, 자기 정렬된(self-aligned) 전기적 콘택이 비정질 실리콘 층(26)의 패터닝 또는 마스킹의 요구 없이 형성된다. 나아가, 패시베이션 층(26)의 상기 영역들(32)에 인접한 영역들의 유전체 특성들이 크게 영향을 받지 않기 때문에, 광 전지의 후면에서 전하 캐리어들(charge carriers)의 재결합이 감소될 수 있다.
본 구체적인 예시에서, 알루미늄 층(28)은 도 7에 도시된 바와 같이 광 전지의 후면 콘택의 일부를 형성한다.
본 방법(10)은 알루미늄 층(28)의 제거 단계를 더 포함할 수 있다.
본 방법(10)의 유익한 실시예들은 광 전지 소자의 에미터(emitter)를 통해 광 전지 소자의 베이스(base)에 대한 콘택들을 형성하는데 이용될 수 있다. 이러한 특정 실시예들에서, 본 방법(10)의 상기 단계들은 p-n 접합을 포함하는 반도체 기판, 예를 들어, 실리콘 웨이퍼 상에서 수행된다. 반도체 기판은 p 타입 실리콘 웨이퍼(11)(베이스)일 수 있고, n 타입 영역(에미터)은 n 타입 원자들의, 예를 들어, 인(phosphorous) 원자들의 확산에 의해 p 타입 실리콘 웨이퍼(11)의 표면 상에 형성될 수 있다. 본 방법(10)의 나머지 단계들은 실리콘 웨이퍼(11)의 n 타입 표면 상에서 수행된다. 본 방법(10)을 이용하여 광 전지 소자의 에미터를 통해 광 전지 소자의 베이스에 콘택하는 것의 일부 이점들은 플로팅 접합 패시베이션(floating junction passivation), 교차 연결된(inter-digitated) 후면 콘택 디자인들의 구현, 및 션트들(shunts)의 최소화를 포함한다.
본 기술 분야에서 통상의 지식을 가진 자는, p 타입 기판 상에 실현된 광 전지 소자에 관하여 설명된 본 발명의 상기 실시예들이 n 타입 기판들 상에 실현된 광 전지 소자들에도 적용될 수 있다는 점을 이해할 것이다. 나아가, 본 기술 분야에서 통상의 지식을 가진 자는 완벽하고 기능적인 광 전지 소자를 실현하기 위하여, 추가적인 제조 단계들이 필요하다는 점을 이해할 것이다. 이러한 추가 제조 단계들은 본 기술 분야에서 공지되었다.
본 기술 분야에서 통상의 지식을 가진 자에게 명백할 수정들 및 변형들은 본 발명의 범위 내인 것으로 여겨진다. 예를 들어, 본 기술 분야에서 통상의 지식을 가진 자는 기판(22)이 n 타입 웨이퍼일 수 있고, 적어도 하나의 제1 영역이 고농도로 n 도핑된 영역일 수 있다는 점을 이해할 것이다. 나아가, 상술된 방법의 변형들은 광 전지의 전면에 선택적인 콘택들을 형성하기 위해 이용될 수 있다.
22: 기판
24: 제1 영역
26: 패시베이션 층
28: 도전층
30: 전압

Claims (19)

  1. 광 전지용 콘택 형성 방법으로서,
    제1 도핑 특성을 갖고 제1 표면 부분에 위치하는 적어도 하나의 제1 영역과, 상기 적어도 하나의 제1 영역에 인접하고 상기 적어도 하나의 제1 영역의 도핑 특성과 다른 도핑 특성을 갖는 적어도 하나의 제2 영역을 갖는, 반도체 물질의 기판을 제공하는 단계;
    적어도 하나의 상기 제1 표면 부분을 포함하는 상기 기판의 표면의 적어도 일 부분 위에 패시베이션 층(passivation layer)을 퇴적하는 단계;
    상기 패시베이션 층의 물질이 상기 기판의 상기 적어도 하나의 제1 영역과 도전층 사이에 샌드위치되고(sandwiched) 상기 도전층이 상기 적어도 하나의 상기 제1 표면 부분의 폭보다 더 큰 폭을 갖도록, 상기 패시베이션 층 위에 상기 도전층을 퇴적하는 단계; 및
    샌드위치된 상기 패시베이션 층 물질의 유전체 파괴(dielectric breakdown)가 국부적으로 유도되게, 상기 적어도 하나의 제1 영역과 상기 도전층 사이에 전기장을 인가하는 단계를 포함하고,
    상기 방법은, 상기 적어도 하나의 제1 영역과 수직 오버랩되는 상기 패시베이션 층에서 전기 저항이 감소하고, 자기-정렬된(self-aligned) 전기적 콘택이 형성되도록 수행되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 영역은 상기 적어도 하나의 제2 영역의 도핑 농도보다 높은 도핑 농도를 가지며,
    상기 적어도 하나의 제1 영역과 상기 도전층 사이의 상기 패시베이션층 부분에 인가되는 전기장의 크기가 상기 적어도 하나의 제2 영역과 상기 도전층 사이의 상기 패시베이션층 부분에 인가되는 전기장의 크기보다 더 큰 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 방법은, 상기 적어도 하나의 제2 영역과 상기 도전층 사이가 아닌, 상기 적어도 하나의 제1 영역과 상기 도전층 사이에서만 전기적 파괴가 유도되도록 수행되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 방법은, 상기 형성된 콘택에 인접한 패시베이션 층 물질의 패시베이션 특성들이 실질적으로 영향을 받지 않도록 수행되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 방법은, 상기 콘택이 상기 광 전지의 후면 상에 형성되도록 수행되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 도핑 특성은 도핑 농도를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 도핑 특성은 도핑 물질의 타입을 포함하는 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 적어도 하나의 제1 영역은 상기 적어도 하나의 제2 영역의 도핑 농도보다 높은 도핑 농도를 갖는 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    상기 방법은, 복수의 콘택들이 형성되도록 수행되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 기판을 제공하는 단계는, 상기 적어도 하나의 제1 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 적어도 하나의 제1 영역은 열적 확산(thermal diffusion)을 이용하여 형성되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 적어도 하나의 제1 영역은 레이저 도핑을 이용하여 형성되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 적어도 하나의 제1 영역을 형성하는 단계는:
    상기 적어도 하나의 제1 표면 부분에 대해 도판트 소스로 기능하는 층을 퇴적하는 단계; 및
    도판트 물질이 상기 기판 내에 확산되고, 이에 따라, 상기 적어도 하나의 제1 영역을 형성하도록, 상기 제1 표면 부분을 향해 선택적으로 레이저 빔을 조사하는(directing) 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제1항에 있어서,
    상기 패시베이션 층은 비정질 실리콘을 포함하는 것을 특징으로 하는 방법.
  15. 제1항에 있어서,
    상기 도전층의 물질은 상기 적어도 하나의 제1 영역의 상기 도핑 특성을 기초로 선택되는 것을 특징으로 하는 방법.
  16. 제1항에 있어서,
    상기 기판은 상기 적어도 하나의 제1 영역에 인접하고 상기 적어도 하나의 제1 영역의 도핑 특성과 다른 도핑 특성을 갖는 적어도 하나의 제2 영역을 포함하고, 상기 적어도 하나의 제1 영역 및 상기 적어도 하나의 제2 영역은 동일한 극성을 갖는 것을 특징으로 하는 방법.
  17. 제1항에 있어서,
    상기 적어도 하나의 제2 영역은 p-n 접합을 갖고, 상기 적어도 하나의 제1 영역은 상기 p-n 접합을 통해 관통하는 것을 특징으로 하는 방법.
  18. 제1항 내지 제17항 중 어느 하나에 따른 방법을 이용하여 광 전지용 콘택을 형성하는 단계를 포함하는 광 전지의 형성 방법.
  19. 제18항의 방법에 의해 형성된 광 전지.
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