JPH069241B2 - 光電子集積回路の製造方法 - Google Patents
光電子集積回路の製造方法Info
- Publication number
- JPH069241B2 JPH069241B2 JP62220634A JP22063487A JPH069241B2 JP H069241 B2 JPH069241 B2 JP H069241B2 JP 62220634 A JP62220634 A JP 62220634A JP 22063487 A JP22063487 A JP 22063487A JP H069241 B2 JPH069241 B2 JP H069241B2
- Authority
- JP
- Japan
- Prior art keywords
- optoelectronic integrated
- optical device
- integrated circuit
- inp
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Lasers (AREA)
- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光電子集積回路の製造方法に関する。
光通信技術の進歩に伴い、その適用分野は基幹伝送系か
ら加入者系，ＬＡＮ，データ・リンク等のシステムへ急
速に拡がりつつある。
ら加入者系，ＬＡＮ，データ・リンク等のシステムへ急
速に拡がりつつある。
このような光システムの高度化に対応する為には、光デ
バイスの高性能化、多機能化が不可欠である。
バイスの高性能化、多機能化が不可欠である。
光電子集積回路はこれらの光システムの核となるキー・
デバイスの一つである。すなわち、低価格、小型、高信
頼、無調整化といった集積による基本的利点の他、光配
線、光交換といった将来の光システムを支える高機能、
新機能デバイスの実現をねらいとしている。
デバイスの一つである。すなわち、低価格、小型、高信
頼、無調整化といった集積による基本的利点の他、光配
線、光交換といった将来の光システムを支える高機能、
新機能デバイスの実現をねらいとしている。
ＩｎＰ系材料は光デバイスの信頼性や光ファイバの低損
失、低分散波長帯への整合性の点ですぐれてろい、光通
信の分野においては、この材料を用いた光デバイスは実
用化され、実績がある。
失、低分散波長帯への整合性の点ですぐれてろい、光通
信の分野においては、この材料を用いた光デバイスは実
用化され、実績がある。
一方、ＩｎＰ系半導体の素子デバイスにおいて、ＭＥＳ
−ＦＥＴ，ＭＩＳ-ＦＥＴ，ＪＦＥＴ，ＨＢＴ等のトラ
ンジスタの研究開発がすすめられている。しかしなが
ら、ＭＥＳ−ＦＥＴには、良好なショットキーゲートが
得られないという問題、ＭＩＳ−ＦＥＴには界面準位に
起因する大きな電流ドリフトの問題、ＪＥＦＴ，ＨＢＴ
には構造やプロセスが複雑であり、光デバイスとの集積
に問題があり、高性能多機能なＩｎＰ系光電子集積回路
を開発する上で障害となっていた。
−ＦＥＴ，ＭＩＳ-ＦＥＴ，ＪＦＥＴ，ＨＢＴ等のトラ
ンジスタの研究開発がすすめられている。しかしなが
ら、ＭＥＳ−ＦＥＴには、良好なショットキーゲートが
得られないという問題、ＭＩＳ−ＦＥＴには界面準位に
起因する大きな電流ドリフトの問題、ＪＥＦＴ，ＨＢＴ
には構造やプロセスが複雑であり、光デバイスとの集積
に問題があり、高性能多機能なＩｎＰ系光電子集積回路
を開発する上で障害となっていた。
これらの問題を解決する方法として、電子デバイスとし
てＧａＡｓ系材料を用いた方法が提案されている（寺門
他、特願昭６２−072053号）。この方法により製造され
た光電子集積回路の一例を第２図に示す。
てＧａＡｓ系材料を用いた方法が提案されている（寺門
他、特願昭６２−072053号）。この方法により製造され
た光電子集積回路の一例を第２図に示す。
この方法は、半絶縁体ＩｎＰ基板１上に分子線ビームエ
ピタキシー（ＭＢＥ）法による歪ヘテロエピタキシーを
用いてＧａＡｓを成長し、ＧａＡｓからなる電子デバイ
ス（ＭＥＳ−ＦＥＴ）３とIn-GaAs又はInGaAsPからなる
光デバイスであるＰＩＮホトダイオード２をモノリシッ
クに集積するものである。ＩｎＰ系にくらべて高度なプ
ロセスと回路技術が既に確立されているＧａＡｓ系ＩＣ
技術を、ＩｎＰ系光電子集積回路に応用出来ることにお
いて優れている。
ピタキシー（ＭＢＥ）法による歪ヘテロエピタキシーを
用いてＧａＡｓを成長し、ＧａＡｓからなる電子デバイ
ス（ＭＥＳ−ＦＥＴ）３とIn-GaAs又はInGaAsPからなる
光デバイスであるＰＩＮホトダイオード２をモノリシッ
クに集積するものである。ＩｎＰ系にくらべて高度なプ
ロセスと回路技術が既に確立されているＧａＡｓ系ＩＣ
技術を、ＩｎＰ系光電子集積回路に応用出来ることにお
いて優れている。
しかしながら、この従来例においては、半絶縁性ＩｎＰ
基板１上に歪ヘテロエピタキシーにより、ＩｎＰとの間
に約３．７％という大きな格子不整を有するＧａＡｓを
成長して歪バッファ層８、チャネル層９を形成し電界効
果トランジスタを作製している。このためＩｎＰよりな
る基板とＧａＡｓよりなるチャネル層間に大きなストレ
スが生じ、このストレスが原因となり、製造工程中のわ
ずかな衝撃で、チャネル層９に転位・欠陥が生じ、素子
特性の劣下をまねていた。特にチップ分離工程における
衝撃による素子の劣化は著しいものであった。その結果
として、光電子集積回路として十分な素子特性が得られ
ないばかりでなく、信頼性にも欠けるといった欠点を有
していた。
基板１上に歪ヘテロエピタキシーにより、ＩｎＰとの間
に約３．７％という大きな格子不整を有するＧａＡｓを
成長して歪バッファ層８、チャネル層９を形成し電界効
果トランジスタを作製している。このためＩｎＰよりな
る基板とＧａＡｓよりなるチャネル層間に大きなストレ
スが生じ、このストレスが原因となり、製造工程中のわ
ずかな衝撃で、チャネル層９に転位・欠陥が生じ、素子
特性の劣下をまねていた。特にチップ分離工程における
衝撃による素子の劣化は著しいものであった。その結果
として、光電子集積回路として十分な素子特性が得られ
ないばかりでなく、信頼性にも欠けるといった欠点を有
していた。
本発明の目的は、これらの欠点を除去し、性能及び信頼
性の高い光電子集積回路の製造方法を提供することにあ
る。
性の高い光電子集積回路の製造方法を提供することにあ
る。
本発明の光電子集積回路の製造方法は、ＩｎＰ系半導体
からなる光デバイス素子とＧａＡｓ系半導体からなる電
界効果トランジスタとを含む光電子集積回路を半導体性
ＩｎＰ基板上に形成する光電子集積回路の製造方法にお
いて、前記半導体ＩｎＰ基板全面に光デバイス様半導体
層を積層する工程と、この光デバイス用半導体層を光デ
バイス素子形成領域にのみ残してエッチングしたのちこ
の光デバイス用半導体層を保護するマスクを形成する工
程と、全面に歪バッファ層を含む電子デバイス用半導体
層を積層する工程と、前記各電子集積回路の形成領域間
の前記電子デバイス用半導体層を除去して前記ＩｎＰ基
板に達する分離溝を形成する工程と、各形成領域に前記
光デバイス素子および電界効果トランジスタを形成した
のち前記分溝に沿って前記各光電子集積回路を分割する
工程とを含むものである。
からなる光デバイス素子とＧａＡｓ系半導体からなる電
界効果トランジスタとを含む光電子集積回路を半導体性
ＩｎＰ基板上に形成する光電子集積回路の製造方法にお
いて、前記半導体ＩｎＰ基板全面に光デバイス様半導体
層を積層する工程と、この光デバイス用半導体層を光デ
バイス素子形成領域にのみ残してエッチングしたのちこ
の光デバイス用半導体層を保護するマスクを形成する工
程と、全面に歪バッファ層を含む電子デバイス用半導体
層を積層する工程と、前記各電子集積回路の形成領域間
の前記電子デバイス用半導体層を除去して前記ＩｎＰ基
板に達する分離溝を形成する工程と、各形成領域に前記
光デバイス素子および電界効果トランジスタを形成した
のち前記分溝に沿って前記各光電子集積回路を分割する
工程とを含むものである。
隣接する光電子集積回路を半絶縁性ＩｎＰ基板までいた
る分離溝で分離することにより、基板とチャネル層間に
生じるストレスを低減することが可能となる。このスト
レスの低減によって、製造工程中の転位の発生が抑えら
れ、ＩｎＰ基板上に形成したＧａＡｓ系電界効果トラン
ジスタは、電子デバイスとして必要十分な性能と信頼性
が得られる。従って、高性能，高信頼な光電子集積回路
が実現できる。
る分離溝で分離することにより、基板とチャネル層間に
生じるストレスを低減することが可能となる。このスト
レスの低減によって、製造工程中の転位の発生が抑えら
れ、ＩｎＰ基板上に形成したＧａＡｓ系電界効果トラン
ジスタは、電子デバイスとして必要十分な性能と信頼性
が得られる。従って、高性能，高信頼な光電子集積回路
が実現できる。
次に図面を参照して本発明の実施例を詳細に説明する。
第１図(a)〜(d)は、本発明の一実施例を説明するための
工程順に示した半導体チップの断面図である。
工程順に示した半導体チップの断面図である。
まず、第１図(a)に示すように、３μｍ程度の段差を持
つ半絶縁性ＩｎＰ基板１上に液相又は気相成長法により
ｎ型Ｉn0.37Ｇa0.13Ａs0.29P0.71よりなるコンタクト層
４（厚さ１μｍ、キャリア濃度１×１０１３cm−３），
ｎ型Ｉn0.37Ga0.53Asよりなる光吸収層５（厚さ１μ
ｍ，キャリア濃度２×1015cm-3),n型InPよりなるウィンドウ
層6(厚さ1μm,キャリア濃度2×1015cm−３）を順次形成す
る。
つ半絶縁性ＩｎＰ基板１上に液相又は気相成長法により
ｎ型Ｉn0.37Ｇa0.13Ａs0.29P0.71よりなるコンタクト層
４（厚さ１μｍ、キャリア濃度１×１０１３cm−３），
ｎ型Ｉn0.37Ga0.53Asよりなる光吸収層５（厚さ１μ
ｍ，キャリア濃度２×1015cm-3),n型InPよりなるウィンドウ
層6(厚さ1μm,キャリア濃度2×1015cm−３）を順次形成す
る。
次に第１図(b)に示すように、ＰＩＮホトダイオード部
２Ａを残し、コンタクト層４、光吸収層５、ウィンドウ
層６をメサエッチングし、半絶縁性InP基板１を露出さ
せる。次にＰＩＮホトダイオード部２ＡにＳｉＯ２より
なるマスク７を施し、気相成長法、又は分子線成長法を
用いて、ＧａＡｓよりなる歪バッファ層８（厚さ０．５
μｍ，ノンドープ）、ｎ型ＧａＡｓよりなる能動層９
（厚さ０．２μｍ，キャリア濃度１×１０１７cm−３）
を形成する。
２Ａを残し、コンタクト層４、光吸収層５、ウィンドウ
層６をメサエッチングし、半絶縁性InP基板１を露出さ
せる。次にＰＩＮホトダイオード部２ＡにＳｉＯ２より
なるマスク７を施し、気相成長法、又は分子線成長法を
用いて、ＧａＡｓよりなる歪バッファ層８（厚さ０．５
μｍ，ノンドープ）、ｎ型ＧａＡｓよりなる能動層９
（厚さ０．２μｍ，キャリア濃度１×１０１７cm−３）
を形成する。
次に第１図(c)に示すように、ＰＩＮホトダイオード部
２Ａ上の能動層９、歪バッファ層８を除去すると共に、
回路分離及びストレス低減のため半絶縁層ＩｎＰ基板１
上の能動層９、歪バッファ層８の一部を除去し分離溝１
０を形成する。
２Ａ上の能動層９、歪バッファ層８を除去すると共に、
回路分離及びストレス低減のため半絶縁層ＩｎＰ基板１
上の能動層９、歪バッファ層８の一部を除去し分離溝１
０を形成する。
以下第１図(d)に示すように、従来と同様の工程により
能動層９のみをエッチングし、ＭＥＳ-ＦＥＴ３のメサ
１１を形成する。次にＳｉＯ２よりなるマスクを用い選
択亜鉛拡散を行ない、Ｐ形反転領域１２を形成し、更に
ＡｕＧｅＮｉよりなるソース電極１３、ドレイン電極１
４、ＰＩＮホトダイオード２のｎ電極１５及びＡｎＺｎ
よりなるＰ電極１６、Ａｌよりなるゲート電極１８、Ｔ
ｉ／Ａｎよりなる配線１７を形成し、本実施例の光電子
集積回路を完成させる。この光電子集積回路は、分離溝
10で１チップごとに分離され、装置に組み込まれる。
能動層９のみをエッチングし、ＭＥＳ-ＦＥＴ３のメサ
１１を形成する。次にＳｉＯ２よりなるマスクを用い選
択亜鉛拡散を行ない、Ｐ形反転領域１２を形成し、更に
ＡｕＧｅＮｉよりなるソース電極１３、ドレイン電極１
４、ＰＩＮホトダイオード２のｎ電極１５及びＡｎＺｎ
よりなるＰ電極１６、Ａｌよりなるゲート電極１８、Ｔ
ｉ／Ａｎよりなる配線１７を形成し、本実施例の光電子
集積回路を完成させる。この光電子集積回路は、分離溝
10で１チップごとに分離され、装置に組み込まれる。
このように分離溝１０を形成することにより、ウエハ中
のストレスが低減され、転位の発生を防止でき、高性
能、高信頼なトランジスタが製造可能となる。
のストレスが低減され、転位の発生を防止でき、高性
能、高信頼なトランジスタが製造可能となる。
尚、上述の実施例においては、ＭＥＳ−ＦＥＴ３のゲー
ト電極がＡｌの場合について説明したがAlに限らずショ
ットキー接合がとれればいかなるものでも良い。又、能
動層の厚さ、キャリア濃度組成の光電子集積回路用電子
デバイスとして最適化されていればいかなるものであっ
ても良い。さらにAlGaAs混晶を含むヘテロ構造の二次元
電子ガスを利用する構造であってもよい。また、光デバ
イスは半導体レーザ，発光ダイオード，アバランシェ・
ホトダイオード、さらには光双安定素子や光アンプ，光
スイッチなどの光機能素子であってもよい。電子回路も
ＧａＡｓ電界効果トランジスタのみならず、ダイオー
ド，抵抗を含んでもよく、その集積回路規模もさらに大
きなものであってもよい。
ト電極がＡｌの場合について説明したがAlに限らずショ
ットキー接合がとれればいかなるものでも良い。又、能
動層の厚さ、キャリア濃度組成の光電子集積回路用電子
デバイスとして最適化されていればいかなるものであっ
ても良い。さらにAlGaAs混晶を含むヘテロ構造の二次元
電子ガスを利用する構造であってもよい。また、光デバ
イスは半導体レーザ，発光ダイオード，アバランシェ・
ホトダイオード、さらには光双安定素子や光アンプ，光
スイッチなどの光機能素子であってもよい。電子回路も
ＧａＡｓ電界効果トランジスタのみならず、ダイオー
ド，抵抗を含んでもよく、その集積回路規模もさらに大
きなものであってもよい。
以上説明しように、本発明によれば、半絶縁性ＩｎＰ基
板上にＩｎＰ形半導体よりなる光デバイスと、ＧａＡｓ
形半導体から成る電界効果トランジスタを集積した光電
子集積回路を製造するにあたり、ＩｎＰ基板までいたる
分離溝で各回路を分離することにより性能及び信頼性の
高い光電子集積回路が得られる。
板上にＩｎＰ形半導体よりなる光デバイスと、ＧａＡｓ
形半導体から成る電界効果トランジスタを集積した光電
子集積回路を製造するにあたり、ＩｎＰ基板までいたる
分離溝で各回路を分離することにより性能及び信頼性の
高い光電子集積回路が得られる。
第１図(a)〜(d)は本発明の一実施例を説明するための半
導体チップの断面図、第２図は従来の半導体装置を説明
するための断面図である。 １……半絶縁性ＩｎＰ基板、２……ＰＩＮホトダイオー
ド、２Ａ……ＰＩＮホトダイオード部、３……ＭＥＳ−
ＦＥＴ、４……コンタクト層、５……光吸収層、６……
ウィンドウ層、７……マスク、８……歪バッファ層、９
……能動層、１０……分離溝、１１……メサ、１２……
Ｐ形反転領域、１３……ソース電極、１４……ドレイン
電極、１５……ｎ電極、１６……Ｐ電極、１７……配
線、１８……ゲート電極。
導体チップの断面図、第２図は従来の半導体装置を説明
するための断面図である。 １……半絶縁性ＩｎＰ基板、２……ＰＩＮホトダイオー
ド、２Ａ……ＰＩＮホトダイオード部、３……ＭＥＳ−
ＦＥＴ、４……コンタクト層、５……光吸収層、６……
ウィンドウ層、７……マスク、８……歪バッファ層、９
……能動層、１０……分離溝、１１……メサ、１２……
Ｐ形反転領域、１３……ソース電極、１４……ドレイン
電極、１５……ｎ電極、１６……Ｐ電極、１７……配
線、１８……ゲート電極。
Claims (1)
- 【請求項１】ＩｎＰ系半導体からなる光デバイス素子と
ＧａＡｓ系半導体からなる電界効果トランジスタとを含
む光電子集積回路を半絶縁性ＩｎＰ基板上に形成する光
電子集積回路の製造方法において、前記半絶縁性ＩｎＰ
基板全面に光デバイス用半導体層を積層する工程と、こ
の光デバイス用半導体層を光デバイス素子形成領域にの
み残してエッチングしたのちこの光デバイス用半導体層
を保護するマスクを形成する工程と、全面に歪バッファ
層を含む電子デバイス用半導体層を積層する工程と、前
記各電子集積回路の形成領域間の前記電子デバイス用半
導体層を除去して前記ＩｎＰ基板に達する分離溝を形成
する工程と、各形成領域に前記光デバイス素子および電
界効果トランジスタを形成したのち前記分溝に沿って前
記各光電子集積回路を分割する工程とを含むことを特徴
とする光電子集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62220634A JPH069241B2 (ja) | 1987-09-02 | 1987-09-02 | 光電子集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62220634A JPH069241B2 (ja) | 1987-09-02 | 1987-09-02 | 光電子集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6461944A JPS6461944A (en) | 1989-03-08 |
| JPH069241B2 true JPH069241B2 (ja) | 1994-02-02 |
Family
ID=16754044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62220634A Expired - Lifetime JPH069241B2 (ja) | 1987-09-02 | 1987-09-02 | 光電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069241B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02271569A (ja) * | 1989-04-12 | 1990-11-06 | Sumitomo Electric Ind Ltd | 集積回路の製造方法 |
| JPH02271570A (ja) * | 1989-04-12 | 1990-11-06 | Sumitomo Electric Ind Ltd | 集積回路の製造方法 |
| JPH06105780B2 (ja) * | 1989-04-25 | 1994-12-21 | 住友電気工業株式会社 | 集積回路の製造方法 |
| JPH06314813A (ja) * | 1993-03-04 | 1994-11-08 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、その製造方法及び光電子集積回路 |
| JP4136009B2 (ja) * | 1995-02-02 | 2008-08-20 | 住友電気工業株式会社 | ｐｉｎ型受光素子、およびｐｉｎ型受光素子の製造方法 |
-
1987
- 1987-09-02 JP JP62220634A patent/JPH069241B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6461944A (en) | 1989-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6936839B2 (en) | Monolithic integrated circuit including a waveguide and quantum well inversion channel devices and a method of fabricating same | |
| EP0233725B1 (en) | Opto-Electronic Device and Method for its Manufacture | |
| US4987468A (en) | Lateral heterojunction bipolar transistor (LHBT) and suitability thereof as a hetero transverse junction (HTJ) laser | |
| US5822349A (en) | Semiconductor device and method of manufacturing the same | |
| US4829346A (en) | Field-effect transistor and the same associated with an optical semiconductor device | |
| US5107319A (en) | Monolithically integrated photodiode-fet combination | |
| KR910013515A (ko) | 수신용 광전 집적회로 및 그 제조방법 | |
| EP0394167B1 (en) | Formation of laser mirror facets and integration of optoelectronics | |
| JPH069241B2 (ja) | 光電子集積回路の製造方法 | |
| Egawa et al. | Monolithic integration of AlGaAs/GaAs MQW laser diode and GaAs MESFET grown on Si using selective regrowth | |
| CA2051453C (en) | Long wavelength transmitter opto-electronic integrated circuit | |
| US5684819A (en) | Monolithically integrated circuits having dielectrically isolated, electrically controlled optical devices | |
| US20050070113A1 (en) | Low resistance T-shaped ridge structure | |
| US4982256A (en) | Optoelectronic integrated circuit | |
| EP0312401A2 (en) | Semiconductor devices and method of manufacturing the same | |
| JP2626149B2 (ja) | 光電子集積回路の製造方法 | |
| JPH02199877A (ja) | 光受信器及び光電子集積回路 | |
| US5346856A (en) | Method of making a selective compositional disordering of a GaAs based heterostructure by the in-diffusion of Au through a single crystal, epitaxially grown Ge film | |
| JPH0575186B2 (ja) | ||
| KR950013437B1 (ko) | 광전집적회로 장치 및 그 제조방법 | |
| KR940004413B1 (ko) | 화합물 반도체 소자 및 그 제조방법 | |
| JPS6262477B2 (ja) | ||
| KR940000509B1 (ko) | 화합물 반도체 소자의 제조방법 | |
| JP2592929B2 (ja) | 光電子集積回路の製造方法 | |
| CA1281400C (en) | Monolithic integration of optoelectronic and electronic devices |