KR950013437B1 - 광전집적회로 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 OEIC 장치의 수직 단면도.
제 2 도는 이 발명에 따른 OEIC의 일실시예를 나타낸 수직 단면도.
제 3(a) 도 내지 제 3(g) 도는 이 발명에 따른 OEIC의 일실시예를 나타내는 제조 공정도이다.
이 발명은 화합물 반도체 장치에 관한 것으로, 더욱 상세하게는 레이저 다이오드 및 전계효과트랜지스터(MESFET)를 동일칩 상에 집적화한 광전집적회로(Opto-Electronic Integrated Circuit ; 이하 OEIC라 한다) 장치및 그 제조방법에 관한 것이다.
정보사회의 발달은 초고속 컴퓨터, 초고주파 및 광통신 분야에서 고성능의 반도체 장치를 요구하게 되었다.
이러한 요구에 부응하여 최근 새로운 반도체 제조 기술 및 회로 설계 등과 더불어 화합물 반도체, 특히 GaAs계 물질에 관한 공정기술이 발달하여 실리콘(Si)에 버금가는 GaAs계의 IC기술이 가능하게 되었다.
이러한 화합물 반도체 장치는 Si을 이용한 반도체 장치의 단점을 보완하는 추세로 발전되어, 여러가지의 전기적, 광학적 특성을 이용한 다양한 종류의 개별소자들이 개발되었다.
상기 개별소자의 예를들면, 광특성을 이용한 레이저 다이오드(Laser Diode ; 이하 LD라 한다), 발광다이오드(Light Emittibg Dione ; 이하 LED라 한다) 등이 있고, MESFET(Metal Semiconductor Field Effect Rransistor), HEMT(High Electron Mobility transistor)와 같은 전계효과 트랜지스터, HBT(Heterojunction Bipolar Transistor)와 같은 바이폴라 트랜지스터 및 PBT(Permeable Base Transistor)와 같은 초고속 트랜지스터 등이 있다.
한편, 이와같은 개별소자들은 두종류 이상 동일한 기판상에 집적화되기도 한다. 이 기술은 상기한 MESFET, HEMT 및 LED 등의 능동소자와 커패시터, 인덕터 및 저항 등의 수동소자를 동일 칩상에 형성하는 MMIC(Microwave Monolithic IC)와 또한, 능동소자들 중 광소자와 전자소자를 동일한 칩상에 형성하는 OEIC가 제작되고 있다.
이와같이 LD와 MESFET를 동일한 칩상에 집적한 일반적인 형태의 OEIC는 "Semiconductor and semimetal, Vol. 30, P236~268, Academic press, 1990"에 게시되고 있다.
제 1 도는 종래의 OEIC의 수직 단면도로서, LD 및 MESFET를 동일한 칩상에 형성한 경우이다.
출발물질은 반절연성 GaAs 기판이다. 이 기판(10)은 LD와 MESFET의 공통기판이 된다. 도면에 있어서, 부호(L)은 LD의 영역이고, 부호(M)은 MESFET의 영역이다.
먼저, 반절연성 GaAs 기판(10)상의 MESFET영역(M)의 표면에는 일정 간격을 두고 AuGe/Ni/Au으로 이루어진 소오스, 드레인 전극(36),(38)이 형성되어 있다. 그리고 상기 소오스, 드레인 전극(36),(38)의 하부에는 Si 등의 불순물이 고농도로 이온 주입된 n+형의 제1이온주입영역(32)이 형성되어 있고, 또한 상기 소오스, 드레인 전극(36),(38) 사이의 하부에는 n형의 제2이온주입영역(34)이 각각 형성되어 있다. 또한, 상기 제2이온주입영역(34)의 상부 표면에 Pt/Pd/Au으로 이루어진 게이트 전극(40)이 형성되어 있다.
한편, 반절연성 GaAs 기판(10)상의 LD영역(L)에는 채널(channel)이 형성되어 있고, 이 채널의 하부 표면에 n+형 GaAs층인 버퍼층(buffer layer)(12)이 형성되어 있다. 상기 버퍼층(12)의 일측에는 AuGe/Ni/Au으로 이루어진 n형 전극(28)이 형성되어 있으며, 또한 상기 n형 전극(28)이 형성되지 않은 버퍼층(12)의 상부에 n형 AlGaAs층인 제1클래드층(14), 활성층(16), p형 AlGaAs층인 제2클래층(18), n형 GaAS층인 전류 제한층(20), p형 AlGaAs층인 제3클래드층(22) 및 p+형 GaAs층인 캡층(24)이 순차적으로 형성되어 있다.
상기 활성층(16)은 도핑(doping)되지 않은 GaAs층/도핑되지 않은 AlGaAs층의 이종접합이 20 ~ 30번 정도 적층된 다중양자우물(multi quantum well)의 구조를 갖는다.
또한, 상기 전류 제한층(20)에 개구가 형성되어 있으며, 이 개구를 통해 상기 제2 및 제3클래드층들(18),(22)이 접촉되어 전류통로를 이룬다. 상기 개구 상부의 캡층(24)의 표면에 AuZn/Au으로 이루어진 p형 전극(26)이 형성되어 있다.
상술한 광전집적회로 장치는 LD 영역(L)에 우물을 형성하고, 이 우물의 내부 표면에 2단계의 에피택시에 의해 LD를 형성하므로 MESFET와 분리한다. 또한, 상기 MESFET와 LD를 외부전극끼리 와이어 본딩(wire bonding)이나 금속패턴으로 연결하여 LD는 MESFET가 전류를 구동시킬 때에 빛을 방출한다.
이와같이 구성되어 이루어진 광전집적회로 장치는 MESFET와 LD를 분리하는 우물의 단차로 포토리소그래피(photolithography) 공정이 어려워 MESFET 의 게이트 전극의 폭을 서브미크론 이하로 만들지 못하므로 유효채널 길이가 크게되어 고주파 동작을 할 수 없는 문제점이 있었다.
또한, LD와 MESFET를 와이어로 연결하는 공정이 추가되며, 또 본딩되는 패드(pad)에 의해 면적이 커지고, 금속패턴으로 연결하면 전류가 외부로 흐르기 때문에 기생커패시턴스 및 저항에 의해 전류특성이 저하되는 문제점이 있었다.
그리고, 전류 제한층에 형성된 개구에 의해 전류통로를 제한하므로 개구층 양쪽 측면으로 확산되는 전류를 방지하지 못하여 임계전류(threshold current)가 커지는 문제점이 있었다.
이 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 분자선 에피택시(MBE)의 선택적인 에피택시법에 의해 발진영역을 작게하여 임계전류를 저감화할 수 있는 광전집적회로 장치를 제공하는데 있다.
이 발명의 다른 목적은 광출력 및 신뢰성을 향상시킬 수 있는 광전집적회로 장치를 제공하는데 있다.
이 발명의 또다른 목적은 분자선 에피택시(MBE)법에 의한 Si 도펀트의 결정면의 선택적 도핑 기술을 이용한 광전집적회로 장치의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 이 발명에 다른 광전집적회로 장치는, 레이저 다이오드(LD)와 전계효과 트랜지스터(MESFET)를 동일한 반도체 기판상에 구비한 광전집적회로 장치에 있어서, 일측의 소정 부분에 홈이 형성된 반절연성 화합물 반도체 기판과, 상기 반도체 기판 상에 형성된 제1도전형의 제1반도체층과, 상기 제1반도체층 위에 형성된 제1도전형의 제2반도체층과, 상기 제2반도체층 위의 소정 부분에 형성되어 서로 각각 다른 역할을 하는 제1 및 제2도전형의 제3반도체층과, 상기 제3반도체층 위에 형성되어 제1클래드층이 되는 제1 및 제2도전형의 제4반도체층과, 상기 제4반도체층 위에 형성되어 활성층이 있는 제5반도체층과, 상기 제5반도체층 위에 형성되어 제 2클래층이 되는 제6반도체층과, 상기 제6반도체층 위에 형성되어 캡층이 되는 제7반도체층과, 상기 제2반도체는 상부의 소정 부분에서 제7반도체층의 소정부분을 제외한 전표면에 형성된 절연막과, 상기 소정 부분이 노출된 제7반도체층과 절연막 위에 형성된 제2도전형의 전극과, 타측 부분의 상기 제2반도체층 위에 형성된 제1도전형의 전극과, 상기 제1도전형의 전극 하부에 상기 제1반도체층의 일부분에 걸쳐 형성된 제1도전형의 이온주입영역으로 구성된 레이저 다이오드; 상기 반절연성 반도체 기판의 타측에 형성된 제1도전형의 제1반도체층과, 상기 제1반도체층 위에 형성된 제1도전형의 제2반도체층과, 상기 제2반도체층 위에 일정 간격을 두고 형성된 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극의 하부에 제2 및 제1반도체층의 일부분에 걸쳐 형성된 소오스 및 드레인의 이온주입영역과, 상기 소오스 및 드레인 전극 사이의 제1반도체층의 리세스 에칭된 소정 부분에 형성된 게이트 전극으로 구성된 전계효과트랜지스터; 상기 전계효과트랜지스터와 레이저 다이오드 사이를 전기적으로 분리하는 소자분리영역으로 구성되어 이루어진 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위하여 이 발명에 따른 레이저 다이오드(LD)와 전계효과트랜지스터(MESFET)를 동일한 반도체 기판상에 구비한 광전집적회로 장치의 제조방법에 있어서, 반절연성 반도체 기판을 통상의 리소그래피와 화학적 에칭법으로 에칭하여 패턴화하는 공정과; 상기 기판 위에 분자선 에피택시법에 의해 제1도전형의 제1반도체층과 제2반도체층을 형성하는 공정과; 상기 제2반도체층 전 표면에 유전체막을 형성한 후 소정 부분을 제거하여 레이저 다이오드 영역을 한정하는 공정과; 상기 레이저 다이오드 영역의 제2반도체층 위에 분자선 에피택시의 선택적 에피택시법에 의해 서로 각각 다른 역할을 하는 제1 및 제2도전형의 제3반도체층, 제1클래드층이 되는 제1 및 2도전형의 제4반도체층, 활성층이 되는 제2도전형의 제5반도체층, 제2클래드층이 되는 제2도전형의 제6반도체층, 캡층이 되는 제2도전형의 제7반도체층을 형성하는 공정과; 상기 유전체막을 제거한 후 상기한 공정의 결과적인 구조의 전체 표면에 절연막을 형성하는 공정과; 제2도전형의 전극형성을 위해 상기 절연막의 소정부분을 제거하여 개구를 형성하는 공정과; 통상의 리프트 오프공정에 의해 상기 개구부와 절연막 위에 제2도전형의 전극을 형성하는 공정과; 전계효과트랜지스터의 소오스 및 드레인 전극과 레이저 다이오드의 제1도전형의 전극 형성을 위해 상기 절연막을 개구시킨 후 상기 개구를 통해 이온주입영역을 형성하는 공정과; 상기 이온주입영역에 레이저 다이오드의 제1도전형의 전극과 전계효과트랜지스터의 소오스 및 드레인 전극을 형성하는 공정과; 레이저 다이오드와 전계효과트랜지스터를 소자분리하기 위해 상기 절연막의 소정 부분을 제거하여 개구를 형성한 후 상기 개구를 통해 이온주입하여 소자분리영역을 형성하는 공정과; 전계효과트랜지스터의 게이트 전극 형성을 위해 절연막을 개구시키고 리세스 에칭한 후 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명에 따른 광전집적회로 장치 및 그 제조방법의 일실시예를 상세하게 설명한다.
제 2 도는 이 발명에 따른 OEIC이 일실시예를 나타내는 수직 단면도로서, 상기 OEIC는 LD와 MESFET 를 동일한 반도체 기판상에 형성한 경우이다.
동 도면에 있어서, 부호(L)은 LD의 영역이고, 부호(M)은 MESFET의 영역이다.
출발물질은 반절연성 GaAs 기판이다. 이 기판(40)은 소정 부분이 에칭 제거된 LD와 MESFET의 공통기판이 된다. 또한 이 기판(40)상에는 n형 GaAs층(42), n+형 GaAs층(44)이 공통 에피택셜층으로 형성되어 있다. 또한, 상기 LD영역(L)과 MESFET영역(M)은 H+이온주입영역(78)이 형성된 소자분리영역(I)에 의해 전기적으로 격리되어 있다.
상기 기판(40)상의 LD 영역(L)의 상기 n+형 GaAs층(44) 상에 계속하여 리지(ridge) 형태로 n형 및 p형 GaAs(48),(50), n형 및 p형 AlGaAs층인 제1클래드층(52),(54), p형 GaAs층인 활성층(56), p형 AlGaAs층인 제2클래드층(58), p+형 GaAs층인 캡층(60)이 순차적으로 형성되어 있다. 또한, 상기 n+형 GaAs층(44) 상부의 소정 부분에서 p+형 GaAs층인 캡층(60) 소정 부분을 제외한 전표면에 절연막(62)이 형성되어 있으며, 상기 절연막(62)과 이 절연막(62)의 개구부를 통하여 상기 캡층(60)에 AuZn/Au으로 이루어진 p형 전극(64)이 오믹접촉되게 형성되어 있다. 그리고 공통에피택셜층인 상기 n+형 GaAs층(44)이 노출된 부분상에는 AuGe/Ni/Au으로 이루어진 n형 전극(72)이 형성되어 있고, 이 n형 전극(72)의 하부에는 오믹접촉을 위한 고농도층인 이온주입영역(66)이 형성되어 있다.
한편, 상기 기판(40) 상의 MESFET 영역(M)에는 공통 에피택셜층인 n형 GaAs층(42), n+형 GaAs층(44)이 형성되어 있다. 상기 n+형 GaAs층(44) 상에 일정간격을 두고 AuGe/Ni/Au으로 이루어진 소오스 및 드레인 전극(74),(76)이 형성되어 있고, 상기 소오스 및 드레인 전극(74),(76)의 하부에는 Si 등의 불순물이 고농도로 이온주입된 n+형 이온주입영역(68),(70)이 형성되어 있다. 상기 소오스 및 드레인 전극(74),(76)은 n+형 이온주입영역(68),(70)과 오믹접촉을 이루고 있다. 그리고, 소오스 및 드레인 전극(74),(76) 사이의 n+형 GaAs층(44)이 리세스 에칭된 상기 n형 GaAs층(42) 상에는 Pt/Pd/Au 또는 Ti/Pt/Au으로 이루어진 게이트 전극(80)이 쇼트키 접촉을 이루고 있다.
상기와 같은 구조를 갖는 OEIC는 이하에 설명되는 제조방법으로부터 더욱 명확히 이해될 것이다.
제 3(a) 도 내지 제 3(g) 도는 이 발명의 일실시예에 따른 OEIC의 제조 공정도를 나타낸 것이다.
먼저, 제 3(a) 도에 나타낸 바와같이, {100} 결정면을 갖는 반절연성 GaAs기판(40)을 리소그래피(lithography)와 화학적 에칭(chemical etching)법으로 에칭하여 선택적으로 에칭 제거한다. 이 경우, OEIC의 레이저 다이오드(LD)가 형성될 부분을 패턴화한 것이다. 또한, 이때 상기 에칭공정은 {111}A 결정면이 노출되도록 결정면의 선택적 에칭액을 사용한다. 상기 에칭액은 BHF : H2O2: H2O=2 : 1 : 20으로 이루어진 혼합용액을 이용한다.
이어, 제 3(b) 도에 나타낸 바와같이, 선택적으로 에칭 제거되어 {111}A 결정면이 노출된 상기 기판(40) 위에 분자선 에피택시(Molecular Beam Epitaxy ; 이하 MBE라 한다)법을 이용하여 n형 GaAs층(42)과 n+형 GaAs층(44)을 순차적으로 에피택셜 성장한다. 이 경우, Si대신 주석(Sn)을 도핑(doping)하여 결정면의 선택성을 배제하고 전결정면이 n형 도핑이 되도록 한다.
그 다음에는, 제 3(c) 도에 나타낸 바와같이, 상기 n+형 GaAs층(44) 위 전 표면에 CVD나 스퍼터(sputter)를 이용하여 이산화실리콘(SiO2) 또는 질화실리콘(Si3N4)의 유전체를 도포하여 유전체막(46)을 형성한 후, 패턴 형성하여 레이저 다이오드(LD)가 형성될 영역을 정의한다. 그리고 이 유전체막(46)을 마스코하여 n형 및 p형 GaAs층(48),(50), n형 및 p형 AlGaAs층인 제1클래드층(52),(54)을 MBE법에 의해 순차적으로 형성한다.
상기에서 Si이 도핑된 GaAs층(48),(50)과 AlGaAs층(52),(54)을 MBE법으로 결정성장시킬때 Si은 {100} 결정면상에서는 n-도펀트(dopant)가 되고 {111}A 결정면상에서는 p-도펀트가 되므로 상기 {100} 결정면상에는 n형의 GaAs층(48)과 AlGaAs층(52)이 형성되고, 한편 상기 {111}A 결정면상에는 p형의 GaAs층(50)과 AlGaAs층(54)이 각각 형성된다. 이 경우 상기 GaAs층(48)과 AlGaAs층(52)은 n형의 영역이 되어 전류주입영역이 되고, 상기 GaAs층(50)과 AlGaAs층(54)은 p형의 영역이 되어 전류 제한층의 역할을 하게 된다.
이어서, 상기 n형 및 p형 AlGaAs층(52),(54) 위에 p형 GaAs층인 활성층(56), p형 AlGaAs층인 제2클래드층(58) 및 p+형 GaAs층인 캡층(60)을 MBE법에 의해 순차적으로 형성한다.
계속해서, 제 3(d) 도에 나타낸 바와 같이, 상기 유전체막(46)을 제거한 후 상기한 공정의 결과적인 구조의 전체 표면에 이산화 실리콘(SiO2)의 절연막(62)을 형성한다. 이어서 상기 절연막(62)의 소정부분을 패턴닝(pattering)하여 패턴을 형성한 후, 상기 절연막(62)과 패턴이 형성된 부분인 이 절연막(62)의 개구부를 통한 상기 캡층(60)에 통상의 리프트 오프(lift-off) 공정에 의해 AuZn/Au으로 이루어진 p형 전극(64)을 형성한다. 이때 상기 p형 전극(64)은 상기 p+형 GaAs층인 캡층(60)과 오믹접촉을 이루고 있다.
이어서, 제 3(e) 도에 나타낸 바와같이, MESFET영역(M)의 소오스 및 드레인 전극과, LD영역(L)의 n형 전극의 형성을 위해 상기 절연막(62)의 소정 부분을 제거하여 개구(window)를 형성한다. 그 다음 상기 절연막(62)을 이온주입 마스크로 하고 개구를 통해 Si 등의 n형 불순물을 고농도로 이온주입하여 LD영역(L)의 일측영역 및 MESFET영역(M)에 n+형 이온주입영역(66),(68),(70)을 형성한다. 이어, 어닐링을 실시하여 상기 이온주입영역(66),(68),(70)의 활성화와 결정회복을 행한다. 그에 따라 이온주입영역(66),(68),(70)이 n형 전극의 n형 고농도층과 소오스 n형 고농도층 및 드레인 n형 고농도층으로 변경형성 되게 된다. 여기서, 상기 LD영역(L)의 일측에 형성된 이온주입영역(66)은 n형 전극과 오믹접촉을 위한 이온주입영역이 되고, 또한 상기 이온주입영역(68),(70)은 MESFET의 소오스 및 드레인 전극과의 오믹접촉을 위한 것이다.
이어서, 상기 이온주입영역(66),(68),(70)의 상부 표면에 AuGe/Ni/Au으로 이루어진 LD의 n형 전극(72)과 MESFET의 소오스 및 드레인 전극(74),(76)을 형성한다. 상기 n형 전극(72), 소오스 및 드레인 전극(74),(76)은 이온주입영역(66),(68),(70)과 각각 오믹접촉을 이루고 있다.
그 다음에는, 제 3(f) 에 나타낸 바와같이, LD(L) 소자와 MESFET(M) 소자를 분리시킬 부분의 절연막(62)을 통상의 포토리소그래피공정에 의해 제거한 다음, 상기 절연막(62)을 마스크로 하여 통상의 이온주입법에 의해 H+이온을 주입시킨 후 어닐링을 실시하여 소자분리영역(78)을 형성한다. 이 경우, 상기 소자분리영역(78)은 n+형 GaAs층(44)에서 반절연성 GaAs 기판(40)의 일부분에 걸쳐 형성되며, 이웃하는 소자와 전기적으로 분리한다.
이어서, 제 3(g) 도에 나타낸 바와같이, 상기 MESFET영역(M)에 형성된 소오스 및 드레인 전극(74),(76) 사이의 절연막(62)을 선택적으로 에칭제거한 후, 드라이 에칭 또는 화학적 에칭 공정을 실시하여 n+형 GaAs층(44)을 리세스 에칭하여 게이트 금속이 접촉하는 n형 GaAs층(42)을 노출시긴다.
그다음 상기 노출된 n형 GaAs층(42) 위에 리프트 오프공정에 의해 Pt/Pd/Au으로 이루어진 게이트 전극(80)을 형성한다. 이때, 상기 게이트 전극(80)은 Ti/Pt/Au으로 이루어진 것으로도 형성할 수 있다.
이상과 같이 이루어진 광전집적회로 장치 및 그 제조방법은 Si의 결정면에 대해 선택적인 도핑을 이용하여 전류 제한 효과를 높이고, 리지(ridge) 구조의 선택적인 에피택시에 의해 발광영역을 매우 좁게하여 임계전류의 저감화 및 광출력 향상을 동시에 꾀한 고신뢰성의 소자를 구현할 수 있다. 또한, 동일한 반도체 기판상에 LD의 구동회로인 MESFET와 리지형의 구조를 갖는 LD를 집적하여서 LD를 구동시키는 구조인 OEIC를 형성할 수 있다.
이 발명의 일실시예에서는 GaAs계 물질에 대해서 설명했지만 이 발명의 사상과 동일하게 GaAs계 물질을 InP계 물질로 대치하여 형성할 수 있다.
Claims (25)
- 레이저 다이오드(LD)와 전계효과트랜지스터(MESFET)를 동일한 반도체 기판상에 구비한 광전집적회로 장치에 있어서, 일측의 소정부분에 홈이 형성된 반절연성 화합물 반도체 기판과, 상기 반도체 기판상에 형성된 제1도전형의 제1반도층과, 상기 제1반도체층 위에 형성된 제1도전형의 제2반도체층과, 상기 제2반도체층 위의 소정 부분에 형성되어 서로 각각 다른 역할을 하는 제1 및 제2도전형의 제3반도체층과, 상기 제3반도체층 위에 형성되어 제1클래드층이 되는 제1 및 제2도전형의 제4반도체층과, 상기 제4반도체층 위에 형성되어 활성층이 되는 제5반도체층과, 상기 제5반도체층 위에 형성되어 제2클래드층이 되는 제6반도체층과, 상기 제6반도체층 위에 형성되어 캡층이 되는 제7반도체층과, 상기 제2반도체층 상부의 소정 부분에서 제7반도체층의 소정 부분을 제외한 전표면에 형성된 절연막과, 상기 소정 부분이 노출된 제7반도체층과 절연막 위에 형성된 제2도전형의 전극과, 타측 부분의 상기 제2반도체층 위에 형성된 제1도전형의 전극과, 상기 제1도전형의 전극 하부에 상기 제1반도체층의 일부분에 걸쳐 형성된 제1도전형의 이온주입영역으로 구성된 레이저 다이오드 ; 상기 반절연성 반도체 기판의 타측에 형성된 제1도전형의 제1반도체층과, 상기 제1반도체층 위에 형성된 제1도전형의 제2반도체층과, 상기 제2반도체층 위에 일정 간격을 두고 형성된 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극의 하부에 제2및 제1반도체층의 일부분에 걸쳐 형성된 소오스 및 드레인의 이온주입영역과, 상기 소오스 및 드레인 전극 사이의 제1반도체층의 리세스 에칭된 소정 부분에 형성된 게이트 전극으로 구성된 전계효과트랜지스터; 상기 전계효과트랜지스터와 레이저 다이오드 사이를 전기적으로 분리하는 소자분리영역으로 구성되어 이루어진 것을 특징으로 하는 광전집적회로 장치.
- 제 1 항에 있어서, 기판은 III-V족 화합물 반도체인 광전집적회로 장치.
- 제 2 항에 있어서, III-V족 화합물 반도체는 III-V족 그룹 중 GaAs계인 광전집적회로 장치.
- 제 1 항에 있어서, 기판은 {100} 결정면을 갖는 광전집적회로 장치.
- 제 1 항에 있어서, 기판에 형성된 홈부분은{111} A 결정면이 노출된 광전집적회로 장치.
- 제 1 항에 있어서, 제1도전형은 n형이고, 제2도전형은 p형인 광전집적회로 장치.
- 제 1 항에 있어서, 제1 및 제2반도체층은 주석(Sn)이 도핑된 GaAs층인 광전집적회로 장치.
- 제 1 항에 있어서, 제3 및 제4 반도체층은 Si이 도핑된 광전집적회로 장치.
- 제 1 항에 있어서, 제2도전형의 제3 및 제4반도체층은 전류제한층의 역할을 하는 광전집적회로 장치.
- 제 1 항에 있어서, 제1도전형의 제3 및 제4반도체층은 전류주입영역이 되는 광전집적회로 장치.
- 제 1 항에 있어서, 게이트 전극은 Pt/Pd/Au 또는 Ti/Pt/Au으로 된 광전집적회로 장치.
- 제 1 항에 있어서, 소자분리영역은 H+이온이 주입된 광전집적회로 장치.
- 레이저 다이오드(LD)와 전계효과트랜지스터(MESFET)를 동일한 반도체 기판 상에 구비한 광전집적회로 장치의 제조방법의 있어서, 반절연성 반도체 기판을 통상의 리소그래피와 화학적 에칭법으로 에칭하여 패턴화하는 공정과; 상기 기판 위에 분자선 에피택시법에 의해 제1도전형의 제1반도체층과 제2반도체층을 형성하는 공정과; 상기 제2반도체층 전 표면에 유전체막을 형성한 후 소정 부분을 제거하여 레이저 다이오드 영역을 한정하는 공정과; 상기 레이저 다이오드 영역의 제2반도체층 위에 분자선 에피택시의 선택적 에피택시법에 의해 서로 각각 다른 역할을 하는 제1 및 제2도전형의 제3반도체층, 제1클래드층이 되는 제1 및 제2도전형의 제4반도체층, 활성층이 되는 제2도전형의 제5반도체층, 제2클래드층이 되는 제2도전형의 제6반도체층, 캡층이 되는 제2도전형의 제7반도체층을 형성하는 공정과; 상기 유전체막을 제거한 후 상기한 공정의 결과적인 구조의 전체 표면에 절연막을 형성하는 공정과; 제2도전형의 전극형성을 위해 상기 절연막의 소정부분을 제거하여 개구를 형성하는 공정과; 통상의 리프트 오프공정에 의해 상기 개구부와 절연막 위에 제2도전형의 전극을 형성하는 공정과; 전계효과트랜지스터의 소오스 및 드레인 전극과 레이저 다이오드의 제1도전형의 전극 형성을 위해 상기 절연막을 개구시킨 후 상기 개구를 통해 이온주입영역을 형성하는 공정과; 상기 이온주입영역에 레이저 다이오드의 제1도전형의 전극과 전계효과트랜지스터의 소오스 및 드레인 전극을 형성하는 공정과; 레이저 다이오드와 전계효과트랜지스터를 소자분리하기 위해 상기 절연막의 소정 부분을 제거하여 개구를 형성한 후 상기 개구를 통해 이온주입하여 소자분리영역을 형성하는 공정과; 전계효과트랜지스터의 게이트 전극 형성을 위해 절연막을 개구시키고 리세스 에칭한 후 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 기판은 III-V족 화합물 반도체인 광전집적회로 장치의 제조방법.
- 제 14 항에 있어서, III-V족 화합물 반도체는 III-V족 그룹중 GaAs계인 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 화학적 에칭은 {111} A 결정면이 노출되도록 결정면의 선택적 에칭액을 사용하여 실시하는 광전집적회로 장치의 제조방법.
- 제 16 항에 있어서, 에칭액은 BHF : H2O2: H2O=2 : 1 : 20으로 이루어진 혼합용액을 이용하는 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 제1도전형은 n형이고, 제2도전형은 p형인 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 제1 및 제2반도체층은 주석(Sn)을 도핑하여 결정면의 선택비를 배제하고 전 결정면이 n형 도핑이 되도록 하는 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 제3 및 제4반도체층들은 Si을 도핑하여 결정면에 따라 도전형이 변하는 반전특성을 이용한 광전집적회로 장치의 제조방법.
- 제 20 항에 있어서, 반전특성은 도핑된 Si이 {100} 결정면상에서는 n형의 도펀트로 작용하여 n형이 되고, {111} A 결정면상에서는 p형의 도펀트로 작용하여 p형으로 되는 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 제2도전형의 전극은 AuZn/Au으로 이루어진 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 소오스 및 드레인 전극과 제1도전형의 전극은 AuGe/Ni/Au으로 이루어진 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 소자분리영역은 통상적인 이온주입법에 의해 H+이온을 주입하여 형성하는 광전집적회로 장치의 제조방법.
- 제 13 항에 있어서, 게이트 전극은 Pt/Pd/Au 또는 Ti/Pt/Au으로 이루어진 광전집적회로 장치의 제조방법.
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