KR940010911B1 - 화합물 반도체장치 및 그 제조방법 - Google Patents
화합물 반도체장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR940010911B1 KR940010911B1 KR1019910023578A KR910023578A KR940010911B1 KR 940010911 B1 KR940010911 B1 KR 940010911B1 KR 1019910023578 A KR1019910023578 A KR 1019910023578A KR 910023578 A KR910023578 A KR 910023578A KR 940010911 B1 KR940010911 B1 KR 940010911B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- semiconductor device
- compound semiconductor
- forming
- region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 74
- 150000001875 compounds Chemical class 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000011800 void material Substances 0.000 claims abstract description 13
- 238000005253 cladding Methods 0.000 claims description 35
- 239000013078 crystal Substances 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 230000000694 effects Effects 0.000 claims description 3
- 239000012535 impurity Substances 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 화합물 반도체장치의 단면도,
제 2 도는 이 발명에 따른 화합물 반도체장치의 단면도,
제 3 도는 이 발명에 따른 화합물 반도체장치의 제조공정이다.
이 발명은 화합물 반도체장치 및 그 제조방법에 관한 것으로, 특히 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor ; 이하 MESFET라 칭함)와 레이저 다이오드(LASER Diode ; 이하 LD라 칭함)를 동일한 칩(Chip)에 형성한 화합물 반도체장치 및 그 제조방법에 관한 것이다.
최근 정보통신사회로 급격히 발전해 감에 따라 초고속 컴퓨터, 초고주파 및 광통신에 대한 필요성이 더욱 증가되고 있다. 그러나, 기존 Si를 이용한 소자로는 이러한 필요성을 만족시키는데 한계가 있기 때문에 물질특성이 우수한 화합물 반도체에 관한 연구가 활발히 진행되고 있다. 상기 화합물 반도체중 GaAs는 고전자 이동도 트랜지스터(High Electron Mobility Transistor) 및 반절연성등의 전자물성 특성을 갖고 있으므로 Si에 비해 동작속도가 빠르고 소비전력이 작다. 따라서, 이와같은 GaAs의 우수한 물질특성을 이용하여 MESFET, 이종 접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor) 및 고전자 이동도트랜지스터(High Electron Mobility Transistor)등과 같은 논리 소자들이 개발되고 있다. 상기 MESFET는 GaAs소자들의 기본이 되는 소자로써 캡층(Cap layer)의 양단에 소오스 및 드레인 전극을 오믹접촉(ohmic Contact)시키고 그 사이에 게이트 전극을 쇼트키접촉(Schottky contact)시켜 이 게이트전극에 인가되는 전압에 의해 전류의 흐름을 제어한다.
또한, GaAs는 직접 천이형의 에너지대역(Energy bandgap)을 가지므로 전자와 정공의 재결합에 의해 빛을 발생하는 광소자에 이용된다. 상기 광소자에는 레이저다이오드(LD)와 발광다이오드(LED)등이 있는데, 상기 LED는 발생되는 빛을 자연방출하고 LD는 유도방출한다. 따라서 LD에서 방출되는 빛은 방향성과 간섭성이 있다.
한편, 상기 MESFET등과 같은 논리소자들과 LD등의 광소자를 동일칩상에 형성한 광전집적회로소자(Opto-Electronic Integrated Circuit ; 이하 OEIC라 칭함)라 제작되어 광통신에 이용되고 있다.
이와 같이 LD와 MESFET를 집적한 일반적인 형태의 OEIC는 "Semiconductor and semimetal, Vol. 30, P236~268, Academic press, 1990"에 게시되고 있다.
제 1 도는 상기 종래의 화합물 반도체장치의 단면도이다.
상기 화합물 반도체장치는 MESFET가 형성되어 있는 영역(M)과 LD가 형성되어 있는 영역(L)으로 나누어져 있다. 반절연성 GaAs 반도체기판(11) 영역(M)의 표면에 소오스 및 드레인전극들(34),(35)이 형성되어 있다. 상기 소오스 및 드레인전극들(34),(35)의 하부에 Si등에 의한 N+형의 제 1 이온주입영역(27)이, 상기 소오스 및 드레인전극들(34),(35) 사이의 하부에 N형이 제 2 이온주입영역(29)이 각각 형성되어 있다. 또한, 상기 제 2 이온주입영역(29)의 상부에 게이트전극(33)이 형성되어 있다. 또한, 상기 반도체기판(11)의 영역(L)에 홈(groove) 형성되어 있고, 이 홈의 하부표면에 N+형 GaAs의 버퍼층(13)이 형성되어 있다. 상기 버퍼층(13)의 일측에 N형 전극(32)이 형성되어 있으며, 상기 N형 전극(32)이 형성되지 않는 버퍼층(13)의 상부에 N형 AlGaAs의 제 1 클래드층(15), 활성층(17), P형 AlGaAs의 제 2 클래드층(19), N형 GaAs의 전류차단층(21), P형 AlGaAs의 제 3 클래드층(23), 및 P+형 GaAs의 캡층(25)이 적층되어 있다. 상기 활성층(17)은 I형 GaAs/I형 AlGaAs의 이종접합이 20~30번 정도 적층된 다중양자우물(multiquantum well)의 구조를 갖는다. 또한, 상기 전류차단층(21)에 개구가 형성되어 있으며, 이 개구를 통해 상기 제 2 및 제 3 클래드층들(19),(23)이 접촉되어 전류통로를 이룬다. 상기 개구상부의 캡층(25) 표면에 P형 전극(31)이 형성되어 있다.
상술한 화합물 반도체장치는 영역(L)에 홈을 형성하고 홈의 내부표면에 2단계의 에피택시에 의해 LD를 형성하므로 MESFET와 분리된다. 또한, 상기 MESFET와 LD를 외부전극끼리 와이어 본딩(wire bonding)이나 금속패턴으로 연결하여 LD는 MESFET가 전류를 구동시킬 때에 빛을 방출한다.
그러나, 상술한 종래의 화합물 반도체장치는 MESFET와 LD를 분리하는 홈의 단차로 인하여 포토리소그래피(Photolithography) 공정이 어려워 MESFET의 게이트전극의 폭을 서브미크론 이하로 만들지 못하므로 유효채널 길이가 크게되어 고주파 동작을 할 수 없는 문제점이 있었다. 또한, LD와 MESFET를 와이어로 연결하면 공정이 추가되며 본딩하기 위한 패드(Pad)에 의해 면적이 커지고, 금속패턴으로 연결하면 전류가 외부로 흐르기 때문에 기생캐피시턴스 및 저항에 의해 전류특성이 저하되는 문제점이 있다. 그리고, 전류차단층에 형성된 개구에 의해 전류통로를 제한하므로 개구층 양쪽측면으로 확산되는 전류를 방지하지 못하여 임계전류(threshold current)가 커지는 문제점이 있었다.
따라서, 이 발명은 보이드(Void)를 이용하여 MESFET의 실질적인 게이트폭을 작게하여 고주파동작 특성을 향상시킬 수 있는 화합물 반도체장치를 제공함에 있다.
이 발명의 다른 목적은 외부전극들을 연결시키지 않고 전류통로가 내부에 형성되어 면적이 축소되고 전류특성이 향상된 화합물 반도체장치를 제공함에 잇다.
이 발명의 다른 목적은 보이드에 의해 LD의 전류를 제한하므로 낮은 임계전류를 가지는 화합물 반도체장치를 제공함에 있다.
이 발명의 또 다른 목적은 공정이 간단한 화합물 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 이 발명은 레이저다이오드와 금속-반도체장치에 있어서, 동일한 반도체기판에 구비한 화합물 반도체장치에 있어서, 소정의 결정면을 갖는 반절연성 반도체기판과, 상기 반도체기판의 금속-반도체 전계효과 트랜지스터 영역의 표면에 주플래트와 소정각을 이루며 길게 형성된 제 1 절연막과, 상기 제 1 절연막이 형성되지 않은 반도체기판의 표면에 역경사면을 이루는 제 1 도전형의 캡층과 상기 캡층의 레이저다이오드 영역의 표면에 상기 제 1 절연막과 평행하는 2개의 제 2 절연막들과, 상기 제 2 절연막들이 형성되지 않은 캡층의 표면에 역경사를 이루며 상기 제 1 절연막의 상부에서 역경사면이 합쳐지는 제 1 도전형의 제 1 클래드층과, 상기 제 1 클래드층의 표면에 형성된 활성층과, 상기 활성층의 소정부분 표면에 형성되며 상기 제 2 절연막들이 상부에서 역경사면이 합쳐지는 제 2 도전형의 제 2 클래드층과, 상기 제 1 및 제 2 절연막들의 상부에 제 1 및 제 2 클래드층에 의해 형성된 삼각형의 제 1 및 제 2 보이드들과, 상기 제 1 보이드 양측의 활성층에 상기 캡층과 겹치도록 형성된 제 1 도전형 영역들과 상기 제 1 보이드들 사이의 제 2 클래드층에 형성된 제 2 도전형 영역과 상기 제 1 및 제 2 보이드 사이의 제 1 도전형 영역을 제외한 제 1 도전형 영역과 제 2 도전형 영역의 표면에 형성된 제 1 및 제 2 전극들과, 상기 제 1 보이드 상부의 활성층표면에 형성된 제 2 전극을 구비함을 특징으로 한다.
이 발명의 또 다른 목적을 달성하기 위하여 레이저 다이오드와 금속-전계 효과 트랜지스터를 동일한 칩에 구비한 화합물 반도체장치의 제조방법에 있어서, 소정의 결정면을 갖는 반절연성 반도체기판 표면의 금속-반도체 전계효과 트랜지스터 영역에 주플래트와 소정각을 이루는 줄무늬 형태의 제 1 절연막을 형성하는 제 1 공정과, 상기 제 1 절연막에 형성되지 않은 반도체기판의 표면에 역경사를 이루는 제 1 도전형의 캡층을 형성하는 제 2 공정과, 상기 캡층표면의 레이저다이오드영역에 상기 제 1 절연막과 평행하는 2개의 제 2 절연막들을 형성하는 제 3 공정과, 상기 제 2 절연막들이 형성되지 않은 캡층표면에 이루는 제 1 도전형의 제 1 클래드층을 형성하는 제 4 공정과, 상기 제 1 클래드층의 표면에 활성층을 형성하는 제 5 공정과, 상기 활성층 표면의 소정부분에 제 2 도전형의 제 2 클래드층을 형성하는 제 6 공정과, 상기 제 1 보이드양측의 활성층에 상기 캡층이 겹치도록 제 1 도전형 영역을 형성하는 제 7 공정과, 상기 제 2 보이드들 사이의 제 2 클래드층 표면에 제 2 도전형 전극을 형성하는 제 8 공정과, 상기 제 1 및 제 2 보이드를 사이의 제 1 영역을 제외한 제 1 영역 및 제 2 영역의 표면과 제 1 보이드 상부의 활성층 표면에 제 1, 제 2 및 제 3 전극들을 형성하는 제 9 공정으로 이루어짐을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제 2 도는 이 발명에 따른 화합물 반도체장치의 단면도이다.
상기 화합물 반도체장치는 MESFET와 LD를 OEIC화한 것이다.
결정면(Plane)이 (001)인 반절연성 GaAs의 반도체기판(41)이 있다. 상기 반도체기판(41)의 영역(M)상에 SiO2또는 Si3N4와 같은 유전체중 어느 하나로 이루어진 제 1 절연막(43)이 줄무늬 형태로 형성되어 있다. 상기 제 1 절연막(43)은 상기 반도체기판(41)의 결정면을 표시하기 위한 주플래트(major flat)을 나타내는방향으로부터 20~30°의 각도를 이루며 형성되어 있다. 상기 반도체기판(41)의 표면에 N+형 GaAs의 캡층(45)이 형성되어 있다. 상기 캡층(45)은 상기 제 1 절연막(43)의 상부에는 형성되지 않으며 역경사를 이루고 있다. 또한 상기 캡층(45)의 영역(L)상에 상기 제 1 절연막(43)과 동일한 2개의 제 2 절연막(47)들이 형성되어 있다. 상기 제 1 절연막(43)과 제 2 절연막(47)들은 평행을 이루고 있다. 상기 캡층(45)의 표면에 N형 AlXGa1-XAs의 제 1 클래드층(49)이 형성되어 있다. 상기 제 1 클래드층(49)은 상기 제 2 절연막(47)들의 상부에는 형성되지 않으며 역경사를 이루고 있다. 또한, 상기 영역(M)에서 제 1 클래드층(49)은 상기 캡층(45)의 역경사면에는 얇고 상부 표면에는 두껍게 형성되어 있으며, 상기 제 1 클래드층(4)의 역경사면들은 일직선을 이루고 합쳐진다. 따라서, 상기 제 1 절연막(43)의 상부에는 상기 제 1 클래드층(49)의 역경사면들에 의해 제 1 보이드(51)가 형성되어 있다. 상기 제 1 클래드층(49)의 상부에 GaAs의 활성층(53)이 형성되어 있다. 상기 활성층(53)은 N형 불순물이 도핑된 도전형을 갖는다. 상기 영역(M)에는 제 1 보이드(51) 양쪽의 활성층(53)에 상기 캡층(45)과 겹치는 N+형 영역(59)들이 형성되어 있으며, 상기 제 1 보이드(51)과 N+형 영역(59)들 사이의 활성층(53) 상부에 P형 AlXGa1-XAs 제 2 클래드층(55)이 형성되어 있다.
또한, 상기 영역(L)의 활성층(53) 상부에는 제 2 클래드층(55)이 형성되어 있다. 상기 영역(L)의 제 2 클래드층(55)은 역경사면들이 합쳐져 제 2 보이드(57)들을 형성시킨다. 상기 제 2 보이드(57)들 사이의 제 2 클래드층(55) 표면에 P+형 영역(61)이 형성되어 있고, P+형 영역(61)의 상부에 P형 전극(64)이 형성되어 있다. 상기 영역(M)의 제 2 클래드층(49) 사이의 활성층(53) 상부에 MESFET의 게이트전극(65)이 형성되어 있고, 상기 게이트전극(65)을 중심으로 P형 전극(64)의 반대쪽 N+형 영역(59)의 상부에 M형 전극(63)이 형성되어 있다. 상기 N형 및 P형 전극들(63),(64)은 OEIC에서 각각 FET의 소오스 및 LD의 P형 전극으로 이용된다.
상술한 구조의 화합물 반도체장치는 P형 전극(64)과 N형 전극(63) 사이에 LD의 동작전압 이상의 전압을 게이트전극(65)에 MESFET의 턴온(turn on) 전압 이상의 전압을 각각 인가하면 상기 영역(M)의 MESFET가 구동됨에 따라 상기 N형 및 P형 전극들(63),(64)을 통해 각각 주입되는 전자 및 정공들이 상기 영역(L0의 활성층(53)에서 재결합하여 빛을 발생한다. 즉, 게이트전극(65)에 인가되는 턴온전압에 의해 상기 영역(M)의 활성층(53)에 형성되는 채널(Channel)을 통해 P형 전극(64)→P+영역(61)→제 2 클래드층(55)→LD의 활성층(53)→제 1 클래드층(49)→캡층(45)→캡층(45)→N+형 영역(59)→MESFET의 활성층(53)→N형 전극(63)으로 연결되는 전류통로가 형성된다. 그러나, 상기 게이트전극(65)에 턴온전압을 인가하지 않으면 상기 영역(M)의 활성층(53)에 채널이 형성되지 않으므로 전류통로가 끊어진다. 따라서 상기 영역(L)의 활성층(53)은 전자와 정공들의 재결합이 이루어지지 않으므로 빛을 발생하지 않는다. 그러므로 동작시 LD는 상기 제 2 보이드(57)들 사이의 활성층(53)에서만 빛을 발생하므로 제 2 보이드(57)들의 사이의 간격을 조절하여 방출되는 빛의 가로모드(Lateral mode)를 조절할 수있다.
제 3a~d 도는 이 발명에 일실시예예 따른 화합물 반도체장치의 제조공정도이다.
제 3a 도를 참조하면, 결정면이 (001)인 반절연성 GaAs의 반도체기판(41)이 있다. 상기 반도체기판(41)의 영역(M)상에 SiO2또는 Si3N4를 400~1000Å 정도의 두께로 침적한 후 통상의 포토리소그래피(Photolithography) 방법에 의해 1.5~3㎛ 정도의 폭을 갖는 줄무늬 형태의 제 1 절연막(43)을 형성한다. 이때, 상기 제 1 절연막(43)을 반도체기판(41)의 주플래트를 나타내는방향과 20~30°정도의 각도를 갖도록 형성한다.
제 3b 도를 참조하면, MOCVD(Metal Oraganic Chemical Vapor Deposition) 또는 MBE(Molecular Beam Epitaxy) 방법들중 어느 하나에 의해 상기 반도체기판(41)의 표면에 Si 또는 Te등의 불순물이 1 E18~5E19cm-3정도 도핑된 N+형 GaAs 캡층(45)을 0.4~0.6㎛ 정도의 두께로 형성한다. 이때, 상기 제 1 절연막(43)이 마스크로 이용되어 그 부분에는 상기 캡층(5)이 형성되지 않는다. 또한, 상기 제 1 절연막(43)이 상기 반도체기판(41)의 주플래트와 20~30°의 각도를 가지면 결정성장시 가로성장(lateral growth)을 하므로 상기 캡층(45)의 측면들이 역경사를 이룬다. 그 다음, 상기 영역(L)의 캡층(45) 상부에 상기 제 1 절연막(43)과 동일한 방법에 의해 2개의 제 2 절연막(47)들을 형성한다. 상기에서 제 2 절연막(47)들을 상기 제 1 절연막(43)과 평행하게 형성한다.
제 3c 도를 참조하면, 상기 캡층(45)의 상부에 상기 결정성장방법으로 N형 AlXGa1-X의 제 1 클래드층(49), N형 GaAs의 활성층(53) 및 P형 AlXGa1-XAs의 제 2 클래드층(55)을 한번의 스텝(Step)으로 순차적으로 형성한다. 상기에서 제 1 클래드층(49)은 Si 또는 Te등의 불순물이, 제 2 클래드층(59)은 Zn 또는 Cd 등의 불순물이 각각 1E17~5E17cm 정도 도핑되어 1~1.5㎛ 정도 두께로 형성된다. 또한, 상기 활성층(53)은 1000~2000Å 정도의 두께로 형성된다. 상기에서 제 1 클래드층(49)은 상기 캡층(45)의 역경사면들에 얇게 형성되며, 역경사면들이 합쳐져 제 1 보이드(51)가 형성된다. 또한, 상기 제 2 클래드층(55) 성장시 역경사면들이 합쳐져 제 2 보이드(55)들이 형성된다.
제 3d 도를 참조하면, 상기 영역(M)의 제 2 클래드층(55)을 선택식각한 후 상기 제 1 보이드(51)양측의 노출된 활성층(53)에 Si등의 불순물을 1E13~1E14/㎠ 정도 이온주입하여 상기 캡층(45)과 겹치는 N+형영역(59)을 형성한다. 그 다음, 상기 제 2 보이드(57)들 사이의 제 2 클래드층(55) 표면에 Cd등의 불순물을 1E13~1E14/㎠ 이온주입하여 P형 영역(61)을 형성한다. 그 다음, 상기 N형 영역(59)과 P형 영역(61)의 상부에 AuGe/Ni/Au의 N형 전극(63)과 Au/Zn의 P형 전극(64)을 형성한다. 그리고, 상기 제 1 보이드(51) 상부의 활성층(53) 표면에 Ti/Pt/Au로 MESFET의 게이트전극(65)을 형성한다. 상기에서 MESFET와 LD 사이에 단차가 없으므로 상기 게이트전극(65)의 폭을 서브미크론 이하로 만들 수 있으며, 제 1 보이드(51)에 의해서 MESFET의 실질적인 게이트 길이가 줄어들게 된다.
상술한 바와같이 (001) 결정면을 가지며 표면에 주플레트와 20~30°정도의 각을 이루는 절연막을 형성하고 에피택셜층을 성상하면 결정성장특성에 의해 절연막의 상부에 삼각형의 보이드가 형성되는 것을 이용하여 2번의 에피택시에 의해 전극통로가 내부에 형성되고 게이트전극의 하부와 P형 전극 하부의 양측에 보이드들을 가지는 MESFET와 LD를 단자없이 동일칩상에 형성한다.
따라서, 이 발명은 MESFET와 LD 사이에 단차가 없으므로 MESFET의 게이트 폭을 줄일 수 있고 보이드에 의해 실질적인 게이트 길이를 줄일 수 있어 고주파동작 특성을 향상시킬 수 있으며, P형 전극 하부 양측의 보이드들에 의해 전류제어를 양호하게 하고 보이드들 사이의 폭을 좁힐 수 있으므로 임계전류를 낮게할 수 있는 이점이 있다. 또한, MESFET와 LD 사이에 전류통로를 외부에 형성하지 않고 내부에 형성하므로 기생캐패시턴스 및 저항등에 의한 전류특성 저하가 발생되지 않고 본딩하기 위한 패드가 필요하지 않으므로 면적을 줄일 수 있으며, 전류통로를 외부에 별도로 형성하지 않으므로 제조공정이 간단한 이점이 있다.
상술한 이 발명의 실시예에서 반도체기판을 (001) 결정면을 가진 GaAs로 보였으나 이 발명의 사상과 틀림이 없이 (100),(010)등의 결정면을 가질 수 있으며, 또한 InP 및 GaP등의 다른 화합물 반도체들로도 실시할 수 있다.
Claims (13)
- 레이저다이오드와 금속-반도체 전계효과 트랜지스터를 동일한 반도체기판에 구비한 화합물 반도체장치에 있어서, 소정의 결정면을 가지는 반절연성 반도체기판과 상기 반도체기판의 금속-반도체 전계효과 트랜지스터 영역의 표면에 주플래트와 소정각을 이루며 길게 형성된 제 1 절연막과, 상기 제 1 절연막이 형성되어 있지 않은 반도체기판의 표면에 측면들이 역경사면을 이루는 제 1 도전형의 캡층과, 상기 캡층의 레이저 다이오드 영역의 표면에 상기 제 1 절연막과 평행하는 2개의 제 2 절연막들과, 상기 제 2 절연막들이 형성되지 않은 캡층의 표면에 측면들이 역경사를 이루며 상기 제 1 절연막의 상부에서 역경사면이 합쳐지는 제 1 도전형의 제 1 클래드층과, 상기 제 1 클래드층의 표면에 형성된 활성층과, 상기 활성층의 소정부분 표면에 형성되며 상기 제 2 절연막들의 상부에서 역경사면이 합쳐지는 제 2 도전형의 제 2 클래드층과, 상기 제 1 및 제 2 절연막들의 상부에 제 1 및 제 2 클래드층에 의해 형성된 삼각형의 제 1 및 제 2 보이드들과, 상기 제 1 보이드양측의 활성층에 상기 캡층과 겹치도록 형성된 제 1 도전형 영역들과, 상기 제 2 보이드들 사이의 제 2 클래드층에 형성된 제 2 도전형 영역과, 상기 제 1 및 제 2 보이드 사이의 제 1 도전형 영역을 제외한 제 1 도전형 영역과, 제 2 도전형 영역의 표면에 형성된 제 1 및 제 2 전극들과, 상기 제 1 보이드 상부의 활성층 표면에 형성된 제 2 전극을 구비한 화합물 반도체장치.
- 제 1 항에 있어서, 상기 반도체기판이 GaAs, InP 또는 GaP중 어느 하나인 화합물 반도체장치.
- 제 1 항에 있어서, 상기 반도체기판의 결정면이 (001),(100) 또는 (010)중 어느 하나인 화합물 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 도전형은 N형이고 제 2 도전형은 P형인 화합물 반도체장치.
- 제 1 항에 있어서, 상기 제 1 및 제 2 절연막들이 주플래트와 20°~30°의 각도를 가지는 화합물 반도체장치.
- 제 4 항에 있어서, 상기 제 1 및 제 2 절연막들이 SiO2또는 Si3N4등과 같은 유전체중 어느 하나인 화합물 반도체장치.
- 제 1 항에 있어서, 상기 제 1 및 제 2 보이드들은 높이가 상기 제 1 및 제 2 절연막들의 폭에 의해 정해지는 화합물 반도체장치.
- 제 1 항에 있어서, 상기 제 1 및 제 2 전극들이 MESFET의 소오스전극 및 LD의 P형 전극들인 화합물 반도체장치.
- 제 1 항에 있어서, 상기 제 3 전극이 금속-반도체 전계효과 트랜지스터의 게이트전극인 화합물 반도체장치.
- 레이저다이오드와 금속-전계효과 트랜지스터를 동일칩에 구비한 화합물 반도체장치의 제조방법에 있어서, 소정의 결정면을 가지는 반절연성 반도체기판 표면의 금속-반도체 전계효과 트랜지스터 영역에 주플래트와 소정각을 이루는 줄무늬 형태의 제 1 절연막을 형성하고 제 1 공정과, 상기 제 1 절연막이 형성되지 않은 반도체기판의 표면에 역경사를 이루는 제 1 도전형의 캡층을 형성하는 제 2 공정과, 상기 캡층표면의 레이저다이오드 영역에 상기 제 1 절연막과 평행하는 2개의 제 2 절연막들을 형성하는 제 3 공정과 상기 제 2 절연막들이 형성되지 않은 캡층표면에 역경사를 이루는 제 1 도전형의 제 1 클래드층을 형성하는 제 4 공정과, 상기 제 1 클래드층의 표면에 활성층을 형성하는 제 5 공정과, 상기 활성층의 소정부분 표면에 제 2 도전형의 제 2 클래드층을 형성하는 제 6 공정과 상기 제 1 보이드 양측의 활성층에 상기 캡층과 겹치도록 제 1 도전형 영역을 형성하는 제 7 공정과, 상기 제 2 보이드들 사이의 제 2 클래드층 표면에 제 2 도전형 전극을 형성하는 제 8 공정과, 상기 제 1 및 제 2 보이드들 사이의 제 1 영역을 제외한 제 1 영역 및 제 2 영역의 표면과 제 1 보이드 상부의 활성층 표면에 제 1 및 제 2 및 제 3 전극들을 형성하는 제 9 공정을 구비한 화합물 반도체장치의 제조방법.
- 제 10 항에 있어서, 상기 제 1 공정과 제 3 공정에서 제 6 공정까지 MBE 또는 MOCVE중 어느 하나로 형성하는 화합물 반도체장치의 제조방법.
- 제 11 항에 있어서, 상기 제 3 공정에서 제 6 공정까지 한번의 스텝으로 형성하는 화합물 반도체장치의 제조방법.
- 제 10 항에 있어서, 상기 제 3 및 제 6 공정에서 제 1 및 제 2 보이드들이 형성되는 화합물 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023578A KR940010911B1 (ko) | 1991-12-20 | 1991-12-20 | 화합물 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023578A KR940010911B1 (ko) | 1991-12-20 | 1991-12-20 | 화합물 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930015042A KR930015042A (ko) | 1993-07-23 |
| KR940010911B1 true KR940010911B1 (ko) | 1994-11-19 |
Family
ID=19325292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910023578A KR940010911B1 (ko) | 1991-12-20 | 1991-12-20 | 화합물 반도체장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940010911B1 (ko) |
-
1991
- 1991-12-20 KR KR1019910023578A patent/KR940010911B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015042A (ko) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| KR940005454B1 (ko) | 화합물반도체장치 | |
| US6878975B2 (en) | Polarization field enhanced tunnel structures | |
| KR100933277B1 (ko) | ＧａＮ계 캡 세그먼트 상에 게이트 콘택을 구비한ＡｌＧａＮ/ＧａＮ ＨＥＭＴ 및 그 제조방법 | |
| EP0233725B1 (en) | Opto-Electronic Device and Method for its Manufacture | |
| US5202896A (en) | Bipolar inversion channel field effect transistor laser | |
| US4641161A (en) | Heterojunction device | |
| JP2500063B2 (ja) | 電界効果トランジスタ | |
| JPH05275463A (ja) | 半導体装置 | |
| US5164797A (en) | Lateral heterojunction bipolar transistor (LHBT) and suitability thereof as a hetero transverse junction (HTJ) laser | |
| US5789772A (en) | Semi-insulating surface light emitting devices | |
| JP2503616B2 (ja) | 半導体装置 | |
| US4899201A (en) | Electronic and optoelectric devices utilizing light hole properties | |
| KR940010911B1 (ko) | 화합물 반도체장치 및 그 제조방법 | |
| US4779282A (en) | Low leakage current GaInAsP/InP buried heterostructure laser and method of fabrication | |
| Taylor et al. | Demonstration of a heterostructure field‐effect laser for optoelectronic integration | |
| KR960001184B1 (ko) | 화합물 반도체장치 및 그 제조방법 | |
| US9911889B2 (en) | Method for fabricating a heterojunction schottky gate bipolar transistor | |
| KR950013437B1 (ko) | 광전집적회로 장치 및 그 제조방법 | |
| KR930000824B1 (ko) | 광전집적회로 소자 및 그 제조방법 | |
| JP3053862B2 (ja) | 半導体装置 | |
| WO1989001704A1 (en) | Electronic and optoelectronic devices utilizing light hole properties | |
| KR100234350B1 (ko) | 화합물 반도체 장치의 제조방법 | |
| KR940005728B1 (ko) | 화합물 반도체 소자 및 그 제조방법 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061030 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |