JPH10125894A - 光電子集積回路及びその製造方法 - Google Patents
光電子集積回路及びその製造方法Info
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- JPH10125894A JPH10125894A JP28090796A JP28090796A JPH10125894A JP H10125894 A JPH10125894 A JP H10125894A JP 28090796 A JP28090796 A JP 28090796A JP 28090796 A JP28090796 A JP 28090796A JP H10125894 A JPH10125894 A JP H10125894A
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Abstract
(57)【要約】
【課題】 光出力の大きい発光素子を有し、且つ、集積
化を行う上で素子性能の低下がない光電子集積回路（Ｏ
ＥＩＣ）、及び、その製造方法を提供する。 【解決手段】 同一基板１上に発光素子３と、電子素子
及び受光素子２のうち少なくとも一方とを集積してなる
ＯＥＩＣであって、前記基板１、電子素子、及び、受光
素子２が炭化珪素（ＳｉＣ）からなり、前記発光素子３
がＧａ（ガリウム）と窒素（Ｎ）を含むＧａＮ系化合物
半導体からなる。
化を行う上で素子性能の低下がない光電子集積回路（Ｏ
ＥＩＣ）、及び、その製造方法を提供する。 【解決手段】 同一基板１上に発光素子３と、電子素子
及び受光素子２のうち少なくとも一方とを集積してなる
ＯＥＩＣであって、前記基板１、電子素子、及び、受光
素子２が炭化珪素（ＳｉＣ）からなり、前記発光素子３
がＧａ（ガリウム）と窒素（Ｎ）を含むＧａＮ系化合物
半導体からなる。
Description
【０００１】
【発明の属する技術分野】本発明は、発光素子と、電子
素子及び受光素子のうち少なくとも一方とを基板上にモ
ノリシックに集積してなる光電子集積回路（ＯＥＩＣ）
及びその製造方法に関する。
素子及び受光素子のうち少なくとも一方とを基板上にモ
ノリシックに集積してなる光電子集積回路（ＯＥＩＣ）
及びその製造方法に関する。
【０００２】
【従来の技術】半導体発光装置の高速化、及び、小型化
を実現する技術として発光素子や受光素子、更には、電
子素子を同一基板上にモノリシックに集積する光電子集
積回路（ＯＥＩＣ）化技術の開発がなされている。
を実現する技術として発光素子や受光素子、更には、電
子素子を同一基板上にモノリシックに集積する光電子集
積回路（ＯＥＩＣ）化技術の開発がなされている。
【０００３】このようなＯＥＩＣとして、例えば、特開
平６−６９４８９号（Ｈ０１Ｌ ２７／１５）には、Ｓ
ｉ基板上に高濃度のｎ型Ｓｉ層と低濃度のｎ型Ｓｉ層が
積層されてなる受光素子と、ＧａＡｓとＡｌＧａＡｓか
らなる半導体レーザ（発光素子）とが集積化された構造
が提案されている。
平６−６９４８９号（Ｈ０１Ｌ ２７／１５）には、Ｓ
ｉ基板上に高濃度のｎ型Ｓｉ層と低濃度のｎ型Ｓｉ層が
積層されてなる受光素子と、ＧａＡｓとＡｌＧａＡｓか
らなる半導体レーザ（発光素子）とが集積化された構造
が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＧａＡ
ｓとＳｉとは、格子定数が約４％異なるので、この格子
不整合による、大量の転位がＳｉ基板上に結晶成長され
たＧａＡｓ結晶層中に発生してしまう。
ｓとＳｉとは、格子定数が約４％異なるので、この格子
不整合による、大量の転位がＳｉ基板上に結晶成長され
たＧａＡｓ結晶層中に発生してしまう。
【０００５】ＧａＡｓやＡｌＧａＡｓ等のＧａＡｓ系半
導体における欺る転位は、非発光中心となるので、この
ような大量の転位を含むＧａＡｓ系半導体結晶層からな
る発光素子では、十分な光出力を得ることが困難であっ
た。
導体における欺る転位は、非発光中心となるので、この
ような大量の転位を含むＧａＡｓ系半導体結晶層からな
る発光素子では、十分な光出力を得ることが困難であっ
た。
【０００６】また、前記従来例では、Ｓｉ基板上にｎ型
ドーピング濃度が異なるＳｉ層を積層して受光素子を作
製後、この受光素子が形成されたＳｉ基板を所定の温度
に昇温して、ＧａＡｓ系材料からなる半導体レーザ構造
のエピタキシャル成長を行う。この時、前記エピタキシ
ャル成長の基板温度を高くしすぎると、既に前工程で作
製した受光素子のＳｉ層内のｎ型ド−パントが拡散して
しまい、受光素子の性能の低下を招く恐れがある。
ドーピング濃度が異なるＳｉ層を積層して受光素子を作
製後、この受光素子が形成されたＳｉ基板を所定の温度
に昇温して、ＧａＡｓ系材料からなる半導体レーザ構造
のエピタキシャル成長を行う。この時、前記エピタキシ
ャル成長の基板温度を高くしすぎると、既に前工程で作
製した受光素子のＳｉ層内のｎ型ド−パントが拡散して
しまい、受光素子の性能の低下を招く恐れがある。
【０００７】このように、同一基板上にＯＥＩＣをモノ
リシックに作製するには、複数の素子形成過程を経る必
要があるため、前工程で作製されたデバイス部分が、後
工程の熱処理などによって、影響を受けてしまうことと
なり、所望の素子性能が得られないこととなってしま
う。
リシックに作製するには、複数の素子形成過程を経る必
要があるため、前工程で作製されたデバイス部分が、後
工程の熱処理などによって、影響を受けてしまうことと
なり、所望の素子性能が得られないこととなってしま
う。
【０００８】従って、後工程における諸条件は、前工程
で既に作製されたデバイス部への悪影響をできる限り低
減するようなものに設定する必要がある一方、前工程に
おけるプロセス条件は、後工程におけるプロセス条件に
よる影響を考慮して設定することが必要となる。
で既に作製されたデバイス部への悪影響をできる限り低
減するようなものに設定する必要がある一方、前工程に
おけるプロセス条件は、後工程におけるプロセス条件に
よる影響を考慮して設定することが必要となる。
【０００９】しかしながら、上記プロセス条件の決定
は、勢いＯＥＩＣとして組み込まれるデバイスの特性を
犠牲にすることとなり、条件と素子特性との兼ね合いが
難しい要素となっている。
は、勢いＯＥＩＣとして組み込まれるデバイスの特性を
犠牲にすることとなり、条件と素子特性との兼ね合いが
難しい要素となっている。
【００１０】本発明は、上述の問題点を鑑み成されたも
のであり、光出力の大きい発光素子を有し、且つ、集積
化を行う上で素子性能の低下がない、ＯＥＩＣ及びその
製造方法を提供することを目的とする。
のであり、光出力の大きい発光素子を有し、且つ、集積
化を行う上で素子性能の低下がない、ＯＥＩＣ及びその
製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のＯＥＩＣは、同
一基板上に発光素子と、電子素子及び受光素子のうち少
なくとも一方とを集積化してなるＯＥＩＣであって、前
記基板、電子素子、及び、受光素子がＳｉＣからなり、
前記発光素子がＧａ（ガリウム）とＮ（窒素）を含むＧ
ａＮ系化合物半導体からなることを特徴とする。
一基板上に発光素子と、電子素子及び受光素子のうち少
なくとも一方とを集積化してなるＯＥＩＣであって、前
記基板、電子素子、及び、受光素子がＳｉＣからなり、
前記発光素子がＧａ（ガリウム）とＮ（窒素）を含むＧ
ａＮ系化合物半導体からなることを特徴とする。
【００１２】また、前記発光素子は、ファブリペロ−型
半導体レーザ、面発光レーザ、あるいは、発光ダイオー
ドであることを特徴とする。
半導体レーザ、面発光レーザ、あるいは、発光ダイオー
ドであることを特徴とする。
【００１３】特に、前記ファブリペロ−型半導体レーザ
の共振器用端面は、へき開により形成されることを特徴
とする。
の共振器用端面は、へき開により形成されることを特徴
とする。
【００１４】更に、前記へき開により形成される端面
は、｛２バ−１１０｝面、あるいは、｛０１１バ−０｝
面であることを特徴とする。
は、｛２バ−１１０｝面、あるいは、｛０１１バ−０｝
面であることを特徴とする。
【００１５】また、前記発光素子の発光層の一部と、前
記受光素子の受光部の一部とが対向するように、前記発
光素子と受光素子とが配置されていることを特徴とす
る。
記受光素子の受光部の一部とが対向するように、前記発
光素子と受光素子とが配置されていることを特徴とす
る。
【００１６】特に、前記発光素子がファブリペロ−型半
導体レーザの場合には、該半導体レーザの一対の共振器
用端面のうちの一端面と、受光素子の受光部となる一側
壁が対向するように、前記半導体レーザと受光素子とが
配置されていることを特徴とする。
導体レーザの場合には、該半導体レーザの一対の共振器
用端面のうちの一端面と、受光素子の受光部となる一側
壁が対向するように、前記半導体レーザと受光素子とが
配置されていることを特徴とする。
【００１７】更に、前記電子素子は、ＭＥＳＦＥＴ等の
電界効果トランジスタ、あるいは、バイポーラトランジ
スタであることを特徴とする。
電界効果トランジスタ、あるいは、バイポーラトランジ
スタであることを特徴とする。
【００１８】また、前記受光素子はｐｉｎフォトダイオ
ード等のフォトダイオード、あるいは、フォトトランジ
スタであることを特徴とする。
ード等のフォトダイオード、あるいは、フォトトランジ
スタであることを特徴とする。
【００１９】加えて、本発明のＯＥＩＣの製造方法は、
前記ＳｉＣからなる電子素子あるいは受光素子を製造す
る工程と、該工程の後に前記ＧａＮ系半導体からなる発
光素子を製造する工程を備えることを特徴とする。
前記ＳｉＣからなる電子素子あるいは受光素子を製造す
る工程と、該工程の後に前記ＧａＮ系半導体からなる発
光素子を製造する工程を備えることを特徴とする。
【００２０】
［実施形態１］本発明の第１の実施形態に係る光電子集
積回路（ＯＥＩＣ）の模式断面図である図１とその模式
上面図である図２を用いて説明する。
積回路（ＯＥＩＣ）の模式断面図である図１とその模式
上面図である図２を用いて説明する。
【００２１】図１及び図２中、１は窒素（Ｎ）がド−プ
されたｎ型の六方晶炭化珪素（６Ｈ−ＳｉＣ）基板であ
り、該基板１の（０００１）面上に６Ｈ−ＳｉＣからな
るフォトダイオード（受光素子）２とＧａＮ系半導体か
らなる半導体レーザ（発光素子）３が、モノリシックに
集積され、光電子集積回路（ＯＥＩＣ）を構成する。
されたｎ型の六方晶炭化珪素（６Ｈ−ＳｉＣ）基板であ
り、該基板１の（０００１）面上に６Ｈ−ＳｉＣからな
るフォトダイオード（受光素子）２とＧａＮ系半導体か
らなる半導体レーザ（発光素子）３が、モノリシックに
集積され、光電子集積回路（ＯＥＩＣ）を構成する。
【００２２】フォトダイオード２は、６Ｈ−ＳｉＣ基板
１上に、層厚が１．３μｍのバナジウム（Ｖ）がド−プ
された高抵抗６Ｈ−ＳｉＣ層（受光層）４と、層厚が
０．２μｍのアルミニウム（Ａｌ）がド−プされたｐ型
６Ｈ−ＳｉＣ層５がこの順序でエピタキシャル成長され
て構成される。この構成から判るように、前記ｐ型６Ｈ
−ＳｉＣ層５、高抵抗６Ｈ−ＳｉＣ層４、及び、ｎ型６
Ｈ−ＳｉＣ基板１がｐｉｎ構造をなすので、フォトダイ
オード２は、所謂、ｐｉｎフォトダイオードとなってい
る。
１上に、層厚が１．３μｍのバナジウム（Ｖ）がド−プ
された高抵抗６Ｈ−ＳｉＣ層（受光層）４と、層厚が
０．２μｍのアルミニウム（Ａｌ）がド−プされたｐ型
６Ｈ−ＳｉＣ層５がこの順序でエピタキシャル成長され
て構成される。この構成から判るように、前記ｐ型６Ｈ
−ＳｉＣ層５、高抵抗６Ｈ−ＳｉＣ層４、及び、ｎ型６
Ｈ−ＳｉＣ基板１がｐｉｎ構造をなすので、フォトダイ
オード２は、所謂、ｐｉｎフォトダイオードとなってい
る。
【００２３】フォトダイオード２の電極として、ｐ型６
Ｈ−ＳｉＣ層５上にＡｌからなるｐ型側電極６と、基板
１の下面にＮｉからなるｎ型側電極７が形成されてい
る。
Ｈ−ＳｉＣ層５上にＡｌからなるｐ型側電極６と、基板
１の下面にＮｉからなるｎ型側電極７が形成されてい
る。
【００２４】一方、半導体レーザ３は、以下のように構
成されている。
成されている。
【００２５】前記基板１上に、層厚が５０Åのｎ型Ａｌ
Ｎクラッキング防止層８、層厚が０．４μｍのｎ型Ａｌ
0.15Ｇａ0.85Ｎクラッド層９、層厚が０．１μｍのｎ型
ＧａＮ光ガイド層１０がこの順序でエピタキシャル成長
されている。
Ｎクラッキング防止層８、層厚が０．４μｍのｎ型Ａｌ
0.15Ｇａ0.85Ｎクラッド層９、層厚が０．１μｍのｎ型
ＧａＮ光ガイド層１０がこの順序でエピタキシャル成長
されている。
【００２６】光ガイド層１０上には、層厚が５０Åのア
ンド−プＩｎ0.05Ｇａ0.95Ｎバリア層１１（２１層）と
層厚が２５Åのアンド−プＩｎ0.2Ｇａ0.8Ｎウェル層１
２（２０層）とが交互に積層され、多重量子井戸活性層
（発光層）１３を構成する。
ンド−プＩｎ0.05Ｇａ0.95Ｎバリア層１１（２１層）と
層厚が２５Åのアンド−プＩｎ0.2Ｇａ0.8Ｎウェル層１
２（２０層）とが交互に積層され、多重量子井戸活性層
（発光層）１３を構成する。
【００２７】活性層１３の上には、層厚が０．１μｍの
ｐ型ＧａＮ光ガイド層１４、層厚が０．４μｍのｐ型Ａ
ｌ0.15Ｇａ0.85Ｎクラッド層１５、層厚が０．５μｍの
ｐ型ＧａＮコンタクト層１６がこの順序にエピタキシャ
ル成長されている。
ｐ型ＧａＮ光ガイド層１４、層厚が０．４μｍのｐ型Ａ
ｌ0.15Ｇａ0.85Ｎクラッド層１５、層厚が０．５μｍの
ｐ型ＧａＮコンタクト層１６がこの順序にエピタキシャ
ル成長されている。
【００２８】又、半導体レーザ３の電極としては、ｐ型
ＧａＮコンタクト層１６上にＡｕからなるｐ型側電極１
７が形成され、他方、ｎ型側電極は、基板１の下面に形
成されたＮｉからなる電極７をフォトダイオード２と共
用する。
ＧａＮコンタクト層１６上にＡｕからなるｐ型側電極１
７が形成され、他方、ｎ型側電極は、基板１の下面に形
成されたＮｉからなる電極７をフォトダイオード２と共
用する。
【００２９】上述のような層構成を有する、フォトダイ
オード２と半導体レーザ３は、６Ｈ−ＳｉＣ基板１の
（０００１）面上［２バ−１１０］方向に沿って配置さ
れており、半導体レーザ３は、前記［２バ−１１０］方
向に対して略垂直な３ａ、３ｂ端面を一対の共振器面と
し、且つ、該一対の端面の内の一方の端面３ｂはフォト
ダイオード２の一側壁２ａと対向している。
オード２と半導体レーザ３は、６Ｈ−ＳｉＣ基板１の
（０００１）面上［２バ−１１０］方向に沿って配置さ
れており、半導体レーザ３は、前記［２バ−１１０］方
向に対して略垂直な３ａ、３ｂ端面を一対の共振器面と
し、且つ、該一対の端面の内の一方の端面３ｂはフォト
ダイオード２の一側壁２ａと対向している。
【００３０】即ち、発光素子（半導体レーザ）３の発光
層１３の一部（一端面）３ｂと、受光素子（フォトダイ
オード）２の受光部（受光層）４の一部（一側壁）２ａ
とが対向するように、前記発光素子（半導体レーザ）３
と受光素子（フォトダイオード）２とが、配置されてい
る。
層１３の一部（一端面）３ｂと、受光素子（フォトダイ
オード）２の受光部（受光層）４の一部（一側壁）２ａ
とが対向するように、前記発光素子（半導体レーザ）３
と受光素子（フォトダイオード）２とが、配置されてい
る。
【００３１】本ＯＥＩＣの動作は、フォトダイオード２
の電極６、７間は逆方向に、半導体レーザ３の電極１
７、７間は順方向にそれぞれ電圧が印加されることによ
り行われ、この電圧印加により、半導体レーザ３の３ｂ
端面から出射される光がフォトダイオード２の受光層４
に入射し、該フォトダイオード２により電気信号に変換
される。そして、この電気信号により、半導体レーザ３
の３ａ端面からの光出力の制御が可能である。
の電極６、７間は逆方向に、半導体レーザ３の電極１
７、７間は順方向にそれぞれ電圧が印加されることによ
り行われ、この電圧印加により、半導体レーザ３の３ｂ
端面から出射される光がフォトダイオード２の受光層４
に入射し、該フォトダイオード２により電気信号に変換
される。そして、この電気信号により、半導体レーザ３
の３ａ端面からの光出力の制御が可能である。
【００３２】斯るＯＥＩＣの一製造工程を図３及び図４
を用いて簡単に説明する。尚、図３及び図４と図１で同
じ部分は、同一の符号を付す。
を用いて簡単に説明する。尚、図３及び図４と図１で同
じ部分は、同一の符号を付す。
【００３３】まず、図３（ａ）に示す第１工程では、基
板１上全面に基板温度（種結晶温度）２０００℃にて真
空昇華法により、Ｖド−プ高抵抗６Ｈ−ＳｉＣ層４とＡ
ｌド−プｐ型６Ｈ−ＳｉＣ層５をこの順序で、結晶成長
する。
板１上全面に基板温度（種結晶温度）２０００℃にて真
空昇華法により、Ｖド−プ高抵抗６Ｈ−ＳｉＣ層４とＡ
ｌド−プｐ型６Ｈ−ＳｉＣ層５をこの順序で、結晶成長
する。
【００３４】次に、図３（ｂ）に示す第２工程では、フ
ォトリソグラフィ−によりフォトダイオード２として機
能させる所望の領域を残して、ＣＦ4（四弗化炭素）を
反応性ガスとして用いて、ＲＩＥ（反応性イオンエッチ
ング）法により、前記ｐ型６Ｈ−ＳｉＣ層５と高抵抗６
Ｈ−ＳｉＣ層４を基板１の表面１ａが露出するまで除去
する。
ォトリソグラフィ−によりフォトダイオード２として機
能させる所望の領域を残して、ＣＦ4（四弗化炭素）を
反応性ガスとして用いて、ＲＩＥ（反応性イオンエッチ
ング）法により、前記ｐ型６Ｈ−ＳｉＣ層５と高抵抗６
Ｈ−ＳｉＣ層４を基板１の表面１ａが露出するまで除去
する。
【００３５】その後、図３（ｃ）に示す第３工程では、
上述のＧａＮ系半導体各層８〜１６をこの順序で、ＭＯ
ＣＶＤ法（有機金属化学的気相堆積法）により、結晶成
長する。ここで、ｎ型及びｐ型ド−パントには、それぞ
れ、Ｓｉ及びＭｇを用いる。また、ｎ型ＡｌＮクラッキ
ング防止層８は５００℃にて、Ｉｎ0.05Ｇａ0.95Ｎバリ
ア層１１（２１層）とＩｎ0.2Ｇａ0.8Ｎウェル層１２
（２０層）からなる多重量子井戸活性層１３は８００℃
にて、これら以外の層９、１０、１４、１５、１６は１
０００℃にて結晶成長を行う。更に、前記結晶成長後、
ｐ型ＧａＮコンタクト層１６のキャリアを活性化するた
めに、窒素ガス雰囲気中７００℃にて熱処理を行う。
上述のＧａＮ系半導体各層８〜１６をこの順序で、ＭＯ
ＣＶＤ法（有機金属化学的気相堆積法）により、結晶成
長する。ここで、ｎ型及びｐ型ド−パントには、それぞ
れ、Ｓｉ及びＭｇを用いる。また、ｎ型ＡｌＮクラッキ
ング防止層８は５００℃にて、Ｉｎ0.05Ｇａ0.95Ｎバリ
ア層１１（２１層）とＩｎ0.2Ｇａ0.8Ｎウェル層１２
（２０層）からなる多重量子井戸活性層１３は８００℃
にて、これら以外の層９、１０、１４、１５、１６は１
０００℃にて結晶成長を行う。更に、前記結晶成長後、
ｐ型ＧａＮコンタクト層１６のキャリアを活性化するた
めに、窒素ガス雰囲気中７００℃にて熱処理を行う。
【００３６】次に、図４（ａ）に示す第４工程では、フ
ォトリソグラフィ−により半導体レーザ３として機能さ
せる所望の領域を残して、ＲＩＥ法により、前記ＧａＮ
系半導体各層８〜１６を基板１の表面１ａ及びフォトダ
イオード２の最上層であるｐ型６Ｈ−ＳｉＣ層５の表面
５ａが露出するまで除去する。このエッチングにより、
半導体レーザ３とフォトダイオード２が電気的に分離さ
れると共に、半導体レーザ３の一方の共振器面として機
能する端面３ｂ、及び、フォトダイオード２の一側壁２
ａが形成される。
ォトリソグラフィ−により半導体レーザ３として機能さ
せる所望の領域を残して、ＲＩＥ法により、前記ＧａＮ
系半導体各層８〜１６を基板１の表面１ａ及びフォトダ
イオード２の最上層であるｐ型６Ｈ−ＳｉＣ層５の表面
５ａが露出するまで除去する。このエッチングにより、
半導体レーザ３とフォトダイオード２が電気的に分離さ
れると共に、半導体レーザ３の一方の共振器面として機
能する端面３ｂ、及び、フォトダイオード２の一側壁２
ａが形成される。
【００３７】最後に、図４（ｂ）に示す第５工程では、
ｐ型６Ｈ−ＳｉＣ層５上にＡｌからなるフォトダイオー
ド２用のｐ型側電極６、ｐ型ＧａＮコンタクト層１６上
にＡｕからなる半導体レーザ３用のｐ型側電極１７、及
び、基板１の下面１ｂにフォトダイオード２と半導体レ
ーザ３共用のＮｉからなるｎ型側電極７を真空蒸着にて
形成し、点線Ａ−Ａに沿ってへき開することにより、半
導体レーザ３の他方の共振器用端面３ａを形成する。
ｐ型６Ｈ−ＳｉＣ層５上にＡｌからなるフォトダイオー
ド２用のｐ型側電極６、ｐ型ＧａＮコンタクト層１６上
にＡｕからなる半導体レーザ３用のｐ型側電極１７、及
び、基板１の下面１ｂにフォトダイオード２と半導体レ
ーザ３共用のＮｉからなるｎ型側電極７を真空蒸着にて
形成し、点線Ａ−Ａに沿ってへき開することにより、半
導体レーザ３の他方の共振器用端面３ａを形成する。
【００３８】上述のように、本発明では６Ｈ−ＳｉＣか
らなるフォトダイオード２を作製し、その後、ＧａＮ系
半導体からなる半導体レーザ３を作製する。
らなるフォトダイオード２を作製し、その後、ＧａＮ系
半導体からなる半導体レーザ３を作製する。
【００３９】ここで、ＳｉＣ中にド−プされた不純物元
素（本実施形態ではＮ、Ａｌ、Ｖ）は、例えばＳｉやＧ
ａＡｓ等の他の半導体中にド−プされた不純物元素と比
較して、極めて拡散しにくいので、後から半導体レーザ
３を作製する際の最高温度１０００℃では、６Ｈ−Ｓｉ
Ｃ中のＮ等の前記不純物元素は殆ど拡散しない。この結
果、半導体レーザ３を作製することによって、フォトダ
イオード２の特性が低下することはない。
素（本実施形態ではＮ、Ａｌ、Ｖ）は、例えばＳｉやＧ
ａＡｓ等の他の半導体中にド−プされた不純物元素と比
較して、極めて拡散しにくいので、後から半導体レーザ
３を作製する際の最高温度１０００℃では、６Ｈ−Ｓｉ
Ｃ中のＮ等の前記不純物元素は殆ど拡散しない。この結
果、半導体レーザ３を作製することによって、フォトダ
イオード２の特性が低下することはない。
【００４０】むしろ、上述の第２工程（図３（ｂ））
で、ＲＩＥ法等のドライエッチング法を用いた場合に
は、エッチングにより露出したフォトダイオード２の端
面２ａの表面近傍に結晶欠陥が導入されるが、半導体レ
ーザ３を作製するために基板を昇温することによって、
これらの結晶欠陥を回復させる効果がある。
で、ＲＩＥ法等のドライエッチング法を用いた場合に
は、エッチングにより露出したフォトダイオード２の端
面２ａの表面近傍に結晶欠陥が導入されるが、半導体レ
ーザ３を作製するために基板を昇温することによって、
これらの結晶欠陥を回復させる効果がある。
【００４１】また、半導体レーザ３を構成するＧａＮ系
半導体各層８〜１６の結晶成長温度は、半導体レーザを
単独で作製する（集積化しない）場合の最適条件と同一
であり、集積化を行う上で制約を受けた成長温度ではな
い。
半導体各層８〜１６の結晶成長温度は、半導体レーザを
単独で作製する（集積化しない）場合の最適条件と同一
であり、集積化を行う上で制約を受けた成長温度ではな
い。
【００４２】更に、ＧａＮの格子定数と１４％近く格子
定数が異なるサファイア基板上に形成されたＧａＮ系半
導体は、１０9ｃｍ-3オーダーの転位を有するにもかか
わらず、該半導体からなる高輝度発光ダイオードが実用
化されていることから判るように、該半導体における転
位は、該半導体の光学特性に深刻な悪影響は及ぼさな
い。
定数が異なるサファイア基板上に形成されたＧａＮ系半
導体は、１０9ｃｍ-3オーダーの転位を有するにもかか
わらず、該半導体からなる高輝度発光ダイオードが実用
化されていることから判るように、該半導体における転
位は、該半導体の光学特性に深刻な悪影響は及ぼさな
い。
【００４３】特に、本発明では、ＧａＮ系半導体各層８
〜１６を６Ｈ−ＳｉＣ基板１上にエピタキシャル成長し
て半導体レーザ３を作製するが、前記ＧａＮ系半導体各
層８〜１６と６Ｈ−ＳｉＣ基板１との格子定数差は約３
％であり、前記サファイア基板との格子定数差１４％に
比して非常に小さい。従って、前記ＧａＮ系半導体各層
８〜１６の光学的特性は非常に良好である。
〜１６を６Ｈ−ＳｉＣ基板１上にエピタキシャル成長し
て半導体レーザ３を作製するが、前記ＧａＮ系半導体各
層８〜１６と６Ｈ−ＳｉＣ基板１との格子定数差は約３
％であり、前記サファイア基板との格子定数差１４％に
比して非常に小さい。従って、前記ＧａＮ系半導体各層
８〜１６の光学的特性は非常に良好である。
【００４４】また、レーザ動作させるためには、一対の
共振器面３ａ、３ｂを形成する必要があるが、サファイ
ア基板上に形成される従来のＧａＮ系発光素子は、へき
開により共振器用端面を形成するのが困難であるため、
このような端面形成はドライエッチング等のエッチング
に頼らねばならない。一方、本実施形態では、フォトダ
イオード２と半導体レーザ３が６Ｈ−ＳｉＣ基板１の
（０００１）面上［２バ−１１０］方向に沿って配置さ
れるので、半導体レーザ３の一方の共振器用端面３ａ
は、前記基板１ごと半導体レーザ３を構成するエピタキ
シャル層８〜１６をへき開することにより形成できる。
このへき開により形成される端面３ａは、結晶学的に決
定される（この場合は（２１バ−１バ−０）面）ので、
極めて平坦である。従って、半導体レーザ３の光出力が
更に高まる。
共振器面３ａ、３ｂを形成する必要があるが、サファイ
ア基板上に形成される従来のＧａＮ系発光素子は、へき
開により共振器用端面を形成するのが困難であるため、
このような端面形成はドライエッチング等のエッチング
に頼らねばならない。一方、本実施形態では、フォトダ
イオード２と半導体レーザ３が６Ｈ−ＳｉＣ基板１の
（０００１）面上［２バ−１１０］方向に沿って配置さ
れるので、半導体レーザ３の一方の共振器用端面３ａ
は、前記基板１ごと半導体レーザ３を構成するエピタキ
シャル層８〜１６をへき開することにより形成できる。
このへき開により形成される端面３ａは、結晶学的に決
定される（この場合は（２１バ−１バ−０）面）ので、
極めて平坦である。従って、半導体レーザ３の光出力が
更に高まる。
【００４５】以上述べてきたように、本実施形態におい
ては、６Ｈ−ＳｉＣからなるフォトダイオード２とＧａ
Ｎ系半導体からなる半導体レーザ３を６Ｈ−ＳｉＣ基板
１上にモノリシックに集積化した。ここで、６Ｈ−Ｓｉ
Ｃ中の不純物元素の拡散は極めて小さいので、６Ｈ−Ｓ
ｉＣからなるフォトダイオード２を作製した後で、半導
体レーザ３を作製するために基板１を昇温しても、前記
フォトダイオード２の性能が低下することがない。ま
た、半導体レーザ３の作製条件は、前記フォトダイオー
ド２が作製されていることによる制約を受けないので最
適化が可能である。従って、光出力の大きい半導体レー
ザ３を有し、且つ、集積化する上での素子性能の低下が
ないフォトダイオード２からなるＯＥＩＣが製造でき
る。
ては、６Ｈ−ＳｉＣからなるフォトダイオード２とＧａ
Ｎ系半導体からなる半導体レーザ３を６Ｈ−ＳｉＣ基板
１上にモノリシックに集積化した。ここで、６Ｈ−Ｓｉ
Ｃ中の不純物元素の拡散は極めて小さいので、６Ｈ−Ｓ
ｉＣからなるフォトダイオード２を作製した後で、半導
体レーザ３を作製するために基板１を昇温しても、前記
フォトダイオード２の性能が低下することがない。ま
た、半導体レーザ３の作製条件は、前記フォトダイオー
ド２が作製されていることによる制約を受けないので最
適化が可能である。従って、光出力の大きい半導体レー
ザ３を有し、且つ、集積化する上での素子性能の低下が
ないフォトダイオード２からなるＯＥＩＣが製造でき
る。
【００４６】加えて、６Ｈ−ＳｉＣ基板１を用いるとへ
き開により半導体レーザ３の共振器用端面３ａを形成で
きるので、半導体レーザ３の光出力を更に高めることが
できる。
き開により半導体レーザ３の共振器用端面３ａを形成で
きるので、半導体レーザ３の光出力を更に高めることが
できる。
【００４７】また、本実施形態では、半導体レーザ３の
一対の共振器用端面の内の一方の端面３ｂとフォトダイ
オード２の一側壁２ａとが対向するように、前記半導体
レーザ３とフォトダイオード２とを配置するので、半導
体レーザ３からの光出力を精度良く制御できる。
一対の共振器用端面の内の一方の端面３ｂとフォトダイ
オード２の一側壁２ａとが対向するように、前記半導体
レーザ３とフォトダイオード２とを配置するので、半導
体レーザ３からの光出力を精度良く制御できる。
【００４８】尚、本実施形態では一例として、６Ｈ−Ｓ
ｉＣ基板１の（０００１）面上［２バ−１１０］方向に
沿って半導体レーザ３とフォトダイオード２を配置し、
半導体レーザ３の一方の共振器用端面３ａを（２１バ−
１バ−０）面としたが、６Ｈ−ＳｉＣの（０００１）面
は６回対称であるので、これらの方向及び面が結晶学的
に等価であればよい。即ち、６Ｈ−ＳｉＣ基板１の｛０
００１｝面上＜２バ−１１０＞方向に沿って半導体レー
ザ３とフォトダイオード２を配置し、へき開により形成
する半導体レーザ３の一方の共振器用端面３ａを｛２バ
−１１０｝面とすればよい。
ｉＣ基板１の（０００１）面上［２バ−１１０］方向に
沿って半導体レーザ３とフォトダイオード２を配置し、
半導体レーザ３の一方の共振器用端面３ａを（２１バ−
１バ−０）面としたが、６Ｈ−ＳｉＣの（０００１）面
は６回対称であるので、これらの方向及び面が結晶学的
に等価であればよい。即ち、６Ｈ−ＳｉＣ基板１の｛０
００１｝面上＜２バ−１１０＞方向に沿って半導体レー
ザ３とフォトダイオード２を配置し、へき開により形成
する半導体レーザ３の一方の共振器用端面３ａを｛２バ
−１１０｝面とすればよい。
【００４９】また、６Ｈ−ＳｉＣ基板１においては｛２
バ−１１０｝面以外に、｛０１１バ−０｝面もへき開に
より形成することができるので、６Ｈ−ＳｉＣ基板１の
｛０００１｝面上＜０１１バ−０＞方向に沿って半導体
レーザ３とフォトダイオード２を配置し、へき開により
形成する半導体レーザ３の一方の共振器用端面３ａを
｛０１１バ−０｝面としてもよい。
バ−１１０｝面以外に、｛０１１バ−０｝面もへき開に
より形成することができるので、６Ｈ−ＳｉＣ基板１の
｛０００１｝面上＜０１１バ−０＞方向に沿って半導体
レーザ３とフォトダイオード２を配置し、へき開により
形成する半導体レーザ３の一方の共振器用端面３ａを
｛０１１バ−０｝面としてもよい。
【００５０】更に、６Ｈ−ＳｉＣ基板１の面方位を｛０
００１｝面ではなく、該面の裏面である｛０００１バ
−｝面とし、｛０００１バ−｝面上＜２バ−１１０＞方
向あるいは＜０１１バ−０＞方向に沿って半導体レーザ
３とフォトダイオード２を配置し、へき開により形成す
る半導体レーザ３の一方の共振器用端面３ａを｛２バ−
１１０｝面あるいは｛０１１バ−０｝面としてもよい。
００１｝面ではなく、該面の裏面である｛０００１バ
−｝面とし、｛０００１バ−｝面上＜２バ−１１０＞方
向あるいは＜０１１バ−０＞方向に沿って半導体レーザ
３とフォトダイオード２を配置し、へき開により形成す
る半導体レーザ３の一方の共振器用端面３ａを｛２バ−
１１０｝面あるいは｛０１１バ−０｝面としてもよい。
【００５１】但し、上述のように、半導体レーザ３の一
対の共振器用端面３ａ、３ｂの内の一方の端面３ａをへ
き開により形成すれば最も良い効果が得られるが、これ
らの端面３ａ、３ｂの両方をＲＩＥ法等によるエッチン
グにより形成しても、光出力の大きい半導体レーザ３
と、該レーザ３を作製する際に素子性能の低下がないフ
ォトダイオード２からなるＯＥＩＣを得ることができ
る。
対の共振器用端面３ａ、３ｂの内の一方の端面３ａをへ
き開により形成すれば最も良い効果が得られるが、これ
らの端面３ａ、３ｂの両方をＲＩＥ法等によるエッチン
グにより形成しても、光出力の大きい半導体レーザ３
と、該レーザ３を作製する際に素子性能の低下がないフ
ォトダイオード２からなるＯＥＩＣを得ることができ
る。
【００５２】この場合には、半導体レーザ３の一端面と
フォトダイオード２の一端面が対向するように配置すれ
ばよく、該配置の結晶学的方向、及び、基板１の面方位
は特に限定されるものではない。
フォトダイオード２の一端面が対向するように配置すれ
ばよく、該配置の結晶学的方向、及び、基板１の面方位
は特に限定されるものではない。
【００５３】また、本実施形態では、フォトダイオード
２と半導体レーザ３とをそれぞれ一素子ずつ集積化する
例を示したが、これらを複数個同一基板１上に設けるこ
とができる。
２と半導体レーザ３とをそれぞれ一素子ずつ集積化する
例を示したが、これらを複数個同一基板１上に設けるこ
とができる。
【００５４】尚、本実施形態では、上述の一製造工程１
〜５に含まれるエッチングをＲＩＥ法により行ったが、
ＲＩＢＥ（反応性イオンビームエッチング）法等の他の
ドライエッチング法、あるいはウェットエッチングによ
り行っても良い。また、高抵抗６Ｈ−ＳｉＣ層４とｐ型
６Ｈ−ＳｉＣ層５の結晶成長には真空昇華法を、ＧａＮ
系半導体各層８〜１６の結晶成長にはＭＯＣＶＤ法を用
いたが、それぞれ、ＣＶＤ法（化学的気相堆積法）、及
び、ＭＢＥ法（分子線エピタキシ）を用いても良い。
〜５に含まれるエッチングをＲＩＥ法により行ったが、
ＲＩＢＥ（反応性イオンビームエッチング）法等の他の
ドライエッチング法、あるいはウェットエッチングによ
り行っても良い。また、高抵抗６Ｈ−ＳｉＣ層４とｐ型
６Ｈ−ＳｉＣ層５の結晶成長には真空昇華法を、ＧａＮ
系半導体各層８〜１６の結晶成長にはＭＯＣＶＤ法を用
いたが、それぞれ、ＣＶＤ法（化学的気相堆積法）、及
び、ＭＢＥ法（分子線エピタキシ）を用いても良い。
【００５５】更に、上述の第３工程（図３（ｃ））で
は、ＧａＮ系半導体各層８〜１６を基板１の全面に成長
したが、フォトダイオード２のｐ型６Ｈ−ＳｉＣ層５上
にＳｉＯ2等形成し、これをマスクとして、上述の第２
工程（図３（ｂ））のエッチングにより露出させた基板
１の表面１ａにのみ前記ＧａＮ系半導体各層８〜１６を
選択成長してもよい。
は、ＧａＮ系半導体各層８〜１６を基板１の全面に成長
したが、フォトダイオード２のｐ型６Ｈ−ＳｉＣ層５上
にＳｉＯ2等形成し、これをマスクとして、上述の第２
工程（図３（ｂ））のエッチングにより露出させた基板
１の表面１ａにのみ前記ＧａＮ系半導体各層８〜１６を
選択成長してもよい。
【００５６】また、本実施形態では、基板１、及び、フ
ォトダイオード２を構成する結晶層４、５として、Ｓｉ
原子層とＣ原子層が交互に積層され、これらの一対を１
分子層とすると、６分子層ごとの周期性を有する六方晶
ＳｉＣ（６Ｈ−ＳｉＣ）を用いたが、４分子層ごとの周
期性を有する六方晶ＳｉＣ（４Ｈ−ＳｉＣ）、あるい
は、３分子層ごとの周期性を有する立方晶ＳｉＣ（３Ｃ
−ＳｉＣ）を用いてもよい。
ォトダイオード２を構成する結晶層４、５として、Ｓｉ
原子層とＣ原子層が交互に積層され、これらの一対を１
分子層とすると、６分子層ごとの周期性を有する六方晶
ＳｉＣ（６Ｈ−ＳｉＣ）を用いたが、４分子層ごとの周
期性を有する六方晶ＳｉＣ（４Ｈ−ＳｉＣ）、あるい
は、３分子層ごとの周期性を有する立方晶ＳｉＣ（３Ｃ
−ＳｉＣ）を用いてもよい。
【００５７】更に、本実施形態では受光素子（フォトダ
イオード）２として、ｐｉｎフォトダイオードを用いた
が、ｐｎフォトダイオ−ドやアバランシェフォトダイオ
ード等の他のフォトダイオードや、フォトトランジスタ
を用いてもよい。
イオード）２として、ｐｉｎフォトダイオードを用いた
が、ｐｎフォトダイオ−ドやアバランシェフォトダイオ
ード等の他のフォトダイオードや、フォトトランジスタ
を用いてもよい。
【００５８】加えて、本実施形態では発光素子（半導体
レーザ）２として、結晶成長方向に対して垂直な方向に
共振器を有するファブリペロ−型半導体レーザを用いた
が、面発光レーザや発光ダイオードを発光素子とするこ
とができる。
レーザ）２として、結晶成長方向に対して垂直な方向に
共振器を有するファブリペロ−型半導体レーザを用いた
が、面発光レーザや発光ダイオードを発光素子とするこ
とができる。
【００５９】［実施形態２］本発明の第２の実施形態に
係わるＯＥＩＣを模式断面図である図５を用いて説明す
る。尚、本実施形態における半導体レーザの層構成が、
実施形態１における半導体レーザの層構成と異なるの
は、ｎ型コンタクト層４１を有する部分のみであるの
で、実施形態１の半導体レーザと同じ層には同一の符号
を付して説明を割愛する。
係わるＯＥＩＣを模式断面図である図５を用いて説明す
る。尚、本実施形態における半導体レーザの層構成が、
実施形態１における半導体レーザの層構成と異なるの
は、ｎ型コンタクト層４１を有する部分のみであるの
で、実施形態１の半導体レーザと同じ層には同一の符号
を付して説明を割愛する。
【００６０】図５中、３１は、Ｖド−プ高抵抗６Ｈ−Ｓ
ｉＣ基板であり、該基板３１の（０００１）面上に６Ｈ
−ＳｉＣからなるショットキ−障壁ゲート電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）（電子素子）３２と、ＧａＮ
系半導体からなる半導体レーザ（発光素子）３３がモノ
リシックに集積され、ＯＥＩＣを構成する。尚、両素子
３２と３３は、前記基板３１の（０００１）面上略［０
１１バ−０］方向に沿って配置されている。
ｉＣ基板であり、該基板３１の（０００１）面上に６Ｈ
−ＳｉＣからなるショットキ−障壁ゲート電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）（電子素子）３２と、ＧａＮ
系半導体からなる半導体レーザ（発光素子）３３がモノ
リシックに集積され、ＯＥＩＣを構成する。尚、両素子
３２と３３は、前記基板３１の（０００１）面上略［０
１１バ−０］方向に沿って配置されている。
【００６１】ＭＥＳＦＥＴ３２は、基板３１上に、層厚
０．４μｍ、ドナ−濃度２×１０17ｃｍ-3のＮド−プｎ
型６Ｈ−ＳｉＣチャネル層３４と、層厚０．１μｍ、ド
ナ−濃度１×１０19ｃｍ-3のＮド−プｎ+型６Ｈ−Ｓｉ
Ｃコンタクト層３５がこの順序でエピタキシャル成長さ
れ、その中央部のチャネル層３４の厚さが薄くなるよう
に、前記コンタクト層３５とチャネル層３４の一部が除
去されてなるソース電極形成領域３６、ゲート電極形成
領域３７、及び、ドレイン電極形成領域３８を有する。
０．４μｍ、ドナ−濃度２×１０17ｃｍ-3のＮド−プｎ
型６Ｈ−ＳｉＣチャネル層３４と、層厚０．１μｍ、ド
ナ−濃度１×１０19ｃｍ-3のＮド−プｎ+型６Ｈ−Ｓｉ
Ｃコンタクト層３５がこの順序でエピタキシャル成長さ
れ、その中央部のチャネル層３４の厚さが薄くなるよう
に、前記コンタクト層３５とチャネル層３４の一部が除
去されてなるソース電極形成領域３６、ゲート電極形成
領域３７、及び、ドレイン電極形成領域３８を有する。
【００６２】また、ソース電極形成領域３６上にはＮｉ
からなるソース電極３９が、ゲート電極形成領域３７上
にはＡｕからなるゲート電極４０が、そして、ドレイン
電極形成領域３８上から半導体レーザ３３のｎ型ＧａＮ
コンタクト層４１のｎ型側電極形成領域４２上に至って
はＮｉからなるドレイン電極４３が形成されて、ＭＥＳ
ＦＥＴ３２が構成されている。
からなるソース電極３９が、ゲート電極形成領域３７上
にはＡｕからなるゲート電極４０が、そして、ドレイン
電極形成領域３８上から半導体レーザ３３のｎ型ＧａＮ
コンタクト層４１のｎ型側電極形成領域４２上に至って
はＮｉからなるドレイン電極４３が形成されて、ＭＥＳ
ＦＥＴ３２が構成されている。
【００６３】他方、半導体レーザ３３は、基板３１上に
層厚が５０Åのｎ型ＡｌＮクラッキング防止層８、層厚
が０．５μｍのｎ型ＧａＮコンタクト層４１、更には、
ＧａＮ系半導体各層９〜１６がこの順序でエピタキシャ
ル成長され、前記ｎ型ＧａＮコンタクト層４１、及びＧ
ａＮ系半導体各層９〜１６の一部が前記コンタクト層４
１に至るまで除去されてなるｎ型側電極形成領域４２を
有する。
層厚が５０Åのｎ型ＡｌＮクラッキング防止層８、層厚
が０．５μｍのｎ型ＧａＮコンタクト層４１、更には、
ＧａＮ系半導体各層９〜１６がこの順序でエピタキシャ
ル成長され、前記ｎ型ＧａＮコンタクト層４１、及びＧ
ａＮ系半導体各層９〜１６の一部が前記コンタクト層４
１に至るまで除去されてなるｎ型側電極形成領域４２を
有する。
【００６４】このｎ型側電極形成領域４２上には半導体
レーザ３３のｎ型側電極として、上述のように、ＭＥＳ
ＦＥＴ３２と共用のＮｉからなるドレイン電極４３が形
成さている。また、実施形態１と同様に、半導体レーザ
３３のｐ型ＧａＮコンタクト層１６上には、Ａｕからな
るｐ型側電極１７が形成されている。
レーザ３３のｎ型側電極として、上述のように、ＭＥＳ
ＦＥＴ３２と共用のＮｉからなるドレイン電極４３が形
成さている。また、実施形態１と同様に、半導体レーザ
３３のｐ型ＧａＮコンタクト層１６上には、Ａｕからな
るｐ型側電極１７が形成されている。
【００６５】更に、半導体レーザ３３の一対の共振器用
端面は、（２バ−１１０）面と（２１バ−１バ−０）面
からなる。
端面は、（２バ−１１０）面と（２１バ−１バ−０）面
からなる。
【００６６】斯るＯＥＩＣの一製造工程を図６及び図７
を用いて簡単に説明する。尚、図６及び図７と図５で同
じ部分は、同一の符号を付す。
を用いて簡単に説明する。尚、図６及び図７と図５で同
じ部分は、同一の符号を付す。
【００６７】まず、図６（ａ）に示す第１工程では、Ｖ
ド−プ高抵抗６Ｈ−ＳｉＣ基板の（０００１）面上に、
ＣＶＤ法により、Ｎド−プｎ型６Ｈ−ＳｉＣチャネル層
３４とＮド−プｎ+型６Ｈ−ＳｉＣコンタクト層３５を
この順序で、結晶成長する。
ド−プ高抵抗６Ｈ−ＳｉＣ基板の（０００１）面上に、
ＣＶＤ法により、Ｎド−プｎ型６Ｈ−ＳｉＣチャネル層
３４とＮド−プｎ+型６Ｈ−ＳｉＣコンタクト層３５を
この順序で、結晶成長する。
【００６８】次に、図６（ｂ）に示す第２工程では、フ
ォトリソグラフィ−によりＭＥＳＦＥＴ形成領域４４を
残して、ＣＦ4用いたＲＩＥ（反応性イオンエッチン
グ）法により、前記コンタクト層３５とチャネル層３
４、及び、基板３１の深さ約０．５μｍに至って除去
し、半導体レーザ形成領域４５を形成する。
ォトリソグラフィ−によりＭＥＳＦＥＴ形成領域４４を
残して、ＣＦ4用いたＲＩＥ（反応性イオンエッチン
グ）法により、前記コンタクト層３５とチャネル層３
４、及び、基板３１の深さ約０．５μｍに至って除去
し、半導体レーザ形成領域４５を形成する。
【００６９】その後、図６（ｃ）に示す第３工程では、
ｎ型ＡｌＮクラッキング防止層８、ｎ型ＧａＮコンタク
ト層４１、及び、実施形態１と同様のＧａＮ系半導体各
層９〜１６をこの順序で、ＭＯＣＶＤ法により、１００
０℃にて結晶成長する。更に、前記結晶成長後、ｐ型Ｇ
ａＮコンタクト層１６のキャリアを活性化するために、
窒素ガス雰囲気中７００℃にて熱処理を行う。
ｎ型ＡｌＮクラッキング防止層８、ｎ型ＧａＮコンタク
ト層４１、及び、実施形態１と同様のＧａＮ系半導体各
層９〜１６をこの順序で、ＭＯＣＶＤ法により、１００
０℃にて結晶成長する。更に、前記結晶成長後、ｐ型Ｇ
ａＮコンタクト層１６のキャリアを活性化するために、
窒素ガス雰囲気中７００℃にて熱処理を行う。
【００７０】次に、図７（ａ）に示す第４工程では、フ
ォトリソグラフィ−により半導体レーザ３３として機能
させる所望の領域を残して、ＲＩＥ法により、前記Ｇａ
Ｎ系半導体各層９〜１６とｎ型ＧａＮコンタクト層４１
の層厚約０．２μｍを除去し、ｎ型側電極形成領域４２
を形成する。
ォトリソグラフィ−により半導体レーザ３３として機能
させる所望の領域を残して、ＲＩＥ法により、前記Ｇａ
Ｎ系半導体各層９〜１６とｎ型ＧａＮコンタクト層４１
の層厚約０．２μｍを除去し、ｎ型側電極形成領域４２
を形成する。
【００７１】また、図示しない第５工程では、ＭＥＳＦ
ＥＴ形成領域４４上に残存するｎ型ＧａＮコンタクト層
４１とｎ型ＡｌＮクラッキング防止層８とをフォトリソ
グラフィ−とＲＩＥ法により除去する。
ＥＴ形成領域４４上に残存するｎ型ＧａＮコンタクト層
４１とｎ型ＡｌＮクラッキング防止層８とをフォトリソ
グラフィ−とＲＩＥ法により除去する。
【００７２】その後、図７（ｂ）に示す第６工程では、
再びフォトリソグラフィ−とＲＩＥ法用いて、ＭＥＳＦ
ＥＴ形成領域４４の略中央部のｎ+型６Ｈ−ＳｉＣコン
タクト層３５とｎ型６Ｈ−ＳｉＣチャネル層３４の層厚
０．１５μｍを除去し、ソース電極形成領域３６、ゲー
ト電極形成領域３７、及び、ドレイン電極形成領域３８
を形成する。
再びフォトリソグラフィ−とＲＩＥ法用いて、ＭＥＳＦ
ＥＴ形成領域４４の略中央部のｎ+型６Ｈ−ＳｉＣコン
タクト層３５とｎ型６Ｈ−ＳｉＣチャネル層３４の層厚
０．１５μｍを除去し、ソース電極形成領域３６、ゲー
ト電極形成領域３７、及び、ドレイン電極形成領域３８
を形成する。
【００７３】続いて、図７（ｃ）に示す第７工程では、
ソース電極形成領域３６上、及び、ドレイン電極形成領
域３８上から半導体レーザ３３のｎ型側電極形成領域４
２上に至って、Ｎｉを真空蒸着し、それぞれ、ソース電
極３９、及び、ドレイン電極４３を形成する。また、ゲ
ート電極形成領域３７上、及び、半導体レーザ３３のｐ
型ＧａＮコンタクト層１６上にＡｕを真空蒸着し、それ
ぞれ、ゲート電極４０、及び、ｐ型側電極１７を形成す
る。
ソース電極形成領域３６上、及び、ドレイン電極形成領
域３８上から半導体レーザ３３のｎ型側電極形成領域４
２上に至って、Ｎｉを真空蒸着し、それぞれ、ソース電
極３９、及び、ドレイン電極４３を形成する。また、ゲ
ート電極形成領域３７上、及び、半導体レーザ３３のｐ
型ＧａＮコンタクト層１６上にＡｕを真空蒸着し、それ
ぞれ、ゲート電極４０、及び、ｐ型側電極１７を形成す
る。
【００７４】最後に、図示しない第８工程では、前記Ｍ
ＥＳＦＥＴ３２と半導体レーザ３３の両方を含むように
基板３１を分割する共に、半導体レーザ３３の共振器用
端面をへき開により形成して、ＯＥＩＣを完成する。
ＥＳＦＥＴ３２と半導体レーザ３３の両方を含むように
基板３１を分割する共に、半導体レーザ３３の共振器用
端面をへき開により形成して、ＯＥＩＣを完成する。
【００７５】上述のように、本発明では６Ｈ−ＳｉＣか
らなるＭＥＳＦＥＴ３２のチャネル層３４及びコンタク
ト層３５を形成した後に、ＧａＮ系半導体からなる半導
体レーザ３３の作製、ならびに、各種電極１７、３９、
４０、及び４３を形成する。
らなるＭＥＳＦＥＴ３２のチャネル層３４及びコンタク
ト層３５を形成した後に、ＧａＮ系半導体からなる半導
体レーザ３３の作製、ならびに、各種電極１７、３９、
４０、及び４３を形成する。
【００７６】ここで、ＳｉＣ中にド−プされた不純物元
素（本実施形態ではＮ）は、上述のように、後から半導
体レーザ３３を作製する際の最高温度１０００℃では殆
ど拡散しないので、半導体レーザ３３を作製することに
よって、ＭＥＳＦＥＴ３２の特性が低下することはな
い。
素（本実施形態ではＮ）は、上述のように、後から半導
体レーザ３３を作製する際の最高温度１０００℃では殆
ど拡散しないので、半導体レーザ３３を作製することに
よって、ＭＥＳＦＥＴ３２の特性が低下することはな
い。
【００７７】また、半導体レーザ３３を構成するＧａＮ
系半導体各層８〜１６、及び４１の結晶成長温度は、半
導体レーザを単独で作製する（集積化しない）場合の最
適条件と同一であり、集積化を行う上で制約を受けた成
長温度ではない。
系半導体各層８〜１６、及び４１の結晶成長温度は、半
導体レーザを単独で作製する（集積化しない）場合の最
適条件と同一であり、集積化を行う上で制約を受けた成
長温度ではない。
【００７８】これに加えて、前記ＧａＮ系半導体各層８
〜１６及び４１と６Ｈ−ＳｉＣ基板３１との格子定数差
は約３％であり、前記サファイア基板との格子定数差１
４％に比して非常に小さい。従って、前記ＧａＮ系半導
体各層８〜１６及び４１の光学的特性は非常に良好であ
る。
〜１６及び４１と６Ｈ−ＳｉＣ基板３１との格子定数差
は約３％であり、前記サファイア基板との格子定数差１
４％に比して非常に小さい。従って、前記ＧａＮ系半導
体各層８〜１６及び４１の光学的特性は非常に良好であ
る。
【００７９】また、本実施形態では、半導体レーザ３３
の一対の共振器用端面として、（２バ−１１０）面と
（２１バ−１バ−０）面を、へき開することにより形成
するので半導体レーザ３３の光出力が更に高まる。
の一対の共振器用端面として、（２バ−１１０）面と
（２１バ−１バ−０）面を、へき開することにより形成
するので半導体レーザ３３の光出力が更に高まる。
【００８０】従って、本発明によれば、６Ｈ−ＳｉＣか
らなるＭＥＳＦＥＴ３２とＧａＮ系半導体からなる半導
体レーザ３３とを集積化するので、光出力の大きい半導
体レーザ３３と、該レーザ３３を作製する際に素子性能
の低下がないＭＥＳＦＥＴ３２からなるＯＥＩＣを製造
できる。
らなるＭＥＳＦＥＴ３２とＧａＮ系半導体からなる半導
体レーザ３３とを集積化するので、光出力の大きい半導
体レーザ３３と、該レーザ３３を作製する際に素子性能
の低下がないＭＥＳＦＥＴ３２からなるＯＥＩＣを製造
できる。
【００８１】尚、本実施形態では一例として、６Ｈ−Ｓ
ｉＣ基板３１の（０００１）面上略［０１１バ−０］方
向に沿って半導体レーザ３３とＭＥＳＦＥＴ３２を配置
し、半導体レーザ３３の一対の共振器用端面を（２バ−
１１０）面及び（２１バ−１バ−０）面としたが、実施
形態１に記載と同様に、半導体レーザ３３の共振器用端
面は、これらと結晶学的に等価な｛２バ−１１０｝面、
あるいは｛０１１バ−０｝面とすれば良い。
ｉＣ基板３１の（０００１）面上略［０１１バ−０］方
向に沿って半導体レーザ３３とＭＥＳＦＥＴ３２を配置
し、半導体レーザ３３の一対の共振器用端面を（２バ−
１１０）面及び（２１バ−１バ−０）面としたが、実施
形態１に記載と同様に、半導体レーザ３３の共振器用端
面は、これらと結晶学的に等価な｛２バ−１１０｝面、
あるいは｛０１１バ−０｝面とすれば良い。
【００８２】また、本実施形態では、半導体レーザ３３
とＭＥＳＦＥＴ３２を基板３１の（０００１）面上［０
１１バ−０］方向に略平行方向に配置したが、この配置
方向は、（０００１）面上のいかなる方向であっても良
い。
とＭＥＳＦＥＴ３２を基板３１の（０００１）面上［０
１１バ−０］方向に略平行方向に配置したが、この配置
方向は、（０００１）面上のいかなる方向であっても良
い。
【００８３】更に、実施形態１に記載と同様に、基板３
１の面方位は、｛０００１｝面、あるいは｛０００１バ
−｝面とすれば良い。
１の面方位は、｛０００１｝面、あるいは｛０００１バ
−｝面とすれば良い。
【００８４】但し、実施形態１でも記載したように、半
導体レーザ３の一対の共振器用端面をへき開により形成
すれば最も良い効果が得られるが、これらの端面の両方
あるいは一方をＲＩＥ法等によるエッチングにより形成
しても、光出力の大きい半導体レーザ３３と、該レーザ
３３を作製する際に素子性能の低下がないＭＥＳＦＥＴ
３２からなるＯＥＩＣを得ることができる。
導体レーザ３の一対の共振器用端面をへき開により形成
すれば最も良い効果が得られるが、これらの端面の両方
あるいは一方をＲＩＥ法等によるエッチングにより形成
しても、光出力の大きい半導体レーザ３３と、該レーザ
３３を作製する際に素子性能の低下がないＭＥＳＦＥＴ
３２からなるＯＥＩＣを得ることができる。
【００８５】また、本実施形態では発光素子（半導体レ
ーザ）３２として、ファブリペロ−型半導体レーザを用
いたが、面発光レーザや発光ダイオードを発光素子とす
ることができる。
ーザ）３２として、ファブリペロ−型半導体レーザを用
いたが、面発光レーザや発光ダイオードを発光素子とす
ることができる。
【００８６】加えて、本実施形態では電子素子（トラン
ジスタ）３２として、ＭＥＳＦＥＴを用いたが、ＭＯＳ
ＦＥＴやジャンクションＦＥＴ等の他のＦＥＴや、バイ
ポーラトランジスタ、ダイオード、あるいはキャパシタ
等の様々な電子素子を用いても良く、且つ、これら電子
素子と前記発光素子、更には受光素子を複数個集積化し
たＯＥＩＣを製造できる。
ジスタ）３２として、ＭＥＳＦＥＴを用いたが、ＭＯＳ
ＦＥＴやジャンクションＦＥＴ等の他のＦＥＴや、バイ
ポーラトランジスタ、ダイオード、あるいはキャパシタ
等の様々な電子素子を用いても良く、且つ、これら電子
素子と前記発光素子、更には受光素子を複数個集積化し
たＯＥＩＣを製造できる。
【００８７】尚、本実施形態では、上述の一製造工程１
〜８に含まれるエッチングをＲＩＥ法により行ったが、
ＲＩＢＥ（反応性イオンビームエッチング）法等の他の
ドライエッチング法、あるいはウェットエッチングによ
り行っても良い。また、ＭＥＳＦＥＴ３２のチャネル層
３４及びコンタクト層３５の形成には、ＣＶＤ法による
結晶成長を用いたが、他の結晶成長法、あるいは、イオ
ン注入法を用いることができる。
〜８に含まれるエッチングをＲＩＥ法により行ったが、
ＲＩＢＥ（反応性イオンビームエッチング）法等の他の
ドライエッチング法、あるいはウェットエッチングによ
り行っても良い。また、ＭＥＳＦＥＴ３２のチャネル層
３４及びコンタクト層３５の形成には、ＣＶＤ法による
結晶成長を用いたが、他の結晶成長法、あるいは、イオ
ン注入法を用いることができる。
【００８８】更に、半導体レーザ３３を構成するＧａＮ
系半導体各層８〜１６、及び４１の結晶成長にはＭＯＣ
ＶＤ法を用いたが、ＭＢＥ法を用いても良い。また、実
施形態１に記載と同様に、この結晶成長には、ＳｉＯ2
等をマスクとする、選択成長を用いても良い。
系半導体各層８〜１６、及び４１の結晶成長にはＭＯＣ
ＶＤ法を用いたが、ＭＢＥ法を用いても良い。また、実
施形態１に記載と同様に、この結晶成長には、ＳｉＯ2
等をマスクとする、選択成長を用いても良い。
【００８９】加えて、基板３１及びＭＥＳＦＥＴ３２を
構成する結晶層３４、３５には、６Ｈ−ＳｉＣのみなら
ず、４Ｈ−ＳｉＣ、あるいは、３Ｃ−ＳｉＣを用いるこ
とができる。
構成する結晶層３４、３５には、６Ｈ−ＳｉＣのみなら
ず、４Ｈ−ＳｉＣ、あるいは、３Ｃ−ＳｉＣを用いるこ
とができる。
【００９０】
【発明の効果】本発明によれば、ＳｉＣからなる同一基
板上に、ＳｉＣからなる電子素子及び受光素子の少なく
とも一方と、ＧａＮ系半導体からなる発光素子とをモノ
リシックに集積してなるＯＥＩＣが得られる。また、前
記ＳｉＣからなる電子素子あるいは受光素子を作製する
工程と、該工程の後に前記ＧａＮ系半導体からなる発光
素子を作製する工程を備える製造方法が得られる。
板上に、ＳｉＣからなる電子素子及び受光素子の少なく
とも一方と、ＧａＮ系半導体からなる発光素子とをモノ
リシックに集積してなるＯＥＩＣが得られる。また、前
記ＳｉＣからなる電子素子あるいは受光素子を作製する
工程と、該工程の後に前記ＧａＮ系半導体からなる発光
素子を作製する工程を備える製造方法が得られる。
【００９１】ここで、ＳｉＣ中にド−プされた例えばＮ
等の不純物元素は、例えばＳｉやＧａＡｓ等の他の半導
体中にド−プされた不純物元素と比較して、極めて拡散
しにくいので、後からＧａＮ系半導体からなる発光素子
を作製する際の基板の昇温によって、６Ｈ−ＳｉＣ中の
前記不純物元素は殆ど拡散しない。この結果、前記Ｇａ
Ｎ系半導体からなる発光素子を作製することによって、
前工程で既に作製されたＳｉＣからなる電子素子や受光
素子の特性が低下することはない。
等の不純物元素は、例えばＳｉやＧａＡｓ等の他の半導
体中にド−プされた不純物元素と比較して、極めて拡散
しにくいので、後からＧａＮ系半導体からなる発光素子
を作製する際の基板の昇温によって、６Ｈ−ＳｉＣ中の
前記不純物元素は殆ど拡散しない。この結果、前記Ｇａ
Ｎ系半導体からなる発光素子を作製することによって、
前工程で既に作製されたＳｉＣからなる電子素子や受光
素子の特性が低下することはない。
【００９２】むしろ、ＳｉＣからなる電子素子や受光素
子を作製する際に、ＲＩＥ法等のドライエッチング法を
用いた場合には、エッチングにより露出した前記ＳｉＣ
からなる電子素子や受光素子の表面近傍に結晶欠陥が導
入されるが、ＧａＮ系半導体からなる発光素子を作製す
るために基板を昇温することによって、これらの結晶欠
陥を回復させる効果がある。
子を作製する際に、ＲＩＥ法等のドライエッチング法を
用いた場合には、エッチングにより露出した前記ＳｉＣ
からなる電子素子や受光素子の表面近傍に結晶欠陥が導
入されるが、ＧａＮ系半導体からなる発光素子を作製す
るために基板を昇温することによって、これらの結晶欠
陥を回復させる効果がある。
【００９３】従って、発光素子を構成するＧａＮ系半導
体各層の結晶成長温度は、集積化を行う上での制約を受
けること無く、十分に高温に設定できるので、前記発光
素子を単独で作製する（集積化しない）場合と全く同様
に最適化できる。
体各層の結晶成長温度は、集積化を行う上での制約を受
けること無く、十分に高温に設定できるので、前記発光
素子を単独で作製する（集積化しない）場合と全く同様
に最適化できる。
【００９４】以上の結果、光出力の大きい発光素子を有
し、且つ、集積化を行う上で素子性能の低下がないＯＥ
ＩＣが得られる。
し、且つ、集積化を行う上で素子性能の低下がないＯＥ
ＩＣが得られる。
【００９５】更に、本発明では、ＧａＮ系半導体用基板
として従来周知のサファイア基板に比して、より格子定
数差の小さいＳｉＣ基板を用いるので、転位密度がより
小さく、光学的特性がより良好なＧａＮ系半導体からな
る発光素子が得られる。
として従来周知のサファイア基板に比して、より格子定
数差の小さいＳｉＣ基板を用いるので、転位密度がより
小さく、光学的特性がより良好なＧａＮ系半導体からな
る発光素子が得られる。
【００９６】加えて、発光素子としてファブリペロ−型
の半導体レーザを作製するためには、一対の共振器用端
面を形成する必要があり、従来のサファイア基板を用い
た場合にはへき開が困難であるが、本発明ではＳｉＣ基
板を用いるので、へき開により非常に平坦な｛２バ−１
１０｝あるいは｛０１１バ−０｝面からなる前記共振器
用端面を形成することができる。従って、前記半導体レ
ーザの光出力が更に高まる。
の半導体レーザを作製するためには、一対の共振器用端
面を形成する必要があり、従来のサファイア基板を用い
た場合にはへき開が困難であるが、本発明ではＳｉＣ基
板を用いるので、へき開により非常に平坦な｛２バ−１
１０｝あるいは｛０１１バ−０｝面からなる前記共振器
用端面を形成することができる。従って、前記半導体レ
ーザの光出力が更に高まる。
【００９７】また、本発明では、前記発光素子の発光層
の一部と、前記受光素子の受光部の一部とが対向するよ
うに、前記発光素子と受光素子とを配置するので、発光
素子からの光出力を精度良く制御できる。
の一部と、前記受光素子の受光部の一部とが対向するよ
うに、前記発光素子と受光素子とを配置するので、発光
素子からの光出力を精度良く制御できる。
【図１】本発明の第１の実施形態に係わる光電子集積回
路の断面模式図である。
路の断面模式図である。
【図２】図１に示す光電子集積回路の上面模式図であ
る。
る。
【図３】図１に示す光電子集積回路の一製造工程を示す
工程別断面模式図である。
工程別断面模式図である。
【図４】図１に示す光電子集積回路の一製造工程を示す
工程別断面模式図である。
工程別断面模式図である。
【図５】本発明の第２の実施形態に係わる光電子集積回
路の断面模式図である。
路の断面模式図である。
【図６】図５に示す光電子集積回路の一製造工程を示す
工程別断面模式図である。
工程別断面模式図である。
【図７】図５に示す光電子集積回路の一製造工程を示す
工程別断面模式図である。
工程別断面模式図である。
１ ６Ｈ−ＳｉＣ基板（基板） ２ ｐｉｎフォトダイオード（受光素子） ３ 半導体レーザ（発光素子）
Claims (9)
- 【請求項１】 同一基板上に発光素子と、電子素子及び
受光素子のうち少なくとも一方とを集積化してなる光電
子集積回路であって、 前記基板、電子素子、及び、受光素子がＳｉＣからな
り、前記発光素子がＧａ（ガリウム）とＮ（窒素）を含
むＧａＮ系化合物半導体からなることを特徴とする光電
子集積回路。 - 【請求項２】 前記発光素子は、ファブリペロ−型半導
体レーザ、面発光レーザ、あるいは、発光ダイオードで
あることを特徴とする請求項１記載の光電子集積回路。 - 【請求項３】 前記ファブリペロ−型半導体レーザの共
振器用端面は、へき開により形成されることを特徴とす
る請求項２記載の光電子集積回路。 - 【請求項４】 前記へき開により形成される端面は、
｛２バ−１１０｝面、あるいは、｛０１１バ−０｝面で
あることを特徴とする請求項３記載の光電子集積回路。 - 【請求項５】 前記発光素子の発光層の一部と、前記受
光素子の受光部の一部とが対向するように、前記発光素
子と受光素子とが配置されていることを特徴とする請求
項１記載の光電子集積回路。 - 【請求項６】 前記発光素子をファブリペロ−型半導体
レーザとする光電子集積回路であって、前記半導体レー
ザの一対の共振器用端面のうちの一端面と、受光素子の
受光部となる一側壁が対向するように、前記半導体レー
ザと受光素子とが配置されていることを特徴とする請求
項２記載の光電子集積回路。 - 【請求項７】 前記電子素子は、ＭＥＳＦＥＴ等の電界
効果トランジスタ、あるいは、バイポーラトランジスタ
であることを特徴とする請求項１記載の光電子集積回
路。 - 【請求項８】 前記受光素子はｐｉｎフォトダイオード
等のフォトダイオード、あるいは、フォトトランジスタ
であることを特徴とする請求項１記載の光電子集積回
路。 - 【請求項９】 光電子集積回路の製造方法であって、前
記ＳｉＣからなる電子素子あるいは受光素子を製造する
工程と、該工程の後に前記ＧａＮ系半導体からなる発光
素子を製造する工程を備えることを特徴とする請求項１
記載の光電子集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28090796A JPH10125894A (ja) | 1996-10-23 | 1996-10-23 | 光電子集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28090796A JPH10125894A (ja) | 1996-10-23 | 1996-10-23 | 光電子集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125894A true JPH10125894A (ja) | 1998-05-15 |
Family
ID=17631613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28090796A Pending JPH10125894A (ja) | 1996-10-23 | 1996-10-23 | 光電子集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125894A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002033385A3 (en) * | 2000-10-19 | 2002-08-29 | Motorola Inc | Biochip excitation and analysis structure |
| JP2008530778A (ja) * | 2005-02-04 | 2008-08-07 | ソウル オプト デバイス カンパニー リミテッド | 複数の発光セルを有する発光装置及びその製造方法 |
| KR20210036673A (ko) * | 2019-09-26 | 2021-04-05 | 한국전력공사 | 듀얼 포토다이오드 및 이의 제조 방법 |
| CN113540967A (zh) * | 2021-07-16 | 2021-10-22 | 杰创半导体(苏州)有限公司 | Vcsel和pd集成芯片、制作方法和电子器件 |
-
1996
- 1996-10-23 JP JP28090796A patent/JPH10125894A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002033385A3 (en) * | 2000-10-19 | 2002-08-29 | Motorola Inc | Biochip excitation and analysis structure |
| JP2008530778A (ja) * | 2005-02-04 | 2008-08-07 | ソウル オプト デバイス カンパニー リミテッド | 複数の発光セルを有する発光装置及びその製造方法 |
| KR20210036673A (ko) * | 2019-09-26 | 2021-04-05 | 한국전력공사 | 듀얼 포토다이오드 및 이의 제조 방법 |
| CN113540967A (zh) * | 2021-07-16 | 2021-10-22 | 杰创半导体(苏州)有限公司 | Vcsel和pd集成芯片、制作方法和电子器件 |
| CN113540967B (zh) * | 2021-07-16 | 2022-07-19 | 杰创半导体(苏州)有限公司 | Vcsel和pd集成芯片、制作方法和电子器件 |
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