CN113540967A

CN113540967A - Vcsel和pd集成芯片、制作方法和电子器件

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Publication number: CN113540967A
Application number: CN202110807024.8A
Authority: CN
Inventors: 祝进田
Original assignee: Jiechuang Semiconductor Suzhou Co ltd
Current assignee: Jiechuang Semiconductor Suzhou Co ltd
Priority date: 2021-07-16
Filing date: 2021-07-16
Publication date: 2021-10-22
Anticipated expiration: 2041-07-16
Also published as: CN113540967B

Abstract

本发明公开了一种VCSEL和PD集成芯片、制作方法和电子器件，VCSEL和PD集成芯片包括：一衬底；第一N型缓冲层，形成于所述衬底上，所述第一N型缓冲层背离所述衬底的表面形成有第一外延区和第二外延区；VCSEL外延结构，包括依次生长于所述第一外延区的N型DBR、量子阱发光区、P型DBR和第一P型欧姆接触层；PD外延结构，包括依次生长于所述第二外延区的第二N型缓冲层、吸光区和第二P型欧姆接触层。本发明利用一套制作VCSEL芯片的标准工艺，通过巧妙设计，把VCSEL和PD芯片集成在一起，不仅节约了制作成本，简化了芯片的封装工艺，同时还可以大大减小模块的尺寸。

Description

VCSEL和PD集成芯片、制作方法和电子器件

技术领域

本发明属于半导体激光器技术领域，特别是关于一种VCSEL和PD集成芯片、制作方法和电子器件。

背景技术

在光通讯应用中，发射端是VCSEL、DFB或EML等芯片，而接收端则是PD、APD等芯片。由于发射端和接收端芯片的结构不一样，通常发射端和接收端芯片的外延生长完全不同，其制作工艺也不尽相同，所以目前市场上看到的发射端和接收端芯片都是分开销售的相对独立器件。在一个电子器件中同时集成两个独立的芯片，会存在成本高、尺寸大的问题。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种VCSEL和PD集成芯片、制作方法和电子器件，其能够有效降低成本和降低器件的尺寸。

为实现上述目的，本发明的实施例提供了一种VCSEL和PD集成芯片，包括：

一衬底；

第一N型缓冲层，形成于所述衬底上，所述第一N型缓冲层背离所述衬底的表面形成有第一外延区和第二外延区；

VCSEL外延结构，包括依次生长于所述第一外延区的N型DBR、量子阱发光区、P型DBR和第一P型欧姆接触层；

PD外延结构，包括依次生长于所述第二外延区的第二N型缓冲层、吸光区和第二P型欧姆接触层。

在本发明的一个或多个实施方式中，所述第二N型缓冲层背离所述衬底的表面与所述N型DBR背离所述衬底的表面位于同一平面，和/或所述吸光区背离所述衬底的表面与所述P型DBR背离所述衬底的表面位于同一平面，和/或

所述第一P型欧姆接触层背离所述衬底的表面与所述第二P型欧姆接触层背离所述衬底的表面位于同一平面。

在本发明的一个或多个实施方式中，所述VCSEL外延结构上形成有至少一第一凹槽，第一凹槽由该VCSEL外延结构表面向下刻蚀至N型DBR表面或内部一设定深度得到。

在本发明的一个或多个实施方式中，所述第一凹槽内由电镀厚金或聚酰亚胺/苯丙环丁烯(PI/BCB)材料填充。

在本发明的一个或多个实施方式中，所述PD外延结构上形成有至少一第二凹槽，第二凹槽由该PD外延结构表面向下刻蚀至第二N型缓冲层或内部一设定深度得到。

在本发明的一个或多个实施方式中，所述第二凹槽内由电镀厚金或聚酰亚胺/苯丙环丁烯(PI/BCB)材料填充。

在本发明的一个或多个实施方式中，还包括：第一N侧电极，形成于衬底背离所述第一N型缓冲层的表面；第一P侧电极，形成于第一P型欧姆接触层背离所述衬底的表面；第二N侧电极，自所述第二凹槽的底面延伸至第二P型欧姆接触层背离所述衬底的表面；第二P侧电极，形成于第二P型欧姆接触层背离所述衬底的表面。

本发明的实施例提供了一种VCSEL和PD集成芯片的制作方法，包括步骤：

在衬底上依次形成第一N型缓冲层、N型DBR、量子阱发光区、P型DBR和第一P型欧姆接触层；

由第一P型欧姆接触层的表面向下刻蚀至第一N型缓冲层或内部一设定深度，并暴露出第二外延区；

在第二外延区依次形成第二N型缓冲层、吸光区和第二P型欧姆接触层。

在本发明的一个或多个实施方式中，先在第一P型欧姆接触层上沉积二氧化硅或者氮化硅掩膜层，然后由二氧化硅或者氮化硅掩膜层向下刻蚀至第一N型缓冲层或内部一设定深度，并暴露出第二外延区。

本发明的实施例提供了一种电子器件，所述电子器件包括任意一项所述的VCSEL和PD集成芯片。

与现有技术相比，本发明利用一套制作VCSEL芯片的标准工艺，通过巧妙设计，把VCSEL和PD芯片集成在一起，不仅节约了制作成本，简化了芯片的封装工艺，同时还可以大大减小模块的尺寸。

附图说明

图1是根据本发明一实施方式的VCSEL和PD集成芯片的结构示意图；

图2-10是根据本发明一实施方式的VCSEL和PD集成芯片的制作流程示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

如图1所示，根据本发明优选实施方式的一种VCSEL和PD集成芯片，包括：

一衬底10；

第一N型缓冲层20，形成于所述衬底10上，所述第一N型缓冲层20背离所述衬底10的表面形成有第一外延区21和第二外延区22；

VCSEL外延结构30，包括依次生长于所述第一外延区21的N型DBR31、量子阱发光区32、P型DBR33和第一P型欧姆接触层34；

PD外延结构40，包括依次生长于所述第二外延区22的第二N型缓冲层41、GaAs吸光区42和第二P型欧姆接触层43。

第一外延区21和第二外延区22是定义于第一N型缓冲层20表面的不同区域，一实施例中，以一条直线作为两个外延区的分隔线。

本实施例中，VCSEL外延结构和PD外延结构生长于同一个衬底上，通过集成不仅可以降低封装的成本，而且还降低了芯片模块的整体成本。

衬底为10绝缘衬底，但不局限于此，还可以为n型掺杂衬底；优选的，衬底为GaN基、GaAs基、InP基或GaSb基材料。

第一N型缓冲层20，用于隔离衬底10的缺陷对上层外延材料的影响。

P型DBR33和N型DBR31是由两种不同折射率材料交替排列以成对的方式形成多个周期的结构。一实施例中，可以包括依次叠加的AlAs层和AlGaAs层，对于DBR的材质本申请不做具体限制，需要根据实际应用进行具体选取。

量子阱发光区32形成于N型DBR31上，用于提供增益产生激光，在本发明的一些实施例中，量子阱发光区32为单层的量子阱、量子点及量子线结构，或多层的量子阱、量子点及量子线结构等；和/或，有源层的材料为任意有源介质材料，例如包括但不限于如下材料中的一种：III-V族半导体材料或II-VI族半导体材料；和/或，有源层的增益峰值波长范围涵盖近紫外到红外波段。

在一些示例中，III-V族半导体材料例如为GaAs/A1GaAs、InP/InGaAsP或GaN/AlGaN等，II-VI族半导体材料例如为ZnO。

一实施例中，第一P型欧姆接触层和第二P型欧姆接触层采用p型GaAs材料。

第二N型缓冲层41采用与第一N型缓冲层20相同的材料，第二N型缓冲层41的厚度优选为1～2μm，在一些实施例中，第二N型缓冲层41背离所述衬底10的表面与所述N型DBR31背离所述衬底10的表面位于同一平面。在其他实施例中，第二N型缓冲层41背离所述衬底10的表面也可以高于或低于N型DBR31顶面。

在一些实施例中，GaAs吸光区42背离所述衬底10的表面与所述P型DBR33背离所述衬底10的表面位于同一平面。在其他实施例中，GaAs吸光区42背离所述衬底10的表面也可以高于或低于DBR33表面。

第一P型欧姆接触层34和第二P型欧姆接触层43采用相同的材质，在一些实施例中，所述第一P型欧姆接触层34背离所述衬底10的表面与所述第二P型欧姆接触层43背离所述衬底10的表面位于同一平面。这样在制作VCSEL外延结构30和PD外延结构40的p电极时，可以一次成型，降低成本。

VCSEL外延结构30上形成有至少一第一凹槽35，第一凹槽35由该VCSEL外延结构表面向下刻蚀至N型DBR表面或内部一设定深度得到。

优选的，第一凹槽35内由电镀厚金或聚酰亚胺/苯丙环丁烯(PI/BCB)材料填充。一方面可提供良好的导电特性，另一方面还具有很好的散热特性。

在一些实施例中，所述PD外延结构40上形成有至少一第二凹槽44，第二凹槽44由该PD外延结构40表面向下刻蚀至第二N型缓冲层41或内部一设定深度得到。

优选的，所述第二凹槽44内由电镀厚金或聚酰亚胺/苯丙环丁烯(PI/BCB)材料填充。一方面可提供良好的导电特性，另一方面还具有很好的散热特性。

进一步地，集成芯片还包括：

第一N侧电极36，形成于衬底10背离所述第一N型缓冲层20的表面；

第一P侧电极37，形成于第一P型欧姆接触层34背离所述衬底10的表面；

第二N侧电极45，自所述第二凹槽44的底面延伸至第二P型欧姆接触层43背离所述衬底的表面；

第二P侧电极46，形成于第二P型欧姆接触层43背离所述衬底10的表面。

在本公开的一些实施例中，P侧电极37、46为Ti/Au或Ti/Pt/Au结构，N侧电极36、45为AuGeNi/Au、Au/Ge/Ni或Au/Ge结构。

如图2-10所示，根据本发明优选实施方式的一种VCSEL和PD集成芯片的制作方法，包括步骤：

步骤s1：参图2所示，提供一N-GaAs衬底10，并在衬底10上依次生长第一N型缓冲层20和VCSEL外延结构30，VCSEL外延结构30包括依次生长的N型DBR31、量子阱发光区32、P型DBR33和第一P型欧姆接触层34。第一N型缓冲层20背离所述衬底10的表面定义有第一外延区21和第二外延区22。

VCSEL外延结构30的生长方式可以采用金属有机化学气相外延(MOCVD)方法。

第一P型欧姆接触层34为P型的GaAs层。

步骤s2：参图3所示，在第一P型欧姆接触层34的表面上沉积二氧化硅或者氮化硅掩膜层50；然后在二氧化硅或者氮化硅掩膜层50上涂覆电子束胶或者光刻胶，用电子束曝光工艺或者纳米压印技术在电子束胶或者光刻胶上形成图案化的掩膜；然后周期性地刻蚀步骤s1生长的外延结构到第一N型缓冲层20表面，并暴露出第二外延区22。

在本实施例中，采用电子束胶或者光刻胶作为二氧化硅或者氮化硅掩膜层的掩膜，首先对二氧化硅或者氮化硅掩膜层进行刻蚀，然后利用刻蚀后的二氧化硅或者氮化硅掩膜层作为掩膜对非掺杂半导体层进行刻蚀，刻蚀选择比高，且刻蚀边缘光滑，刻蚀图形效果好。

步骤s3：参图4所示，将步骤s2处理后具有周期性结构的外延片放进MOCVD中，在第二外延区22生长PD外延结构40，PD外延结构40包括依次生长于所述第二外延区22的第二N型缓冲层41、GaAs吸光区42和第二P型欧姆接触层43。

在本实施例中，第二N型缓冲层41背离所述衬底10的表面与所述N型DBR31背离所述衬底10的表面位于同一平面。GaAs吸光区42背离所述衬底10的表面与所述P型DBR33背离所述衬底10的表面位于同一平面。第一P型欧姆接触层34背离所述衬底10的表面与所述第二P型欧姆接触层43背离所述衬底10的表面位于同一平面。

第二P型欧姆接触层43采用P型GaAs材料，第二N型缓冲层41和第一N型缓冲层20采用相同材料。

步骤s4：参图5所示，利用光刻、ICP工艺，对步骤s3形成的外延片进干法刻蚀，其中，VCSEL外延结构30刻蚀到N型DBR31形成有第一凹槽35；PD外延结构40刻蚀到第二N型缓冲层41形成第二凹槽44。

步骤s5：参图6所示，对步骤s4形成的结构进行放入湿法氧化炉中进行湿法氧化形成致密均匀氧化限制层38。

步骤s6：参图7所示，在同一个工序中，在第一P型欧姆接触层34背离所述衬底10的表面制作第一P侧电极37，在第二P型欧姆接触层43背离所述衬底10的表面制作第二P侧电极46。

第一P侧电极37和第二P侧电极46可以为Ti/Au或Ti/Pt/Au结构

步骤s7：参图8所示，利用光刻、sputter和剥离工艺在第二凹槽44的底面制作PD外延结构40的第二N侧电极45。

步骤s8：参图9所示，在第一凹槽35和第二凹槽44内填充电镀厚金或聚酰亚胺/苯丙环丁烯(PI/BCB)材料。一方面可提供良好的导电特性，另一方面还具有很好的散热特性。

步骤s9：参图10所示，对应第二N侧电极45，对第二凹槽44内的填充材料进行开孔，并暴露出第二N侧电极45，通过lift-off工艺形成交相互连的图案化的第一P侧电极37、第二N侧电极45、第二P侧电极46。

本案中，第一凹槽35和第二凹槽44被填充后，外延结构顶面形成水平的表面，以提供平整的电极制作表面；同时，P电极可以进一步引出至电镀厚金或聚酰亚胺/苯丙环丁烯(PI/BCB)材料的顶面，以减小芯片电容。

步骤s10：参图1所示，在衬底10背离所述第一N型缓冲层20的表面制作第一N侧电极36。

对衬底10背离所述第一N型缓冲层20的表面进行减薄，减薄后的衬底10的厚度为50μm～100μm；在衬底10的下表面蒸镀第一N侧电极36材料，厚度为300nm～450nm，并于高温条件下快速退火形成良好的欧姆接触。其中，第一N侧电极36为AuGeNi/Au、Au/Ge/Ni或Au/Ge结构。

最后，进行解理、封装。

相应的，本申请实施例还提供了一种电子器件，所述电子器件包括上述任意一实施例提供的VCSEL和PD集成芯片。

本发明利用一套制作VCSEL芯片的标准工艺，通过巧妙设计，把VCSEL和PD芯片集成在一起，不仅节约了制作成本，简化了芯片的封装工艺，同时还可以大大减小模块的尺寸。

需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。

并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。

除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件、厚度等等的数字，应理解为在所有情况中是受到“约”的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。

再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。

此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims

1.一种VCSEL和PD集成芯片，其特征在于，包括：

一衬底；

2.如权利要求1所述的VCSEL和PD集成芯片，其特征在于，所述第二N型缓冲层背离所述衬底的表面与所述N型DBR背离所述衬底的表面位于同一平面，和/或

所述吸光区背离所述衬底的表面与所述P型DBR背离所述衬底的表面位于同一平面，和/或

3.如权利要求1所述的VCSEL和PD集成芯片，其特征在于，所述VCSEL外延结构上形成有至少一第一凹槽，第一凹槽由该VCSEL外延结构表面向下刻蚀至N型DBR表面或内部一设定深度得到。

4.如权利要求3所述的VCSEL和PD集成芯片，其特征在于，所述第一凹槽内由电镀厚金或聚酰亚胺/苯丙环丁烯(PI/BCB)材料填充。

5.如权利要求1所述的VCSEL和PD集成芯片，其特征在于，所述PD外延结构上形成有至少一第二凹槽，第二凹槽由该PD外延结构表面向下刻蚀至第二N型缓冲层或内部一设定深度得到。

6.如权利要求5所述的VCSEL和PD集成芯片，其特征在于，所述第二凹槽内由电镀厚金或聚酰亚胺/苯丙环丁烯(PI/BCB)材料填充。

7.如权利要求5所述的VCSEL和PD集成芯片，其特征在于，还包括：

第一N侧电极，形成于衬底背离所述第一N型缓冲层的表面；

第一P侧电极，形成于第一P型欧姆接触层背离所述衬底的表面；

第二N侧电极，自所述第二凹槽的底面延伸至第二P型欧姆接触层背离所述衬底的表面；

第二P侧电极，形成于第二P型欧姆接触层背离所述衬底的表面。

8.一种如权利要求1至7任一所述的VCSEL和PD集成芯片的制作方法，其特征在于，包括步骤：

9.如权利要求8所述的VCSEL和PD集成芯片的制作方法，其特征在于，先在第一P型欧姆接触层上沉积二氧化硅或者氮化硅掩膜层，然后由二氧化硅或者氮化硅掩膜层向下刻蚀至第一N型缓冲层或内部一设定深度，并暴露出第二外延区。

10.一种电子器件，其特征在于，所述电子器件包括权利要求1-7任意一项所述的VCSEL和PD集成芯片。