JP2754599B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ホール素子を有する半導体装置に関するも
のであり、特に半導体基板上に形成されてその基板と異
なるIII−Ｖ族化合物半導体よりなるホール素子を有す
る半導体装置に関するものである。
のであり、特に半導体基板上に形成されてその基板と異
なるIII−Ｖ族化合物半導体よりなるホール素子を有す
る半導体装置に関するものである。
従来、例えばシリコン基板（以下Si基板と称す。）上
に、この基板と異なるIII−Ｖ族化合物半導体の１種で
ある砒化ガリウム（以下GaAsと称す。）を成長させた場
合、GaAs層とSi基板との格子不整合及び熱膨張係数の相
違により、GaAs層とSi基板との界面からGaAs層側に多数
の転位が発生してしまうという問題が生じていた。そこ
で、GaAs層近傍の移動度を調べた結果、GaAs層の移動度
が非常に悪いことを見出した。
に、この基板と異なるIII−Ｖ族化合物半導体の１種で
ある砒化ガリウム（以下GaAsと称す。）を成長させた場
合、GaAs層とSi基板との格子不整合及び熱膨張係数の相
違により、GaAs層とSi基板との界面からGaAs層側に多数
の転位が発生してしまうという問題が生じていた。そこ
で、GaAs層近傍の移動度を調べた結果、GaAs層の移動度
が非常に悪いことを見出した。
これに対して、GaAs層の膜厚を厚くすることによって
GaAs層の結晶性を向上させ、GaAs層近傍の移動度を良好
にする方法が考えられる。
GaAs層の結晶性を向上させ、GaAs層近傍の移動度を良好
にする方法が考えられる。
しかし、GaAs層の膜厚を厚くしたホール素子であって
も、十分なホール起電力を得ることができなかった。
も、十分なホール起電力を得ることができなかった。
そこで本発明は、半導体基板上に、この基板と異なる
III−Ｖ族化合物よりなるホール素子において、十分な
ホール起電力を得ることができるホール素子を提供する
ことを目的とする。
III−Ｖ族化合物よりなるホール素子において、十分な
ホール起電力を得ることができるホール素子を提供する
ことを目的とする。
そこで本発明者らは、半導体基板と異なるIII−Ｖ族
よりなるホール素子において、十分なホール起電力が得
ることのできない原因を探究した。
よりなるホール素子において、十分なホール起電力が得
ることのできない原因を探究した。
そのため、Ｐ−Si基板上に直接エピタキシャル成長さ
せたｎ−GaAs層のキャリア密度のSiとの界面からの距離
に対する関係を測定した。その結果を第５図に示す。こ
のことから、ｎ−GaAs層のキャリア密度はSiとの界面近
傍で１×1019cm-3と最大であり、界面からｎ−GaAs層側
に0.75μｍのところで表面近傍と同じ４×1016cm-3があ
ることが分かる。したがって、ｎ−GaAs層のキャリア密
度がSiとの界面近傍で表面近傍に比べて２桁程度高い高
キャリア濃度層が形成されている。
せたｎ−GaAs層のキャリア密度のSiとの界面からの距離
に対する関係を測定した。その結果を第５図に示す。こ
のことから、ｎ−GaAs層のキャリア密度はSiとの界面近
傍で１×1019cm-3と最大であり、界面からｎ−GaAs層側
に0.75μｍのところで表面近傍と同じ４×1016cm-3があ
ることが分かる。したがって、ｎ−GaAs層のキャリア密
度がSiとの界面近傍で表面近傍に比べて２桁程度高い高
キャリア濃度層が形成されている。
この高キャリア濃度層の存在は、ホール素子におい
て、次のような問題を生じさせる。
て、次のような問題を生じさせる。
その問題を第６図のホール素子の等価回路図を用いて
説明する。
説明する。
第６図において、VHはホール素子の出力電圧を示し、
μ1,R1は出力電極間の表面近傍である動作層のホール移
動度および抵抗を、またμ2,R2はGaAs層とSi基板との界
面近傍である高キャリア濃度層のホール移動度および抵
抗を示す。
μ1,R1は出力電極間の表面近傍である動作層のホール移
動度および抵抗を、またμ2,R2はGaAs層とSi基板との界
面近傍である高キャリア濃度層のホール移動度および抵
抗を示す。
このとき、ホール起電力VHは、閉回路中に流れる電流
をｉとすると、 ｋμ１−ｋμ２＝（R1＋R2）ｉ ……（１） VH−ｋμ１＝−iR1 ……（２） より、 と示すことができる。ここでｋは比例定数である。
をｉとすると、 ｋμ１−ｋμ２＝（R1＋R2）ｉ ……（１） VH−ｋμ１＝−iR1 ……（２） より、 と示すことができる。ここでｋは比例定数である。
さらに、Si基板上にGaAs層よりなるホール素子を形成
した場合には、動作層の移動度μ１の方が高キャリア濃
度層の移動度μ２よりも大きい。さらに、界面近傍では
ｎ型の高キャリア濃度となっているので、抵抗R2はR1よ
りも小さくなる。
した場合には、動作層の移動度μ１の方が高キャリア濃
度層の移動度μ２よりも大きい。さらに、界面近傍では
ｎ型の高キャリア濃度となっているので、抵抗R2はR1よ
りも小さくなる。
よって、（３）式において、 は正の値であるので、ｎ型の高キャリア層が形成される
ことにより、全体のホール起電力VHが、本来動作層のみ
で得られるホール電圧であるｋμ１よりも だけ低くなってしまい、十分なホール起電力を得ること
が困難であった。
ことにより、全体のホール起電力VHが、本来動作層のみ
で得られるホール電圧であるｋμ１よりも だけ低くなってしまい、十分なホール起電力を得ること
が困難であった。
そこで、本発明では、半導体基板（20）と、 該半導体基板内に各々素子間分離されて形成された複
数の半導体領域（25）と、前記半導体領域のうちの一つ
の半導体領域に形成された電気回路（31、32、33）と、
前記半導体領域のうちの他の半導体領域（22）に形成さ
れ、前記電気回路に形成されたホール素子（10）とを備
える半導体装置であって、 前記ホール素子は、 前記他の半導体領域上に形成され、前記半導体基板と
は異なるIII−Ｖ族化合物半導体からなるバッファ層（1
4）と、 該バッファ層上に形成され、第１導電型（ｎ）を有す
るとともに、前記半導体基板とは異なるIII−Ｖ族化合
物半導体からなり、ホール起電力を発生させる動作層
（16）と、 前記バッファ層と前記動作層との間に少なくとも前記
動作層に接して形成され 前記動作層と同じIII−Ｖ族化合物半導体からなり、
第２導電型を有して前記動作層との間でPN接合を構成
し、前記動作層と前記バッファ層との間で流れる電流を
当該PN接合による障壁で抑制する障壁層（15）と を備えることを特徴としている。
数の半導体領域（25）と、前記半導体領域のうちの一つ
の半導体領域に形成された電気回路（31、32、33）と、
前記半導体領域のうちの他の半導体領域（22）に形成さ
れ、前記電気回路に形成されたホール素子（10）とを備
える半導体装置であって、 前記ホール素子は、 前記他の半導体領域上に形成され、前記半導体基板と
は異なるIII−Ｖ族化合物半導体からなるバッファ層（1
4）と、 該バッファ層上に形成され、第１導電型（ｎ）を有す
るとともに、前記半導体基板とは異なるIII−Ｖ族化合
物半導体からなり、ホール起電力を発生させる動作層
（16）と、 前記バッファ層と前記動作層との間に少なくとも前記
動作層に接して形成され 前記動作層と同じIII−Ｖ族化合物半導体からなり、
第２導電型を有して前記動作層との間でPN接合を構成
し、前記動作層と前記バッファ層との間で流れる電流を
当該PN接合による障壁で抑制する障壁層（15）と を備えることを特徴としている。
上記ホール素子を用いることによって、高キャリア濃
度層への電流の流入を障壁層にて防いでいるので、高キ
ャリア濃度層のコンダクタンスG2を無限に大きくするこ
とができる。また、動作層とこの動作層に接する障壁層
とが同じ格子定数を有するから、動作層と障壁層との間
の界面準位を低減できる。これにより、この界面付近で
の抵抗を低減できる。これら２つの作用により、（３）
式より明らかなように、ホール素子の出力電圧VHをｋμ
１に限りなく近づけさせることができ、ホール素子の本
来得ることのできるホール起電力を十分得ることができ
る。
度層への電流の流入を障壁層にて防いでいるので、高キ
ャリア濃度層のコンダクタンスG2を無限に大きくするこ
とができる。また、動作層とこの動作層に接する障壁層
とが同じ格子定数を有するから、動作層と障壁層との間
の界面準位を低減できる。これにより、この界面付近で
の抵抗を低減できる。これら２つの作用により、（３）
式より明らかなように、ホール素子の出力電圧VHをｋμ
１に限りなく近づけさせることができ、ホール素子の本
来得ることのできるホール起電力を十分得ることができ
る。
〔第１実施例〕 ホールIC1の回路構成は、第１図に示すように、定電
圧電源回路30とホール素子部10と波形整形回路40とで構
成されている。そして、ホール素子部10は砒化ガリウム
（GaAs）から成る磁気検出層11と電流電極28a,28bと出
力電極29a,29bとを有しており、定電圧電源回路30から
電流電極28a,28bを介してGaAs層からなる電極検出層11
に給電され、検出された磁気量に応じた検出信号が出力
電極29a,29bを介して波形整形回路40に出力される。
又、ホールIC1の定電圧電源回路30にはバッテリー２か
ら給電され、検出された信号はホールIC1の波形整形回
路40から電子制御装置３に出力される。
圧電源回路30とホール素子部10と波形整形回路40とで構
成されている。そして、ホール素子部10は砒化ガリウム
（GaAs）から成る磁気検出層11と電流電極28a,28bと出
力電極29a,29bとを有しており、定電圧電源回路30から
電流電極28a,28bを介してGaAs層からなる電極検出層11
に給電され、検出された磁気量に応じた検出信号が出力
電極29a,29bを介して波形整形回路40に出力される。
又、ホールIC1の定電圧電源回路30にはバッテリー２か
ら給電され、検出された信号はホールIC1の波形整形回
路40から電子制御装置３に出力される。
ホールIC1の断面構造は第２図に示されている。
Ｐ−Si基板20上にホールIC1が形成されるのである
が、通常のSiICの製造技術により定電圧電源回路30と波
形整形回路40とが製造される。
が、通常のSiICの製造技術により定電圧電源回路30と波
形整形回路40とが製造される。
即ち、Ｐ−Si基板20の表面に埋込み拡散によりN+埋込
層24が形成され、その後Ｐ−Si基板20の表面にN-−Siを
エピタキシャル成長させ、素子間分離のためそのエピタ
キシャル層に局所的にＰ型不純物を拡散して、島状のN-
−Si層25と分離層Ｐ−Si層22とが形成される。その後、
作成する素子に応じて、島状のN-−Si層25にＰ型、Ｎ型
の不純物を拡散して、定電圧電源回路30又は波形整形回
路40を構成する素子のPNPトランジスタ31、NPNトランジ
スタ32、MOS容量33等が形成される。尚、34はSiO2から
成る保護膜であり、35はA1電極である。
層24が形成され、その後Ｐ−Si基板20の表面にN-−Siを
エピタキシャル成長させ、素子間分離のためそのエピタ
キシャル層に局所的にＰ型不純物を拡散して、島状のN-
−Si層25と分離層Ｐ−Si層22とが形成される。その後、
作成する素子に応じて、島状のN-−Si層25にＰ型、Ｎ型
の不純物を拡散して、定電圧電源回路30又は波形整形回
路40を構成する素子のPNPトランジスタ31、NPNトランジ
スタ32、MOS容量33等が形成される。尚、34はSiO2から
成る保護膜であり、35はA1電極である。
次に、ホール素子部10の構成について説明する。
ここで、Ｐ−Si基板20には、その主面が（100）面に
対して＜011＞方向に４゜±１゜傾斜している単結晶が
用いられている。そして、そのＰ−Si基板20上にエピタ
キシャル成長され、その後Ｐ型不純物を拡散して形成し
たＰ−Si層22上に、GaAsよりなるホール素子10を形成し
た。
対して＜011＞方向に４゜±１゜傾斜している単結晶が
用いられている。そして、そのＰ−Si基板20上にエピタ
キシャル成長され、その後Ｐ型不純物を拡散して形成し
たＰ−Si層22上に、GaAsよりなるホール素子10を形成し
た。
このホール素子10の拡大断面図を第３図に示す。
このホール素子10は、Ｐ−Si層22の上に形成されたバ
ッファ層と、バッファ層上に形成された障壁層と、障壁
層上に形成された動作層とからなる。バッファ層は、Ｐ
−Si層22との界面近傍に位置し、高キャリア濃度のn+−
GaAs層14から構成されており、その厚みは、キャリア濃
度が低下し飽和する約1.0μｍ程度となっている。障壁
層はGaAsにZnを約５×1016cm-3程度ドーピングしたＰ型
GaAs層15から構成されており、その厚みは、1.0μｍで
ある。その上にSiを約２×1017cm-3程度ドーピングした
動作層であるｎ−GaAs層16が、1.0μｍの厚さに形成さ
れている。そしてさらに、Au/Au−Geから成るオーミッ
ク電極17a,17bが形成されている。
ッファ層と、バッファ層上に形成された障壁層と、障壁
層上に形成された動作層とからなる。バッファ層は、Ｐ
−Si層22との界面近傍に位置し、高キャリア濃度のn+−
GaAs層14から構成されており、その厚みは、キャリア濃
度が低下し飽和する約1.0μｍ程度となっている。障壁
層はGaAsにZnを約５×1016cm-3程度ドーピングしたＰ型
GaAs層15から構成されており、その厚みは、1.0μｍで
ある。その上にSiを約２×1017cm-3程度ドーピングした
動作層であるｎ−GaAs層16が、1.0μｍの厚さに形成さ
れている。そしてさらに、Au/Au−Geから成るオーミッ
ク電極17a,17bが形成されている。
これらの各層は、有機金属熱分解気相成長法（MOCV
D）により、順次、連続的にエピタキシャル成長させて
形成した。原料ガスには、トリメチルガリウム（TMG,Ga
（CH3）３）、水素希釈のアルシン（AsH3）を用いた。
又、ｎ型,P型のドーパントには、各々水素希釈のSiH4を
用いた。それらのガスの流速には、一定の結晶成長速度
が得られるように流量制御装置によって正確に制御され
ており、成長速度を4.6μm/hとした。又成長温度は750
℃とした。Ｐ−Si層22上にGaAsから成るバッファ層を成
長させるには、450℃で厚さ約200ÅのGaAs層を成長後、
750℃で本成長を行う二段階成長法を用いた。
D）により、順次、連続的にエピタキシャル成長させて
形成した。原料ガスには、トリメチルガリウム（TMG,Ga
（CH3）３）、水素希釈のアルシン（AsH3）を用いた。
又、ｎ型,P型のドーパントには、各々水素希釈のSiH4を
用いた。それらのガスの流速には、一定の結晶成長速度
が得られるように流量制御装置によって正確に制御され
ており、成長速度を4.6μm/hとした。又成長温度は750
℃とした。Ｐ−Si層22上にGaAsから成るバッファ層を成
長させるには、450℃で厚さ約200ÅのGaAs層を成長後、
750℃で本成長を行う二段階成長法を用いた。
このようにして、ホール素子部10をＰ−Si層22上にエ
ピタキシャル成長されたGaAs系の半導体で構成し、他の
周辺回路を同一のＰ−Si基板20上に形成されるSi半導体
で構成したホールICが得られる。
ピタキシャル成長されたGaAs系の半導体で構成し、他の
周辺回路を同一のＰ−Si基板20上に形成されるSi半導体
で構成したホールICが得られる。
次に、本実施例のホール素子10の作用を説明する。こ
のホール素子10の電流電極28a,28bに電流を流し、この
電流方向と垂直方向に磁束をかける。すると、ホール効
果によって出力電極29a,29b間にホール素子の出力電圧V
Hを生ずる。
のホール素子10の電流電極28a,28bに電流を流し、この
電流方向と垂直方向に磁束をかける。すると、ホール効
果によって出力電極29a,29b間にホール素子の出力電圧V
Hを生ずる。
ここで、ホール素子10は、Si基板とGaAs層との界面近
傍での高キャリア濃度層であるn+−GaAs層14と動作層で
あるｎ−GaAs層16との間に障壁層であるＰ−GaAs層15を
設けたので、Ｐ−GaAs層15の拡散電位による障壁によっ
て、ｎ−GaAs層16からn+−GaAs層14への電流の流入を防
止することができる。
傍での高キャリア濃度層であるn+−GaAs層14と動作層で
あるｎ−GaAs層16との間に障壁層であるＰ−GaAs層15を
設けたので、Ｐ−GaAs層15の拡散電位による障壁によっ
て、ｎ−GaAs層16からn+−GaAs層14への電流の流入を防
止することができる。
これは、ｎ−GaAs層16とＰ−GaAs層15の間にはpn接合
により0.5〜1.2Vの拡散電位が形成されるため、ｎ−GaA
s層16からn+−GaAs層14への電流流入が防止されるので
ある。
により0.5〜1.2Vの拡散電位が形成されるため、ｎ−GaA
s層16からn+−GaAs層14への電流流入が防止されるので
ある。
このn+−GaAs層14への電流の流入防止は、第６図の等
価回路図における高キャリア濃度層のコンダクタンスG2
を無限に大きくしたことと同等のことであり、（３）式
での の項をほぼ０に近づけ、ホール起電力VHをｋμ１に限り
なく近づけることができる。
価回路図における高キャリア濃度層のコンダクタンスG2
を無限に大きくしたことと同等のことであり、（３）式
での の項をほぼ０に近づけ、ホール起電力VHをｋμ１に限り
なく近づけることができる。
本実施例において、このホール素子の出力電圧VHに比
例するホール素子全体の移動度μを測定した結果、4500
cm2/V・Ｓという高い移動度μを得ることができた。
例するホール素子全体の移動度μを測定した結果、4500
cm2/V・Ｓという高い移動度μを得ることができた。
これは、障壁層であるＰ−GaAs層15を形成することな
く膜厚３μｍのGaAsを形成した場合のホール素子の移動
度である2200cm2/V・Ｓよりも約２倍の移動度を本実施
例のホール素子によって得ることができた。
く膜厚３μｍのGaAsを形成した場合のホール素子の移動
度である2200cm2/V・Ｓよりも約２倍の移動度を本実施
例のホール素子によって得ることができた。
本発明の他の実施例を第４図に示す。第１の実施例に
おけるＰ−GaAs層12の代わりに、n-−GaAs層43を挿入
し、ｎ−n-接合による電位障壁を利用して、ホール素子
の特性を向上させることができる。例えば、Ｐ−Si基板
上へn+−GaAs層（膜厚:1μｍ）、n-−GaAs層（ｎ〜２×
1014cm-3,膜厚:1μｍ）、ｎ−GaAs層（ｎ〜２×1017cm
-3,膜厚:1μｍ）を形成した場合の移動度は3900cm2/V・
Ｓで、n-−GaAs層43を挿入しない場合（膜厚３μm,ホー
ル移動度:2200cm2/V・Ｓ）の約1.8倍であった。移動度
はホール起電力VHに比例するので、本実施例においても
高いホール起電力が得られることが分かる。
おけるＰ−GaAs層12の代わりに、n-−GaAs層43を挿入
し、ｎ−n-接合による電位障壁を利用して、ホール素子
の特性を向上させることができる。例えば、Ｐ−Si基板
上へn+−GaAs層（膜厚:1μｍ）、n-−GaAs層（ｎ〜２×
1014cm-3,膜厚:1μｍ）、ｎ−GaAs層（ｎ〜２×1017cm
-3,膜厚:1μｍ）を形成した場合の移動度は3900cm2/V・
Ｓで、n-−GaAs層43を挿入しない場合（膜厚３μm,ホー
ル移動度:2200cm2/V・Ｓ）の約1.8倍であった。移動度
はホール起電力VHに比例するので、本実施例においても
高いホール起電力が得られることが分かる。
前記実施例では、高キャリア濃度層であるn+−GaAs層
14を介してＰ−Si層22上に障壁層であるＰ−GaAs層15を
形成したが、Ｐ−Si層22上に直接Ｐ−GaAs層15を形成し
てもよい。
14を介してＰ−Si層22上に障壁層であるＰ−GaAs層15を
形成したが、Ｐ−Si層22上に直接Ｐ−GaAs層15を形成し
てもよい。
前記実施例では、Si基板上にGaAsよりなるホール素子
を形成したが、GaAsよりなるホール素子に限らず、InS
b,InAs等のIII−Ｖ族よりなるホール素子でもよく、さ
らにはSi基板もこれに限られるものではない。
を形成したが、GaAsよりなるホール素子に限らず、InS
b,InAs等のIII−Ｖ族よりなるホール素子でもよく、さ
らにはSi基板もこれに限られるものではない。
本発明によれば、動作層と障壁層とが同じIII−Ｖ族
化合物半導体からなるため、動作層と障壁層との間での
界面準位の生成が低減される。また、動作層とバッファ
層との間で流れる電流をPN接合による障壁で抑制するか
ら、動作層とバッファ層との間で流れる電流を確実に抑
制できる。これにより、界面付近での抵抗を低減でき更
に充分なホール起電力を得ることができる。更に、同一
半導体基板上にホール素子とその周辺回路である電気回
路を形成できる。
化合物半導体からなるため、動作層と障壁層との間での
界面準位の生成が低減される。また、動作層とバッファ
層との間で流れる電流をPN接合による障壁で抑制するか
ら、動作層とバッファ層との間で流れる電流を確実に抑
制できる。これにより、界面付近での抵抗を低減でき更
に充分なホール起電力を得ることができる。更に、同一
半導体基板上にホール素子とその周辺回路である電気回
路を形成できる。
第１図はホールICのブロック回路図、第２図は本発明ホ
ールICの断面図、第３図は本発明の一実施例を示すホー
ル素子の断面図、第４図は本発明の他の実施例を示すホ
ール素子の断面図、第５図はＰ−Si基板にｎ−GaAs層を
積層した時のｎ−GaAs層の表面からの深さとキャリア密
度との関係を示す特性図、第６図は、ホール素子の等価
回路図である。 14……n+−GaAs層（高キャリア濃度層）,15……Ｐ−GaA
s層（障壁層）,16……ｎ−GaAs層（動作層）,20……Ｐ
−Si基板（半導体基板）。
ールICの断面図、第３図は本発明の一実施例を示すホー
ル素子の断面図、第４図は本発明の他の実施例を示すホ
ール素子の断面図、第５図はＰ−Si基板にｎ−GaAs層を
積層した時のｎ−GaAs層の表面からの深さとキャリア密
度との関係を示す特性図、第６図は、ホール素子の等価
回路図である。 14……n+−GaAs層（高キャリア濃度層）,15……Ｐ−GaA
s層（障壁層）,16……ｎ−GaAs層（動作層）,20……Ｐ
−Si基板（半導体基板）。
Claims (2)
- 【請求項１】半導体基板（20）と、 該半導体基板内に各々素子間分離されて形成された複数
の半導体領域（25）と、前記半導体領域のうちの一つの
半導体領域に形成された電気回路（31、32、33）と、前
記半導体領域のうちの他の半導体領域（22）に形成さ
れ、前記電気回路に形成されたホール素子（10）とを備
える半導体装置であって、 前記ホール素子は、 前記他の半導体領域上に形成され、前記半導体基板とは
異なるIII−Ｖ族化合物半導体からなるバッファ層（1
4）と、 該バッファ層上に形成され、第１導電型（ｎ）を有する
とともに、前記半導体基板とは異なるIII−Ｖ族化合物
半導体からなり、ホール起電力を発生させる動作層（1
6）と、 前記バッファ層と前記動作層との間に少なくとも前記動
作層に接して形成され、前記動作層と同じIII−Ｖ族化
合物半導体からなり、第２導電型を有して前記動作層と
の間でPN接合を構成し、前記動作層と前記バッファ層と
の間で流れる電流を当該PN接合による障壁で抑制する障
壁層（15）と を備えることを特徴とする半導体装置。 - 【請求項２】前記バッファ層は、前記半導体基板上に直
接形成されて、前記半導体基板と前記動作層及び前記障
壁層との格子不整合を緩和するものであることを特徴と
する請求項１記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251395A JP2754599B2 (ja) | 1988-10-05 | 1988-10-05 | 半導体装置 |
| PCT/JP1989/000458 WO1990004264A1 (en) | 1988-10-05 | 1989-05-01 | Semiconducteur device |
| DE19893991162 DE3991162T1 (de) | 1988-10-05 | 1989-05-01 | Halbleitervorrichtung |
| DE3991162A DE3991162C2 (de) | 1988-10-05 | 1989-05-01 | Halbleitervorrichtung mit Verbundhalbleiterbauelement und Verfahren zu ihrer Herstellung |
| US08/216,517 US6559480B1 (en) | 1988-10-05 | 1994-03-23 | Semiconductor device such as a hall-effect sensor or solar cell barrier layer for controlling current flow to substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251395A JP2754599B2 (ja) | 1988-10-05 | 1988-10-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298983A JPH0298983A (ja) | 1990-04-11 |
| JP2754599B2 true JP2754599B2 (ja) | 1998-05-20 |
Family
ID=17222207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251395A Expired - Lifetime JP2754599B2 (ja) | 1988-10-05 | 1988-10-05 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6559480B1 (ja) |
| JP (1) | JP2754599B2 (ja) |
| DE (1) | DE3991162C2 (ja) |
| WO (1) | WO1990004264A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9018515B2 (en) | 2004-01-20 | 2015-04-28 | Cyrium Technologies Incorporated | Solar cell with epitaxially grown quantum dot material |
| JP5248782B2 (ja) * | 2004-01-20 | 2013-07-31 | シリアム・テクノロジーズ・インコーポレーテッド | エピタキシャルに成長させた量子ドット材料を有する太陽電池 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034828B2 (ja) * | 1978-04-05 | 1985-08-10 | 株式会社東芝 | ＧａＡｓホ−ル素子 |
| JPS5572091A (en) * | 1978-11-24 | 1980-05-30 | Victor Co Of Japan Ltd | Hall element |
| CH668147A5 (de) * | 1985-05-22 | 1988-11-30 | Landis & Gyr Ag | Einrichtung mit einem hallelement in integrierter halbleitertechnologie. |
| US4872046A (en) * | 1986-01-24 | 1989-10-03 | University Of Illinois | Heterojunction semiconductor device with <001> tilt |
| JPH0728047B2 (ja) * | 1986-02-17 | 1995-03-29 | 日本電気株式会社 | 光トランジスタ |
| US4774205A (en) * | 1986-06-13 | 1988-09-27 | Massachusetts Institute Of Technology | Monolithic integration of silicon and gallium arsenide devices |
| JPS632391A (ja) * | 1986-06-21 | 1988-01-07 | Daido Steel Co Ltd | 磁電変換素子 |
| JPS632383A (ja) | 1986-06-21 | 1988-01-07 | Daido Steel Co Ltd | 電界効果トランジスタ |
| JPS6314418A (ja) | 1986-07-04 | 1988-01-21 | Mitsubishi Electric Corp | 半導体基板 |
| JPS63198365A (ja) | 1987-02-13 | 1988-08-17 | Sharp Corp | 半導体装置 |
| US4826784A (en) * | 1987-11-13 | 1989-05-02 | Kopin Corporation | Selective OMCVD growth of compound semiconductor materials on silicon substrates |
| JPH0294663A (ja) * | 1988-09-30 | 1990-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE68923756T2 (de) * | 1988-10-28 | 1996-03-07 | Texas Instruments Inc., Dallas, Tex. | Abgedeckte Wärmebehandlung. |
-
1988
- 1988-10-05 JP JP63251395A patent/JP2754599B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-01 DE DE3991162A patent/DE3991162C2/de not_active Expired - Lifetime
- 1989-05-01 WO PCT/JP1989/000458 patent/WO1990004264A1/ja active Application Filing
-
1994
- 1994-03-23 US US08/216,517 patent/US6559480B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO1990004264A1 (en) | 1990-04-19 |
| DE3991162C2 (de) | 1997-03-20 |
| US6559480B1 (en) | 2003-05-06 |
| JPH0298983A (ja) | 1990-04-11 |
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