KR20050047137A - 박막 결정 웨이퍼의 제조방법, 이 방법을 이용한 반도체장치 및 이 반도체 장치의 제조방법 - Google Patents
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Abstract
GaAs 단결정 (10) 중 n+- GaAs 층 (8) 을 에피택셜에 의해 형성하고, 후속하여, 동일한 에피택셜 성장 로에서 Si 층 (11) 을 에피택셜하게 성장시킨 다음, Si 층 (11) 상에 알루미늄전극 (12) 을 오믹전극으로서 형성한다. Si 층 (11) 은 n+- GaAs 층 (8) 의 표면에 표면결함준위의 형성을 억제할 수 있으며, 불필요한 전위장벽이 형성되는 것을 효과적으로 방지할 수 있다. Si 층 (11) 은 평활한 표면을 가지며 화학적 안정성이 우수하기 때문에, Si 층 (11) 에 대하여 적절한 일함수를 가지는 알루미늄 등을 이용하여 전극 (12) 을 형성함으로써, 우수한 오믹전극을 얻을 수 있다.
Description
기술분야
본 발명은 표면 안전성이 우수한 반도체 웨이퍼를 제조하기 위한 방법, 및 이 방법을 이용하여 우수한 오믹전극특성을 가진 반도체 장치, 및 이 반도체 장치를 제조하기 위한 방법에 관한 것이다.
배경기술
GaAs, GaP 및 GaN 과 같은 III-V족 화합물 반도체 결정은 마이크로파 대역 이상의 고주파 영역에 이용되는 고속전자장치와 같은 반도체 장치의 제조, 또는 여러 발광다이오드와 같은 발광장치의 제조를 위하여 폭넓게 이용된다. 상술한 바와 같은 화합물 반도체 결정은 반도체 장치를 제조하는데 이용할 경우, 반도체 결정 자체의 전기적 특성이 당연히 중요하게 된다. 그러나, 장치 애플리케이션의 관점에서부터, 반도체 결정을 외부 장치와 전기적으로 접속하기 위한 전극부분의 전기적 특성 또한 중요하게 된다. 즉, 반도체 장치와 외부장치 간에 전류를 효과적으로 흐르게 할 수 있는 오믹접속을 구할 수 있는 전극의 형성이 중요한 기술적 문제로 되고 있다.
통상적으로, 반도체에서의 전도대 준위 또는 가전자대 준위는 전극 금속의 일함수와 상이하다. 따라서, 전극을 통하여 반도체 결정으로 전류를 완활하게 흐르게 하기 위해서는, 목표 반도체 층의 대역구조와 호환가능한 일함수를 가진 전극재료를 선택하는 것이 필요하다.
그러나, 반도체 결정 상에 형성될 전극재료가 상술한 관점으로부터 선택되는 경우에도, 반도체 결정 표면에서의 불안정성이 전위 장벽을 형성시키고 이 장벽이 전류의 완활한 흐름을 방해한다는 문제가 존재한다. 예를 들면, GaAs 화합물 반도체의 경우, 고밀도 표면 결함준위가 자발적으로 형성되고 페르미준위가 표면 결함준위 근처에 고정되며, 표면 결함준위가 금지대역에 형성된다. 그 결과, 종종, 전위장벽으로 되는 공핍층은 표면 근처에 형성된다. 이는 어떠한 전극 금속을 이용하더라도 어떤 공핍층이 형성되어짐을 의미한다. 따라서, 공핍층은 전극금속을 적절하게 선택하는 경우에도 이상적인 오믹특성을 얻는 것을 실제적으로 어렵게 만든다.
이러한 문제를 해결하기 위하여, 다음 구성들이 디바이스화되어 잘 알려져 있는데, 이러한 구성은 작은 금지대역폭과 작은 전위장벽을 가지는 InGaAs 와 같은 결정층이 전극접속층으로서의 전극과 반도체 결정 간에 형성되어 반도체 결정과 전극 간의 에너지 갭을 감소시키는 구성, 또는 공핍층의 두께가 불순물 농도의 증가에 의해 감소된다는 사실을 이용하여 터널링 효과에 의해 전극으로부터의 전류가 반도체 결정으로 원활하게 흐르게 되는 범위까지 공핍층의 두께가 감소되도록 많은 불순물을 첨가하는 구성이 있다.
그러나, InGaAs 층이 전극 접속층으로 제공되는 경우, InGaAs 등은 반도체결정의 상부층 상에 형성되는 GaAs 층 상에 형성되며, 여기서, InGaAs 층은 GaAs 층의 결정상수와 상이한 결정상수를 가진다. 그 결과, 완성된 반도체 장치의 내부에 과도한 압축 또는 인장력이 작용한다. 이는 왜곡을 발생시키고 표면 형태를 왜곡시켜, 즉, 배선에서의 단절이나 미세패터닝에 대한 다른 문제들을 발생시킨다. 한편, 전위장벽을 형성하는 공핍층의 두께가, 큰 양의 불순물이 추가된 만큼 감소되는 경우, 반도체의 열적 안정성이 손상되며, 그 결과 완성된 반도체 장치의 동작이 불안정해지고 그 동작의 신뢰성이 감소하게 된다.
발명의 개시
본 발명의 목적은 우수한 표면안정성을 가진 반도체 웨이퍼를 제조하는 방법, 이 방법을 이용하여 우수한 오믹전극특성을 가진 반도체 장치의 제조하는 것, 및 이 반도체 장치를 제조하기 위한 방법을 제공하여, 종래기술에서의 상술한 문제들을 해결할 수 있게 하는 것이다.
상술한 문제를 해결하기 위하여, 본 발명은 GaAs와 같은 III-V족 화합물 반도체 단결정 상에 적절한 결정 구조체를 가진 Si 층을 적층시켜, 표면안정성이 우수하고 오믹전극특성이 우수한 반도체 적층구조체를 얻는 것이 가능하게 된다.
본 발명은 다음과 같이 설명된다.
(1) 도핑된 III-V 족 화합물 반도체 단결정 에피택셜 층, 상기 III-V 족 화합물 반도체 단결정 에피택셜 층 상에 형성된 Si층, 및 상기 Si 층 상에 오믹전극으로서 형성된 금속 전극을 포함하는 III-V 족 화합물 반도체 단결정을 이용한 반도체 장치.
(2) 상기 (1) 에 따른 반도체 장치에서, 상기 III-V 족 화합물 반도체 단결정 에피택셜 층은 n 형으로 도핑되고, 상기 금속전극은 전자용 오믹전극이다.
(3) 상기 (1) 에 따른 반도체 장치에서, 상기 III-V 족 화합물 반도체 단결정 에피택셜 층은 p 형으로 도핑되고, 상기 금속전극은 정공용 오믹전극이다.
(4) 상기 (1) 내지 (3) 중 어느 하나에 따른 반도체 장치에서, 상기 III-V 족 화합물 반도체 단결정 층은 GaAs, InGaAs 및 InP 로 구성된 군에서 선택된 어느 하나로 이루어진 단결정이다.
(5) 상기 (1) 내지 (4) 중 어느 하나에 따른 반도체 장치에서, 상기 Si 층은 III-V 족 화합물 반도체 단결정 에피택셜 층 상에서 에피택셜하게 성장된 단결정층이다.
(6) 상기 (1) 내지 (4) 중 어느 하나에 따른 반도체 장치에서, 상기 Si 층은 III-V 족 화합물 반도체 단결정 에피택셜 층 상에 다결정층 또는 비정질층으로 형성된다.
(7) 상기 (1) 내지 (6) 중 어느 하나에 따른 반도체 장치에서, 상기 금속전극은 알루미늄을 포함한다.
(8) III-V 족 화합물 반도체 장치용 박막 결정 웨이퍼를 제조하는 방법에서,
III-V 족 화합물 반도체 단결정을 얻기 위하여 에픽택셜 성장에 의해 반도체 기판 상에 필요한 화합물 반도체 박막 결정층들을 적층하는 단계; 및
에피택셜 성장에 의해 상기 III-V 족 화합물 반도체 단결정 상에 Si 층을 형성하는 단계를 포함하며,
여기서, 상기 단계들은 동일한 에피택셜 성장로에서 수행된다.
(9) 상기 (8) 에 따른 방법에서, 상기 에피택셜 성장은 유기금속 기상 에피택시 성장방법 (MOVPE 성장방법) 또는 분자선 에피택시 성장방법 (MBE 성장방법) 에 의해 수행된다.
(10) 상기 (8) 에 따른 방법에서, 상기 III-V 족 화합물 반도체 단결정은 GaAs 단결정이다.
(11) 상기 (8) 에 따른 방법에서, 상기 Si 층이 형성되는 경우, 상기 Si 층에 접합될 상기 III-V 족 화합물 반도체 단결정의 박막층은 Si 에 의해 n 형으로 도핑된다.
(12) 상기 (8) 에 따른 방법에서, 상기 화합물 반도체 단결정의 박막층은 As 를 포함하며, 상기 Si 층이 형성되는 경우, 상기 Si 층은 상기 Si 층에 접합될 상기 III-V 족 화합물 반도체 단결정의 박막결정층 중의 As 에 의해 n 형으로 도핑된다.
(13) 상기 (8) 내지 상기 (12) 중 어느 하나에 따른 방법에서, 상기 Si 층은 단결정층, 다결정층, 또는 비정질층으로 형성된다.
(14) III-V 족 화합물 반도체 단결정을 이용하여 반도체 장치를 제조하는 방법에서,
III-V 족 화합물 반도체 단결정을 얻기 위하여 에피택셜 성장에 의해 반도체 기판 상에 필요한 화합물 반도체 박막 결정층들을 적층하는 단계;
에피택셜 성장에 의해 상기 III-V 족 화합물 반도체 단결정 상에 Si 층을 형성하는 단계; 및
상기 Si 층 상에 오믹전극으로서 기능하는 금속전극을 형성하는 단계를 포함하며,
상기 적층하는 단계 및 상기 Si 층을 형성하는 단계는 동일한 에피택셜 성장로에서 수행된다.
III-V 족 화합물 반도체 단결정 에피택셜 층 상에 Si 층을 형성함으로써, III-V 족 화합물 반도체 단결정 에피택셜 층의 표면에 표면결함준위의 형성을 억제하고 불필요한 전위장벽의 형성을 효과적으로 억제하는 것이 가능하게 된다. Si 층은 평활한 표면을 가지며 화학적 안정성이 우수하기 때문에, 예를 들어, Si 층에 대하여 적절한 일함수를 가지는 알루미늄 등과 같은 금속을 이용하여 전극을 형성함으로써 우수한 오믹전극을 구하는 것이 가능하게 된다.
도면의 간단한 설명
도 1 은 본 발명에 따른 반도체 장치의 예시적인 실시형태를 나타내는 단면도이다.
발명을 실시하기 위한 바람직한 양태
이하, 본 발명의 예시적인 실시형태를 도면을 통하여 자세히 설명한다.
도 1 은 본 발명에 따른 반도체 장치의 예시적인 실시형태를 나타내는 단면도이다. 도 1 에 나타낸 반도체 장치는 III-V 족 화합물 반도체 결정을 이용하여 제조된 헤테로접합 바이폴라 트랜지스터 (HBT; 1) 이다. HBT (1) 는 GaAs 단결정 (10) 을 이용하여 제조되는데, 이 단결정은 잘 알려진 구성을 가진 HBT 용 III-V 족 화합물 반도체 단결정으로, 이 단결정에 의해 HBT (1) 가 HBT 소자로서 기능한다. GaAs 단결정 (10) 은 GaAs 기판 (2) 상에, 버퍼층 (3), n+- GaAs 층 (도전층; 4), n - GaAs 층 (컬렉터 층; 5), p - GaAs 층 (베이스 층; 6), n-InGaP 층 (이미터 층; 7), n+- GaAs 층 (이미터 캡 층; 8) 을 유기금속 기상 에피택셜 성장방법 (MOVPE 성장방법) 또는 분자선 에피택시 성장방법 (MBE 성장방법) 과 같은 적절한 에피택셜 성장방법에 의해 적절한 에피택셜 성장로에서 연속적인 적층으로 제조된다.
GaAs 단결정 (10) 의 상부층인 n+- GaAs 층 (8) 은 본 발명에서의 (n 형) "도핑된 III-V 족 화합물 반도체 단결정 에피택셜 층" 에 대응하는 n형으로 도핑된 GaAs 층이다. Si 층 (11) 은 n+- GaAs 층 (8) 상에서 이미터 전극을 오믹전극으로서 제공하기 위하여 n+- GaAs 층 (8) 상의 적층에 의해 형성된다. 알루미늄 (Al) 으로 구성된 전극층 (12) 은 Si 층 (11) 상에 전자용 오믹전극으로서 형성된다.
화학적으로 불안정하고 표면결함준위를 형성하기 쉬운 n+- GaAs 층 (8) 상의 적층에 의한 Si 층 (11) 의 형성은 공핍층과 같은 전위장벽이 n+- GaAs 층 (8) 에 형성되는 것을 효과적으로 방지할 수 있다. 또한, Si 에 대하여 우수한 오믹접속을 얻을 수 있는 알루미늄 전극 (12) 을 Si 층 (11) 상에 형성하는 것은 전극 (12) 과 n-InGaP 층 (이미터 층) 간의 우수한 오믹접속을 확립한다.
통상적으로, GaAs 결정은 공기중에 빨리 산화되어 버리며, 산화에 의한 결정표면의 무질서 (disorder) 에 의해 형성된 공핍층은 고밀도 표면준위를 형성하게 하여 우수한 오믹전극의 형성을 방해한다. 따라서, 에피택셜 성장로에서 n+- GaAs 층 (8) 을 성장시킨 다음, MOVPE 성장방법 또는 MBE 성장방법 등에 의해 동일한 에피택셜 성장로에서 Si 층 (11) 을 에피택셜하게 성장시킴으로써, 불안정한 표면준위를 형성함이 없이 Si/GaAs 헤테로 접합을 형성하는 것이 가능하다.
구체적으로는, 바람직하게, MOVPE 성장방법, MBE 성장방법 등과 같은 적절한 에피택셜 성장방법에 의해 에피택셜 성장로에서 적층에 의해 GaAs 기판 (2) 상에, 버퍼층 (3) 내지 n+- GaAs 층 (이미터 캡 층; 8) 을 연속하여 형성하여 GaAs 단결정 (10) 을 형성하고, 후속하여, 실란 (SiH4) 또는 디실란 (Si2H6) 과 같은 Si 원료를 동일한 에피택셜 성장로에 공급한 다음 상술한 적절한 에피택셜 성장방법에 의해 열분해하여, 그 결과 Si 가 n+- GaAs 층 (8) 상에 성장하여, Si 층 (11) 을 형성한다. 여기서, Si 층 (11) 은 GaAs 결정인 n+- GaAs 층 (8) 상에 에피택셜하게 성장된 단결정층으로서 바람직하게 형성된다. 그러나, Si 층 (11) 은 단결정층으로 형성되는 것으로만 한정되지 않으며, 다결정 또는 비정질형으로 형성될 수도 있다.
여기서, Si 층 (11) 은 표면결함준위 근처에 고정된 페르미 준위를 고려하여 보다 효과적인 오믹접속을 위하여 As, P 등으로 바람직하게 n 형 도핑된다. 또한, Si 층 (11) 은 결정적인 것은 아니지만 바람직하게, 수 십 옹스트롱 내지 수 백 옹스트롱의 범위의 두께를 가진다. 이와 유사한 이유로, n+- GaAs 층 (8) 은 n 형 도핑을 수행받는 것이 바람직하다.
GaAs 와 Si 사이의 도전대의 단부에서의 에너지 준위에 미소한 차이가 있음에도 불구하고, 그 차이는 매우 작기 때문에, 상술한 바와 같이, Si 층 (11) 과 n+- GaAs 층 (8) 의 n 형 도핑을 수행함으로써, 그 접합 저항을 무시가능할 정도로 작게 만들 수 있다. n 형 도핑은 Si 층 (11) 과 n+- GaAs 층 (8) 에 대하여 각각의 층마다 적절한 수단을 이용하여 수행될 수 있다. 그러나, Si 층 (11) 이 n+- GaAs 층 (8) 상에 형성된 경우, 내부 도핑을 수행하지 않고 Si 층 (11) 과 n+- GaAs 층 (8) 간의 가열에 의한 상호확산에 의해 각각의 층에서의 충분한 농도의 도핑량을 달성할 수 있다.
Si 층 (11) 은 매우 안정된 표면과 매우 작은 표면준위를 갖기 때문에, 적절한 전자 친화도를 가진 금속인 알루미늄을 이용하여 Si 반도체 기술과 유사한 방식으로 Si 층 (11) 과 전극 (12) 간에서의 우수한 오믹접속을 실현할 수 있다. 그 결과, GaAs 단결정 (10) 은 전극 (12) 을 통하여 외부 장치로 전기적으로 접속되어 양자간의 우수한 오믹접속을 실현할 수 있다.
상술한 실시형태에서는 이미터 전극의 구성을 설명하였지만, 우수한 오믹전극은 베이스 층에 대한 베이스 전극 및 컬렉터 층에 대한 컬렉터 층의 경우에도 유사하게 제공될 수 있다. 또한, 본 발명에 따른 반도체 장치는 당연히, HBT 장치에만 한정되는 것이 아니며, 발광 다이오드 장치, HEMT 장치 등에도 폭넓게 적용될 수 있다.
상술한 실시형태는 III-V 족 화합물 반도체 단결정 에피택셜 층이 n 형으로 도핑되고 금속전극이 전자용 오믹전극인 경우에 대하여 설명하였다.
반면, 본 발명은 III-V 족 화합물 반도체 단결정 에피택셜 층이 p 형으로 도핑되고 금속 전극이 정공용 오믹전극인 경우에도 동일하게 적용될 수 있으며, 이에 의해 동일한 효과를 얻을 수 있다.
산업상 이용가능성
본 발명에 따르면, III-V 족 화합물 반도체 단결정 에피택셜 층 상에 Si 층을 형성함으로써, 불필요한 전위장벽이 형성되는 것을 효과적으로 방지하고 Si 층과 전극 간에 우수한 오믹접속을 형성하는 것이 가능하다. 그 결과, 전극을 통한 III-V 족 화합물 반도체 단결정과 외부 장치 간의 전류를 효과적으로 흐르게 하는 것이 가능하다.
Claims (14)
- III-V 족 화합물 반도체 단결정을 이용한 반도체 장치로서,도핑된 III-V 족 화합물 반도체 단결정 에피택셜 층;상기 III-V 족 화합물 반도체 단결정 에피택셜 층 상에 형성된 Si 층; 및상기 Si 층 상에 오믹전극으로서 형성된 금속 전극을 포함하는, 반도체 장치.
- 제 1 항에 있어서,상기 III-V 족 화합물 반도체 단결정 에피택셜 층은 n 형으로 도핑되고,상기 금속전극은 전자용 오믹전극인, 반도체 장치.
- 제 1 항에 있어서,상기 III-V 족 화합물 반도체 단결정 에피택셜 층은 p 형으로 도핑되고,상기 금속전극은 정공용 오믹전극인, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 III-V 족 화합물 반도체 단결정 층은 GaAs, InGaAs 및 InP 로 구성된 군에서 선택된 어느 하나로 이루어진 단결정인, 반도체 장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 Si 층은 상기 III-V 족 화합물 반도체 단결정 에피택셜 층 상에 에피택셜하게 성장된 단결정층인, 반도체 장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 Si 층은 상기 III-V 족 화합물 반도체 단결정 에피택셜 층 상에 다결정층 또는 비정질층으로 형성되는, 반도체 장치.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 금속전극은 알루미늄을 포함하는, 반도체 장치.
- III-V 족 화합물 반도체 장치용 박막 결정 웨이퍼를 제조하는 방법으로서,III-V 족 화합물 반도체 단결정을 얻기 위하여 에픽택셜 성장에 의해 반도체 기판 상에 필요한 화합물 반도체 박막 결정층들을 적층하는 단계; 및에피택셜 성장에 의해 상기 III-V 족 화합물 반도체 단결정 상에 Si 층을 형성하는 단계를 포함하며,상기 적층하는 단계 및 상기 형성하는 단계는 동일한 에피택셜 성장로에서 수행되는, 박막 결정 웨이퍼의 제조방법.
- 제 8 항에 있어서,상기 에피택셜 성장은 유기금속 기상 에피택시 성장방법 (MOVPE 성장방법) 또는 분자선 에피택시 성장방법 (MBE 성장방법) 에 의해 수행되는, 박막 결정 웨이퍼의 제조방법.
- 제 8 항에 있어서,상기 III-V 족 화합물 반도체 단결정은 GaAs 단결정인, 박막 결정 웨이퍼의 제조방법.
- 제 8 항에 있어서,상기 Si 층이 형성되는 경우, 상기 Si 층에 접합될 상기 III-V 족 화합물 반도체 단결정의 박막층은 Si 에 의해 n 형으로 도핑되는, 박막 결정 웨이퍼의 제조방법.
- 제 8 항에 있어서,상기 화합물 반도체 단결정의 박막층은 As 를 포함하며, 상기 Si 층이 형성되는 경우, 상기 Si 층은 상기 Si 층에 접합될 상기 III-V 족 화합물 반도체 단결정의 박막결정층 중의 As 에 의해 n 형으로 도핑되는, 박막 결정 웨이퍼의 제조방법.
- 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,상기 Si 층은 단결정층, 다결정층, 또는 비정질층으로 형성되는, 박막 결정 웨이퍼의 제조방법.
- III-V 족 화합물 반도체 단결정을 이용하여 반도체 장치를 제조하는 방법으로서,상기 III-V 족 화합물 반도체 단결정을 얻기 위하여 에피택셜 성장에 의해 반도체 기판 상에 필요한 화합물 반도체 박막 결정층들을 적층하는 단계;에피택셜 성장에 의해 상기 III-V 족 화합물 반도체 단결정 상에 Si 층을 형성하는 단계; 및상기 Si 층 상에 오믹전극으로서 기능하는 금속전극을 형성하는 단계를 포함하며,상기 적층하는 단계 및 상기 Si 층을 형성하는 단계는 동일한 에피택셜 성장로에서 수행되는, 반도체 장치의 제조방법.
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