JP2003318184A - ヘテロ接合バイポーラトランジスタ及びこれを製造する方法 - Google Patents

Abstract

(57)【要約】 【課題】ベース−コレクタ容量及びベース抵抗を低減で
きる構造を有するヘテロ接合バイポーラトランジスタ
(ＨＢＴ)を提供する。 【解決手段】 ＨＢＴは、コレクタ(Ｃ)と、ベース(Ｂ)
と、エミッタ(Ｅ)とを備える。コレクタ(Ｃ)は、コレク
タ層１８を有する。コレクタ層１８において、外因性コ
レクタ領域１８ｂの厚さは真性コレクタ領域１８ａの厚
さより大きい。ベース(Ｂ)は、外部ベース層２０及び真
性ベース層２２を有する。外部ベース層２０は、外因性
コレクタ領域１８ｂ上に設けられている。真性ベース層
２２は、外部ベース層１８ｂ上及び真性コレクタ領域１
８ａ上に設けられている。エミッタ(Ｅ)は、真性ベース
層２２上に設けられたエミッタ層２６を有する。エミッ
タ層２６のバンドギャップは、真性ベース層２２のバン
ドギャップより大きい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ及びヘテロ接合バイポーラトランジス
タを製造する方法に関する。

【０００２】

【従来の技術】ヘテロ接合バイポーラトランジスタの一
タイプは、エミッタにワイドバンドギャップを有する半
導体を用いている。このトランジスタはエミッタ注入効
率が高いので、高い電流利得を達成できる。トランジス
タは、高周波特性と高速スイッチング特性に優れてい
る。

【０００３】

【発明が解決しようとする課題】発明者らは、ヘテロ接
合バイポーラトランジスタの開発に従事している。発明
者らは、トランジスタの性能を更に向上させるために研
究を行っている。この研究によれば、優れた高周波特性
のヘテロ接合バイポーラトランジスタを得るためには、
ベース−コレクタ容量(Ｃ_bc)とベース抵抗(ｒ_bb)との積
を小さくすることが必要であることが明らかになった。
発明者らは、ベース−コレクタ容量(Ｃ_bc)とベース抵抗
(ｒ_bb)との積を小さくできる構造について検討すること
にした。

【０００４】そこで、本発明の目的は、ベース−コレク
タ容量及びベース抵抗を低減できる構造を有するヘテロ
接合バイポーラトランジスタ及びこのトランジスタを製
造する方法を提供することとした。

【０００５】

【課題を解決するための手段】本発明の一側面は、ヘテ
ロ接合バイポーラトランジスタに関する。このトランジ
スタは、コレクタと、ベースと、エミッタを備える。コ
レクタは、コレクタ層を有する。コレクタ層は、真性コ
レクタ領域及び外因性コレクタ領域を有している。外因
性コレクタ領域の厚さは真性コレクタ領域の厚さより大
きい。ベースは外部ベース層及び真性ベース層を有す
る。外部ベース層は、外因性コレクタ領域上に設けられ
ている。真性ベース層は、外部ベース層上及び真性コレ
クタ領域上に設けられている。エミッタは真性ベース層
上に設けられたエミッタ層を有する。エミッタ層のバン
ドギャップは、真性ベース層のバンドギャップより大き
い。

【０００６】真性コレクタ領域上に真性ベース層を設け
ると共に、外部ベース層を外因性コレクタ領域上に設け
ている。また、外因性コレクタ領域の厚さは真性コレク
タ領域の厚さより大きい。故に、外因性コレクタ領域で
は、ベース抵抗が低く且つベース・コレクタ容量も小さ
い。

【０００７】ヘテロ接合バイポーラトランジスタは、真
性ベース層と外部ベース層との間に設けられ真性ベース
層と異なる導電型の化合物半導体層を更に備えるように
してもよい。製造工程において、成膜装置内の石英ジグ
といった道具からの不純物がパイルアップした不純物層
が外部ベース層上に形成されることがある。化合物半導
体層は、不純物層が真性ベース層の形成に影響すること
を低減するために役立つ。

【０００８】このトランジスタでは、エミッタ層は、外
部ベース上に更に設けられている。エミッタ層は、真性
ベース層の表面が露出されないように外部ベース上に設
けられることができる。

【０００９】このトランジスタは、半絶縁性ＩｎＰ基板
を更に備えることができる。コレクタは、半絶縁性Ｉｎ
Ｐ基板とコレクタ層との間に設けられたサブコレクタ層
を有することができる。化合物半導体層、真性ベース層
及び外部ベース層の各々は、ＩｎＧａＡｓ半導体を含む
ことができる。エミッタ層はＩｎＰ半導体を含むことが
できる。化合物半導体層は、不純物が意図的に添加され
ていないアンドープ半導体を含むことができる。

【００１０】このトランジスタでは、外因性コレクタ領
域を真性コレクタ領域の周囲に設けるようにしてもよ
い。外因性領域がトランジスタとして動作する真性領域
を囲むので、真性領域がメサのエッジに現れない。

【００１１】本発明の別の側面は、エミッタ層のバンド
ギャップは真性ベース層のバンドギャップより大きいヘ
テロ接合バイポーラトランジスタを製造する方法に関す
る。この方法は、(ａ)サブコレクタ膜、コレクタ膜、外
部ベース膜を基板上に形成する工程、(ｂ)外部ベース膜
上に形成されたマスク層を用いてコレクタ膜及び外部ベ
ース膜をエッチングして、部分的に露出されたコレクタ
領域を形成する工程、(ｃ)コレクタ領域及び外部ベース
膜上に、エミッタ膜、エミッタコンタクト膜及び真性ベ
ース膜を形成する工程、(ｄ)エミッタコンタクト膜をエ
ッチングして、エミッタコンタクト層を形成する工程、
(ｅ)コレクタ膜、外部ベース膜、真性ベース膜及びエミ
ッタ膜をエッチングして、コレクタ層、外部ベース層、
真性ベース層及びエミッタ層を形成する工程を備える。

【００１２】この方法は、サブコレクタ膜、コレクタ
膜、外部ベース膜を形成する第１の成膜工程と、エミッ
タ膜、エミッタコンタクト膜及び真性ベース膜を形成す
る第２の成膜工程との間に、コレクタ領域が部分的に露
出するようにコレクタ膜及び外部ベース膜をエッチング
している。部分的に露出されたコレクタ領域には、外部
ベース膜を介すること無く真性ベース膜が形成される。
外部ベース膜下のコレクタ膜厚は、露出されたコレクタ
領域の厚さより厚くなる。

【００１３】この方法は、真性ベース膜を形成する工程
に先立って、不純物が意図的に添加されていないアンド
ープ半導体層を形成する工程を更に備えることができ
る。第１の成膜工程を終了する際にパイルアップ層が外
部ベース膜上に形成される。アンドープ半導体層は、不
純物がパイルアップした不純物層が真性ベース膜の形成
に影響することを低減する。

【００１４】この方法は、サブコレクタ膜、コレクタ
膜、外部ベース膜、真性ベース膜及びエミッタコンタク
ト膜の各々は、ＩｎＧａＡｓ半導体膜を含むことができ
る。基板は、半絶縁性ＩｎＰ基板であることができる。
エミッタ膜はＩｎＰ半導体膜を含むことができる。

【００１５】ヘテロ接合バイポーラトランジスタ及びそ
の製造方法では、外部ベース層はｐ型ドーパントとして
亜鉛を含み、真性ベース層はｐ型ドーパントとして炭素
を含む。このドーパントの組み合わせにより、相対的に
厚さの小さい真性ベース層に不純物濃度を高くできる炭
素を用いると共に、相対的に厚さの大きい外部ベース層
に活性化が容易なＺｎを用いることができる。

【００１６】本発明の上記の目的および他の目的、特
徴、並びに利点は、添付図面を参照して進められる本発
明の好適な実施の形態の以下の詳細な記述から、より容
易に明らかになる。

【００１７】

【発明の実施の形態】例示として示される本発明の実施
の形態を図面を参照しながら説明する。可能な場合に
は、同一の部分には同一の符号を付する。

【００１８】(第１の実施の形態)図１は、本実施の形態
に係わるヘテロ接合バイポーラトランジスタを示す平面
図である。図２(ａ)は、図１のI−I線に沿った断面図で
ある。図２(ｂ)は、図１のII−II線に沿った断面図であ
る。

【００１９】本実施の形態に係わるヘテロ接合バイポー
ラトランジスタ(以下、トランジスタと記す)１ａは、II
I−Ｖ族化合物半導体から形成されたｎｐｎタイプトラ
ンジスタであり、そのエミッタ層のバンドギャップはベ
ース層のバンドギャップより大きい。

【００２０】図１を参照すると、トランジスタ１ａは、
基板２、第１のメサ４、第２のメサ６、第３のメサ８、
エミッタ電極１０、ベース電極１２、およびコレクタ電
極１４を備える。図１には、結晶軸を示す座標系Ｓが記
載されている。基板２としては、半絶縁性ＩｎＰ基板と
いった半導体基板が例示される。半導体基板の主面は、
例えば(１００)面である。

【００２１】図１、図２(ａ)及び図２(ｂ)を参照しなが
ら、トランジスタ１ａの構成要素を説明する。第１のメ
サ４は、基板２の主面上に設けられており、サブコレク
タ層(図２(ａ)及び図２(ｂ)の参照番号１６)を含む。第
１のメサ(サブコレクタ層１６)は、結晶軸〔０１１〕
(以下、特段の記述がある場合を除き結晶学的に等価な
結晶軸方向を示す)の方向に伸びる一対の側面４ａ、４
ｂと、結晶軸〔０１−１〕の方向に伸びる一対の側面４
ｃ、４ｄとを有する。第１のメサ４の主面は、第１の領
域と、この第１の領域を囲むように設けられた第２の領
域とを備える。コレクタ電極１４は、第１のメサ４の第
２の領域に電気的に接続されており、第１のメサ４のス
テップ４ｃを横切って〔０１１〕軸方向に伸びている。
第１のメサ４は、当該トランジスタ１ａを別のトランジ
スタから電気的に分離するために役立つ。

【００２２】第２のメサ６は、第１のメサ４の第１の領
域上に設けられており、コレクタ層１８、外部ベース層
２０、及び真性ベース層２２を含む。第２のメサ６(コ
レクタ層１８、外部ベース層２０、及び真性ベース層２
２)は、結晶軸〔０１１〕の方向に伸びる一対の側面６
ａ、６ｂと、結晶軸〔０１−１〕の方向に伸びる一対の
側面６ｃ、６ｄとを有する。第２のメサ６の主面は、第
１の領域と、この第１の領域を囲むように設けられた第
２の領域とを備える。ベース電極１２は、第２のメサ６
の第２の領域に電気的に接続されており、第１及び第２
のメサ４、６のステップ４ｄ、６ｄを横切って伸びてい
る。

【００２３】第２のメサ６は、その第１の領域にリセス
２４を有する。リセス２４は、底面２４ａと、結晶軸
〔０１１〕の方向に伸びる一対の側面２４ｂ、２４ｃ
と、結晶軸〔０１−１〕の方向に伸びる一対の側面２４
ｄ、２４ｅとを有する。図２(ａ)及び図２(ｂ)に示され
るように、リセス側面２４ｂ〜２４ｅの各々は、第２の
メサ６の主面とリセス底面２４ａとの接続する傾斜面で
あり、底面２４ａと鈍角を成している。

【００２４】第２のメサ６において、コレクタ層１８
は、サブコレクタ層１６上に設けられており、外部ベー
ス層２０は、コレクタ層１８上に設けられている。リセ
ス２４は、第２のメサ６の主面から外部ベース層２０を
貫通してコレクタ層１８に到達している。故に、リセス
２４の底面２４ａにはコレクタ領域が現れており、リセ
ス２４の各側面２４ｂ〜２４ｅには外部ベース層２０及
びコレクタ層１８が現れている。真性ベース層２２は、
第２のメサ６の主面上、リセス２４の各側面２４ｂ〜２
４ｅ上、及びリセス２４の底面２４ａ上に設けられてい
る。

【００２５】エミッタ層２６は、真性ベース層２２上に
設けられている。第２のメサ６は、更にエミッタ層２６
を含むころができる。エミッタ層２６は、真性ベース層
２２の表面を覆っており、エミッタ層２６のエッジは、
エミッタコンタクト層とエミッタ層との界面のエッジか
ら離れている。

【００２６】第３のメサ８は、第２のメサ６上に設けら
れており、エミッタコンタクト層２８を含む。エミッタ
コンタクト層２８は、リセス２４の底面２４ａ上並びに
側面２４ｂ及び２４ｃ上に設けられている。また、エミ
ッタコンタクト層２８は、第２のメサ６の第１の領域だ
けでなく、第２の領域上にも設けられることができる。
エミッタコンタクト層２８は、結晶軸〔０１１〕の方向
に伸びる一対の側面２８ａ、２８ｂと、結晶軸〔０１−
１〕の方向に伸びる一対の側面２８ｃ、２８ｄとを有す
る。側面２８ａ及び２８ｂの各々は逆メサ形状を有して
おり、側面２８ｃ及び２８ｄの各々は順メサ形状を有す
る。第３のメサ８は、エミッタコンタクトメサとも呼ば
れる。

【００２７】エミッタ電極１０は、エミッタコンタクト
層２８に電気的に接続されており、エミッタコンタクト
層２８の順メサ形状の側面２８ｃ、リセス側面２４ｄ、
並びに第１及び第２のメサ４、６のステップ４ｃ、６ｃ
を横切って〔０１１〕軸方向に伸びている。

【００２８】図２(ａ)及び図２(ｂ)を参照すると、コレ
クタ層１８は、真性コレクタ領域１８ａ及び外因性コレ
クタ領域１８ｂを有する。真性コレクタ領域１８ａに
は、リセスが設けられている。外因性コレクタ領域１８
ｂには、リセスが設けられていない。真性コレクタ領域
１８ａの厚さは、外因性コレクタ領域１８ｂの厚さより
薄い。外因性コレクタ領域１８ｂ上には、外部ベース層
２０及び真性ベース層２２が設けられている。真性コレ
クタ領域１８ａ上には、真性ベース層２２が設けられて
いる。エミッタ層２６は、真性ベース層２２とエミッタ
コンタクト層２８との間に設けられており、真性コレク
タ領域１８ａ上において真性ベース層２２の一部又は全
部を覆っている。これにより、真性ベース層２２を保護
している。また、外因性領域がトランジスタとして動作
する真性領域を囲むので、真性領域がメサのエッジに現
れない。

【００２９】第２のメサ６のリセスの側面には、外部ベ
ース層２０及びコレクタ層が現れている。図２(ａ)を参
照すると、リセスの傾斜面及び第２のメサ６の第２の領
域上では、エミッタコンタクト層２８とコレクタ層１８
との間に、外部ベース層２０及び真性ベース層２２が設
けられている。リセスの傾斜面及びリセスの底面では、
エミッタコンタクト層２８とコレクタ層１８との間に真
性ベース層２２が位置している。図２(ｂ)を参照する
と、リセスの底面において、エミッタコンタクト層２８
とコレクタ層１８との間に真性ベース層２２が位置して
いる。キャリア(本実施の形態では、電子)が、エミッタ
コンタクト層２８からエミッタ層２６を介してｐ型ベー
ス領域に注入されるが、ベース領域からのキャリア(本
実施の形態では正孔)は、ワイドギャップエミッタ層に
より阻止される。

【００３０】トランジスタ１ａの主要な構成要素が説明
された。

【００３１】 具体例 基板２：半絶縁性ＩｎＰ基板 層１６：Ｓｉ添加ＩｎＧａＡｓ、３００ｎｍ、２．０×１０¹⁹ｃｍ^-3 ； 層１８：アンドープＩｎＧａＡｓ、８００ｎｍ； 層２０：Ｚｎ添加ＩｎＧａＡｓ、３００ｎｍ、２．５×１０¹⁹ｃｍ^-3； 層２２： Ｃ添加ＩｎＧａＡｓ、 ５０ｎｍ、４．０×１０¹⁹ｃｍ^-3； 層２６：Ｓｉ添加ＩｎＰ、 １０ｎｍ、４．０×１０¹⁸ｃｍ^-3； 層２８：Ｓｉ添加ＩｎＧａＡｓ、２５０ｎｍ、４．０×１０¹⁸ 〜２．０×１０¹⁹ｃｍ^-3； 層３０：アンドープＩｎＧａＡｓ、 ２０ｎｍ。

【００３２】図３を参照しながら、トランジスタ１ａの
電気的な動作を説明する。トランジスタ１ａでは、コレ
クタは、真性コレクタ領域１８ａ及び外因性コレクタ領
域１８ｂから成る。真性コレクタ領域１８ａの厚さは外
因性コレクタ領域１８ｂの厚さより薄いので、キャリア
Ｅｌがエミッタからサブコレクタまで伝搬する時間が短
い。サブコレクタ層１６のドーパントーパント濃度はコ
レクタ層１８のドーパント濃度より大きいので、サブコ
レクタ層１６の抵抗はコレクタ層１８の抵抗に比べて小
さい。また、コレクタ層１８の不純物濃度はサブコレク
タ層１６に比べて十分に小さい。外因性コレクタ領域１
８ｂは真性コレクタ領域１８ａより厚いので、単位面積
当たりのキャパシタンスでは、外因性コレクタ領域１８
ｂにおけるベース・コレクタ容量Ｃ_cb(extri)は真性コ
レクタ領域１８ａにおけるベース・コレクタ容量Ｃ_cb(i
ntri)に比べて小さい。また、外因性コレクタ領域１８
ｂ上には外部ベース層２０が設けられているので、真性
コレクタ領域１８ａ上の真性ベース層２２とベース電極
との間の抵抗ｒ_bbを縮小できる。トランジスタ１ａは、
真性コレクタ領域１８ａ上にはエミッタ層２６とコレク
タ層１８との間に外部ベース層２０が無く真性ベース層
２２を備える構造を有する。この構造により、真性コレ
クタ領域１８ａ上のベース領域の厚さは薄いので、十分
な電流増幅率がトランジスタ１ａに提供される。

【００３３】再び図２(ａ)及び図２(ｂ)を参照すると、
トランジスタ１ａは、第２のメサ６と真性ベース層２２
との間に半導体層３０を備えることができる。半導体層
３０は、真性ベース層２２の特性ばらつきを小さくする
ために役立つ。本実施の形態におけるトランジスタ１ａ
の製造プロセスは、後の実施の形態において記述される
けれども、サブコレクタ膜、コレクタ膜および外部ベー
ス膜を成長する第１の成膜工程と、リセスを形成した後
に、真性ベース膜、エミッタ膜及びエミッタコンタクト
膜を成長する第２の成膜工程とを備える。これらの半導
体膜は、半導体成膜装置を用いて２回の成膜工程でエピ
タキシャル成長されることが必要である。しかしなが
ら、現在の成膜技術では、第１の成膜工程の終了時に外
部ベース膜上にシリコンが残留する現象が起こる。この
シリコンは、ｎ型ドーパントであり、第１の成膜工程の
終了時に成膜装置内の石英治具などから来る。第２の成
膜工程おいて真性ベース膜を残留シリコンがパイルアッ
プした不純物層３１上に直接に形成すると、真性ベース
のキャリア濃度が十分な大きさにならない可能性があ
る。外部ベース層と真性ベース層との間に半導体膜を設
けると、十分なキャリア濃度の真性ベースを得ることが
できる。

【００３４】この半導体層３０は、外因性コレクタ領域
１８ａ上では、外部ベース層２０と真性ベース層２２と
の間に位置する。真性コレクタ領域１８ｂ上では、コレ
クタ層１８と真性ベース層２２との間に位置する。ま
た、真性コレクタ領域１８ｂにはリセスが形成されるの
で、残留シリコンの影響を受け難い。故に、半導体層３
０の材料がコレクタ層１８の材料と同じであれば、真性
コレクタ領域１８ｂにおけるトランジスタ特性に実質的
な影響はない。また、半導体層３０は、コレクタ層１８
と同程度にキャリア濃度が小さい半導体層、例えば、ア
ンドープ半導体層であることが好ましい。半導体層３０
は、例えば、アンドープＩｎＧａＡｓであることがで
き、その厚さは２０ｎｍ程度であることができる。 (第２の実施の形態)図４(ａ)及び図４(ｂ)は、第１の実
施の形態の変形例のトランジスタ１ｂを示す図面であ
る。図４(ａ)は、図１のI−I線に等価な断面に沿った断
面図である。図４(ｂ)は、図１のII−II線に等価な断面
に沿った断面図である。

【００３５】トランジスタ１ｂは、トランジスタ１ａに
おけるコレクタ層１８に替えてコレクタ層１９を有す
る。コレクタ層の違いを除いてトランジスタ１ａと同じ
構成要素を備えるが、これに限定されるものではない。

【００３６】図４(ａ)及び図４(ｂ)から理解されるよう
に、コレクタ層１９は、真性コレクタ領域１９ａ及び外
因性コレクタ領域１９ｂを備える。コレクタ層１９は、
サブコレクタ層１６の主面に沿って伸びる第１及び第２
のコレクタ層１９ｃ、１９ｄと、第１のコレクタ層１９
ｃと第２のコレクタ層１９ｄとの間に設けられた第３の
コレクタ層１９ｅとを有する。リセスの底面には、第１
のコレクタ層１９ｃが現れている。第１のコレクタ層１
９ｃはリセスの形成に影響を受けない。製造上の観点か
らは、所定のエッチャントに対して、第２のコレクタ層
１９ｄのエッチング特性は第３のコレクタ層１９ｅのエ
ッチング特性と異なる。故に、このエッチャントを用い
ると、第３のコレクタ層１９ｅに対して第２のコレクタ
層１９ｄを選択的にエッチングできる。第３のコレクタ
層１９ｅのエッチング特性は第１のコレクタ層１９ｃの
エッチング特性と異なる。故に、このエッチャントを用
いると、第１のコレクタ層１９ｃに対して第３のコレク
タ層１９ｅを選択的にエッチングできる。トランジスタ
１ｂでは、リセスの深さは、第２のコレクタ層１９ｄ及
び１９ｅの厚さにより規定されており、真性コレクタ領
域におけるコレクタ層の厚さは、第１のコレクタ層１９
ｃの厚さにより規定されている。

【００３７】 具体例 層１９ｃ：アンドープＩｎＧａＡｓ ４００ナノメートル； 層１９ｅ：アンドープＩｎＰ ２０ナノメートル； 層１９ｄ：アンドープＩｎＧａＡｓ ４００ナノメートル； であり、アンドープＩｎＧａＡｓ層１９ｄは、燐酸系エ
ッチャントを用いてＩｎＰ半導体に対して選択的にエッ
チングできる。アンドープＩｎＰ層１９ｅは、塩酸系エ
ッチャントを用いてＩｎＧａＡｓ半導体に対して選択的
にエッチングできる。

【００３８】(第３の実施の形態)図５(ａ)、図５(ｂ)、
図６(ａ)、図６(ｂ)、図７(ａ)、図７(ｂ)、図８、図９
(ａ)〜図９(ｄ)、図１０、図１１(ａ)、図１１(ｂ)、図
１２(ａ)、図１２(ｂ)、図１３(ａ)、図１３(ｂ)、図１
４(ａ)、図１４(ｂ)、図１５(ａ)、及び図１５(ｂ)を参
照しながら、ヘテロ接合バイポーラトランジスタを製造
する方法を説明する。ヘテロ接合バイポーラトランジス
タを製造するために、基板４０を準備する。

【００３９】(第１の成膜工程)第１の成膜工程では、基
板４０上に複数のIII−Ｖ族化合物半導体膜を成長す
る。図５(ａ)に示される実施例では、半絶縁性ＩｎＰ基
板といった基板４０上に、サブコレクタ膜４２、コレク
タ膜４４、及び外部ベース膜４６を順に成長する。この
成膜は、例えば有機金属気相成長法(ＯＭＶＰＥ)を用い
てエピタキシャル成長により行われる。コレクタ膜４４
の不純物濃度は、サブコレクタ膜４２及び外部ベース膜
４６の不純物濃度とよりも低い。サブコレクタ膜４２を
ｎ導電型にするために、ｎ型ドーパントとしてシリコン
(Ｓｉ)が使用される。コレクタ膜４４はアンドープIII
−Ｖ半導体膜であり、ｎ導電型を示す。サブコレクタ膜
４２の不純物濃度は、コレクタ抵抗を縮小するために比
較的高く決定される。また、外部ベース膜４６の不純物
濃度及び厚さは、ベース抵抗を縮小するために比較的大
きく決定される。外部ベース膜４４の厚さは、後の工程
で形成される真性ベース膜の厚さに比べて大きいので、
活性化の容易な亜鉛(Ｚｎ)がｐ型ドーパントとして使用
される。コレクタ膜４４の不純物濃度及び厚さは、ベー
スに接触するコレクタ領域に十分に空乏層が形成される
ように比較的小さく決定される。好ましくは、コレクタ
膜４４は、意図的に不純物を添加していないアンドープ
半導体膜である。

【００４０】(リセス形成工程)次いで、図５(ａ)に示さ
れるように、外部ベース膜４６上にマスク層４８を形成
する。マスク層４８は、リセスが形成される領域に開口
部４８ａを有する。リセスの開口の大きさは、例えば、
１．５マイクロメートル程度であるけれども、当該トラ
ンジスタが流す電流値に応じて決定できる。マスク層４
８の材質としては、ＳｉＯ₂、ＳｉＮ若しくはＳｉＯＮ
といったシリコン系無機絶縁膜あるいはレジストを使用
できる。開口部４８ａを形成するために露光に使用され
るマスクは、第１の方向に伸びる一対の辺と、第１の方
向と交差する第２の方向に伸びる別の対の辺とを有す
る。マスクは、形成されるリセスが〔０１１〕軸方向に
伸びる一対の辺と〔０１−１〕軸方向に伸びる別の一対
の辺とを有するように位置合わせされる。

【００４１】エッチング工程では、開口部４８ａに露出
された領域からエッチングが進む。リセス５０は、外部
ベース膜４６を貫通して更にコレクタ膜４４を厚さ方向
に部分的にエッチングすることにより形成される。硫酸
および過酸化水素を混合したエッチング溶液を用いる
と、Ｓｉ添加ＩｎＧａＡｓ膜、アンドープＩｎＧａＡｓ
膜、Ｚｎ添加ＩｎＧａＡｓをエッチングできる。エッチ
ング工程が終了すると、マスク層４８が除去される。

【００４２】図６(ａ)は、図５(ａ)に示されたIII−III
線に等価な断面に沿った断面図であり、図６(ｂ)は、図
５(ｂ)に示されたIＶ−IＶ線に等価な断面に沿った断面
図である。リセス５０は、底面５０ａと、〔０１１〕軸
方向に伸びる一対の側面５０ｂ及び５０ｃと〔０１−
１〕軸方向に伸びる別の一対の側面５０ｄ及び５０ｅと
を有する。側面５０ｂ〜５０ｅの各々は、底面５０ａを
外部ベース膜４６ａの表面４８ｂに接続するように順テ
ーパに形成されている。つまり、外部ベース膜４６ａの
表面４６ｂ、側面５０ｂ〜５０ｅ、及び底面５０ａは、
基準平面に対面するように位置している。側面５０ｂ〜
５０ｅの各々には、外部ベース膜４６ａ及びコレクタ膜
４４ａが現れている。エッチングが終了した後に、リセ
ス５０におけるコレクタ膜４４ａの厚さは、例えば４０
０ナノメートル(初期膜厚８００ナノメートル)である。

【００４３】(第２の成膜工程)第２の成膜工程では、外
部ベース膜４６ａ及びリセス５０上に複数のIII−Ｖ族
化合物半導体膜を成長する。図７(ａ)は、図５(ａ)に示
されたIII−III線に等価な断面に沿った断面図であり、
図７(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線に等価な断
面に沿った断面図である。図７(ａ)及び図７(ｂ)に示さ
れる実施例では、外部ベース膜４６ａ及びリセス５０上
に、真性ベース膜５４、エミッタ膜５６及びエミッタコ
ンタクト膜５８を順に成長する。この成膜は、例えば有
機金属気相成長法(ＯＭＶＰＥ)を用いてエピタキシャル
成長により行われる。真性ベース膜５６の不純物濃度
は、ベース抵抗を縮小するために比較的大きく決定され
る。一方、真性ベース膜５６の厚さは、優れた電流増幅
率を得るために比較的薄く決定される。真性ベース膜５
４の厚さは、後の工程で形成される外部ベース膜４４の
厚さに比べて薄いので、固容限が亜鉛に比べて比較的大
きい炭素(Ｃ)がｐ型ドーパントとして使用される。エミ
ッタ層５６の半導体のバンドギャップは、真性ベース膜
５４のバンドギャップより大きい。エミッタ膜５６をｎ
導電型にするために、ｎ型ドーパントとしてＳｉが使用
される。エミッタ層５６の半導体のバンドギャップは、
エミッタコンタクト膜５８のバンドギャップより大き
い。エミッタコンタクト膜５８をｎ導電型にするため
に、ｎ型ドーパントとしてＳｉが使用される。エミッタ
コンタクト膜５８は、ステップ状の不純物濃度変化、あ
るいは、連続的な不純物濃度変化を有する不純物プロフ
ァイルを有することができる。不純物プロファイルにお
いて、エミッタ膜５６から離れた領域の不純物濃度は、
エミッタ膜５６に近い領域の不純物濃度より大きい。例
示的なエミッタ膜５６及びエミッタコンタクト膜５８と
しては、シリコンを４．０×１０¹⁸／ｃｍ^-3添加した１
０ナノメートルのＩｎＰのエミッタ膜５６と、シリコン
を４．０×１０¹⁸から２．０×１０¹⁹／ｃｍ^-3までグレ
イデットに添加した２５０ナノメートルのＧａＩｎＡｓ
のエミッタコンタクト膜５８が示される。

【００４４】第２の成膜工程では、真性ベース膜５４の
成長に先立って半導体膜５２を成長するようにしても良
い。半導体膜５２は、コレクタ膜４４と同じ半導体材料
から成り、またコレクタ膜４４と同程度以下の不純物濃
度を有する。例えば、半導体膜５２としては、アンドー
プＧａＩｎＡｓ膜を使用できる。

【００４５】本実施の形態において、この半導体膜を成
長している理由を記述する。第１の成膜工程において一
連の半導体膜を成長する際には、ＯＭＶＰＥ装置あるい
はＭＢＥ装置を用いる。これらの成膜装置は、石英製の
部品を用いているので、石英からのシリコン原子が、半
導体膜の形成に際して膜の表面に析出する。発明者の知
見によれば、析出量は、１×１０¹⁰〜１×１０¹¹atoms
／ｃｍ²程度である。しかしながら、この量のシリコン
原子は非常に薄い領域に分布するので、その濃度は１×
１０¹⁶〜１×１０¹⁷atoms／ｃｍ³程度になる。この不純
物層の不純物濃度は、コレクタ膜の不純物濃度よりも大
きい。この不純物層上に真性ベース膜５４を直接に成長
すると、この望まれない不純物層がベースとコレクタと
の間に設けられることになる。このＳｉドープ層のため
に、真性ベース膜中のｐ型ドーパントが補償されてしま
う。半導体層５２は、この補償を防ぐために役立つ。ま
た、半導体層５２は、Ｓｉドープ層により生じる可能性
のあるヘテロ接合バイポーラトランジスタのコレクタ・
ベース耐圧(Ｖｂｃ)の低下を防ぐために役立つ。

【００４６】真性ベース膜５４のドーパントとして炭素
を用いると共に、外部ベース膜４６ａのドーパントとし
て亜鉛を用いる。発明者の知見によれば、炭素の最大添
加量は４×１０¹⁹atoms／ｃｍ^-3程度以上であるが、亜
鉛の最大添加量は２×１０¹⁹atoms／ｃｍ^-3程度であ
る。それ故に、外部ベース膜より薄い真性ベース膜のた
めに、炭素ドーパントを用いる。また、炭素ドーパント
は、亜鉛ドーパントよりも熱拡散係数が小さいので、薄
い真性ベース膜に用いれば、急峻なベース・コレクタ界
面のプロファイルを得ることができる。亜鉛は、４００
℃(電極形成のために晒される温度)程度でも拡散する。
故に、炭素ドーパントの使用により、トランジスタは、
優れた電流増幅率を得ることができる。また、Ｖｂｅ飽
和電圧(一定ベース電流を印加した状態でＶｂｅを増加
したときコレクタ電流が増大する電圧)の上昇を抑制す
るために役立つ。Ｖｂｅ飽和電圧が低いことは、トラン
ジスタをロジック回路に適用するために好ましい。

【００４７】(エミッタコンタクトメサ形成)図８を参照
しながら、エミッタコンタクトメサ工程を説明する。エ
ミッタコンタクト膜５８上にマスク層６０を形成する。
マスク層６０は、エッチングにより形成されるエミッタ
コンタクト層がほぼ矩形になるようにパターン形成され
ている。マスク層６０は、〔０１−１〕軸方向に伸びる
第１及び第２の辺６０ａ及び６０ｂと、〔０１−１〕軸
方向に伸びる第３及び第４の辺６０ｃ及び６０ｄとを備
える。また、マスク層６０は、辺６０ｃ及び６０ｄの各
々から伸び出す突起６０ｅ、６０ｆ、６０ｇ、６０ｈを
形成するように設けられた追加の辺６０ｉ、６０ｊ、６
０ｋ、６０ｍを備える。突起６０ｅ、６０ｆ、６０ｇ、
６０ｈの各々は、それぞれ、辺６０ａ及び６０ｂと追加
の辺６０ｉ、６０ｊ、６０ｋ、６０ｍの各々とにより規
定されている。図９(ａ)〜図９(ｄ)は、それぞれ、マス
ク層のための変形例６１、６２、６３、６４を示してい
る。各パターンは、形成されるべきエミッタコンタクト
の形状が反映されたパターンを形成する４つの主要辺
と、主要辺のいくつかから伸び出す４つの突起とを備え
る。突起の各々は、主要辺のうちの一つと、この辺を主
要辺のうちの他の一つと接続する追加の辺とにより規定
されている。

【００４８】再び、図８に戻ると、マスク層６０を用い
て、エミッタコンタクト膜５８をエッチングするエミッ
タコンタクトメサを形成する。エッチングは、例えば、
リン酸系のエッチャント(リン酸、過酸化水素、純水)を
用いて行われる。このエッチャントを用いると、ＩｎＧ
ａＡｓ半導体のエミッタコンタクト膜をＩｎＰ半導体の
エミッタ膜に対して選択的にエッチングできる。この実
施例においては、ＩｎＰ半導体膜はエッチング停止層と
して働いている。マスク層６０は、エッチング終了後に
除去される。

【００４９】図１０は、エッチングにより得られたエミ
ッタコンタクト層を示す平面図である。エミッタコンタ
クト層５８ａは、〔０１１〕軸方向に伸びるリセス５０
のエッジを横切っている。しかしながら、エミッタコン
タクト層は、図１０に示される形状を有するものに限定
されず、エミッタコンタクト層がリセス内に位置するよ
うな形状を有することができる。

【００５０】図１０を参照すると、マスク層６０を用い
てエッチングを行ったので、ほぼ矩形のエミッタコンタ
クト層５８ａが得られている。エミッタコンタクト層５
８ａは、〔０１−１〕軸方向に伸びる側面５８ｂ及び５
８ｃと、〔０１１〕軸方向に伸びる側面５８ｄ及び５８
ｅとを有する。

【００５１】エミッタコンタクト層５８ａとコレクタ層
４４ａ(真性コレクタ領域)との間に半導体膜５６及び５
４が設けられている領域は、トランジスタとして主要な
動作部分である。

【００５２】図１１(ａ)は、図５(ａ)に示されたIII−I
II線と等価な線に沿った断面図であり、図１１(ｂ)は、
図５(ｂ)に示されたIＶ−IＶ線と等価な線に沿った断面
図である。

【００５３】本実施例では、リン酸系のエッチャントを
用いてＩｎＧａＡｓ半導体のエミッタコンタクト膜５８
をエッチングしている。この形態では、エミッタコンタ
クト層５８ａの側面５８ｂ及び５８ｃは、順テーパ形状
を有する。エミッタコンタクト層５８ａの側面５８ｄ及
び５８ｅは、逆テーパ形状を有する。

【００５４】(ベース・コレクタメサ形成)図１２(ａ)
は、図５(ａ)に示されたIII−III線と等価な線に沿った
断面図であり、図１２(ｂ)は、図５(ｂ)に示されたIＶ
−IＶ線と等価な線に沿った断面図である。

【００５５】次いで、エミッタコンタクト層５８ａ及び
エミッタ膜５６上にマスク層６２を形成する。マスク層
６２は、ベース・コレクタメサが形成される領域を規定
するパターンを有する。

【００５６】まず、第１のエッチャントを用いてエミッ
タ膜５６をエッチングする。ＩｎＰ半導体のエミッタ膜
及びＩｎＧａＡｓ半導体の真性ベース膜を備える実施例
では、第１のエッチャントとして塩酸系エッチャン(塩
酸、純水)トを用いることができる。このエッチャント
により、ＩｎＧａＡｓ半導体膜に対してＩｎＰ半導体膜
を選択的にエッチングすることが可能になる。

【００５７】次いで、第２のエッチャントを用いて真性
ベース膜５４、半導体膜５２、外部ベース層４６ａ、コ
レクタ層４４ａをエッチングする。真性ベース膜、半導
体膜、外部ベース層、及びコレクタ層がＩｎＧａＡｓ半
導体から成る実施例では、硫酸系エッチャント(硫酸、
過酸化水素、純水)を用いることができる。このエッチ
ングは、真性ベース膜〜コレクタ層を十分に除去すると
共に、サブコレクタ膜を残すように行われる。サブコレ
クタ膜の膜厚は、このエッチング工程における減少量を
考慮して決定されることができる。

【００５８】これらのエッチングにより、ベース・コレ
クタメサ６４が得られる。ベース・コレクタメサ６４
は、コレクタ層４４ｂ、外部ベース層４６ｂ、半導体層
５２a、真性ベース層５４ａ、及びエミッタ層５６ａを
備える。エッチング終了後に、マスク層６２を除去す
る。

【００５９】(サブコレクタメサ形成)図１３(ａ)は、図
５(ａ)に示されたIII−III線と等価な線に沿った断面図
であり、図１３(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線
と等価な線に沿った断面図である。

【００６０】次いで、ベースコレクタメサ６４及びサブ
コレクタ膜４２上にマスク層６６を形成する。マスク層
６６は、サブコレクタメサを形成する領域を規定するパ
ターンを有する。

【００６１】基板４上に設けられたサブコレクタ膜４２
をエッチャントを用いてエッチングする。ＩｎＧａＡｓ
半導体のサブコレクタ膜及びＩｎＰ基板を備える実施例
では、硫酸系エッチャントを用いることができる。この
エッチングは、ＩｎＰ基板に対してサブコレクタ膜を選
択的に除去できる。

【００６２】これらのエッチングにより、サブコレクタ
メサ６８が得られる。サブコレクタメサ６８は、サブコ
レクタ層４２ａを備える。エッチング終了後に、マスク
層６６を除去する。

【００６３】(絶縁膜形成)図１４(ａ)は、図５(ａ)に示
されたIII−III線と等価な線に沿った断面図であり、図
１４(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線と等価な線
に沿った断面図である。サブコレクタメサを形成した後
に、基板上の全面に絶縁膜を形成する。絶縁膜として
は、プラズマＳｉＮ膜といったシリコン系無機絶縁膜が
例示される。

【００６４】レジスト材からなるマスク層７２を絶縁膜
上に形成する。マスク層７２は、サブコレクタ層４２a
上に所定の領域、エミッタ層５６ａ上の所定の領域、及
びコレクタコンタクト層５８ａの所定領域の各々に開口
部を有する。マスク層７２を用いて絶縁膜をエッチング
して絶縁層７０を形成する。エッチング終了後にマスク
層７２を除去する。

【００６５】(電極形成)図１５(ａ)は、図５(ａ)に示さ
れたIII−III線と等価な線に沿った断面図であり、図１
５(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線と等価な線に
沿った断面図である。

【００６６】エミッタ電極、ベース電極及びコレクタ電
極を形成するために利用するマスク層７４を絶縁膜７０
上に形成する。このマスク層７４の材料は、レジスト材
からなることができる。マスク層は、コレクタ電極を形
成するために領域、エミッタ電極を形成するための領
域、及びベース電極を形成するための領域の各々に開口
部を有する。このマスク層７４上の全面にメタル膜７６
を形成する。メタル膜７６としては、Ｐｔ／Ｔｉ／Ｐｔ
／Ａｕ膜といったメタル多層膜が例示される。メタル膜
７６を形成した後にマスク層を選択的に除去すると、リ
フトオフ法によりコレクタ電極７５、エミッタ電極７
７、及びベース電極７８が得られる。

【００６７】これらの工程により、ヘテロ接合バイポー
ラトランジスタの主要な製造工程が完了する。 (第４の実施の形態)本実施の形態は、別のヘテロ接合バ
イポーラトランジスタを製造する方法を説明する。ヘテ
ロ接合バイポーラトランジスタを製造するために、基板
４０を準備する。本実施の形態は、第３の実施の形態に
示されたトランジスタと、コレクタ膜の構造の点で異な
っている。

【００６８】(第１の成膜工程)第１の成膜工程では、基
板４０上に複数のIII−Ｖ族化合物半導体膜を成長す
る。図１６(ａ)に示される実施例では、半絶縁性ＩｎＰ
基板といった基板４０上に、サブコレクタ膜４２、コレ
クタ膜４５、及び外部ベース膜４６を順に成長する。こ
の成膜は、例えばＯＭＶＰＥ法を用いてエピタキシャル
成長により行われる。コレクタ膜４５の不純物濃度は、
サブコレクタ膜４２及び外部ベース膜４６の不純物濃度
とよりも低い。コレクタ膜４５は、複数の半導体膜４５
ａ〜４５ｃを有する。好ましくは、コレクタ膜４５は、
意図的に不純物を添加していないアンドープ半導体膜で
ある。具体例としては 膜４５ａ：アンドープＩｎＧａＡｓ、４００ｎｍ； 膜４５ｂ：アンドープＩｎＰ 、 ２０ｎｍ； 膜４５ｃ：アンドープＩｎＧａＡｓ、４００ｎｍ； が示される。

【００６９】(リセス形成工程)次いで、図１６(ａ)に示
されるように、外部ベース膜４６上にマスク層４８を形
成する。

【００７０】エッチング工程では、開口部４８ａに露出
する半導体からエッチングが進む。リセス５１を形成す
るように、外部ベース膜４６及びコレクタ膜４５ｃをエ
ッチングする。リン酸系エッチャントを用いると、Ｚｎ
添加ＩｎＧａＡｓ膜及びアンドープＩｎＧａＡｓ膜をＩ
ｎＰ半導体膜に対して選択的にエッチングできる。上記
の具体例では、コレクタ膜４５ｂはＩｎＰ半導体である
ので、凹部の底面には、コレクタ膜４５ｂの表面が現れ
る。次いで、塩酸系エッチャントを用いると、Ｚｎ添加
及びアンドープＩｎＧａＡｓ膜に対してＩｎＰ膜４５ｂ
を選択的にエッチングできる。これらのエッチングの結
果、リセス５１の底面には、コレクタ膜４５ａの表面が
現れる。リセス５１の側面には、外部ベース膜４６ａ並
びにコレクタ膜４５ｅ及び４５ｆが現れる。エッチング
工程終了後に、マスク層４８を除去する。

【００７１】図１７(ａ)は、図１６(ａ)に示されたＶ−
Ｖ線に沿った断面図であり、図１７(ｂ)は、図１６(ｂ)
に示されたＶI−ＶI線に沿った断面図である。リセス５
１は、底面５１ａと、〔０１１〕軸方向に伸びる一対の
側面５１ｂ及び５１ｃと〔０１−１〕軸方向に伸びる別
の一対の側面５１ｄ及び５１ｅとを有する。側面５１ｂ
〜５１ｅの各々は、底面５１ａを外部ベース膜４８の表
面４８ｂに接続するように順テーパに形成されている。
つまり、外部ベース膜４６ａの表面４６ｂ、側面５１ｂ
〜５１ｅ、及び底面５０ａは、基準平面に対面するよう
に位置している。側面５１ｂ〜５１ｅの各々には、外部
ベース膜４６ａ並びにコレクタ膜４５ｂ及び４６ｃが現
れている。この実施の形態では、コレクタ膜の残り膜厚
は、コレクタ膜４５ａにより規定される。

【００７２】引き続いて、第３の実施の形態と同様に、
第２の成膜工程が行われる。 第２の成膜工程では、外
部ベース膜４６ａ及びリセス５１上に複数のIII−Ｖ族
化合物半導体膜を成長する。しかしながら、本実施の形
態は、第３の実施の形態に限定されるものではない。

【００７３】好適な実施の形態において本発明の原理を
図示し説明してきたが、本発明は、そのような原理から
逸脱することなく配置および詳細において変更され得る
ことができることは、当業者によって認識される。本発
明は、本実施の形態に開示された特定の構成に限定され
るものではない。例えば、ベース電極はエミッタ層上に
形成されているけれども、ベース電極のためにエミッタ
層に開口を設けてもよい。また、具体的な組成の半導体
材料を例示しながら本発明の実施の形態を説明している
が、本発明は、例示された特定の材料に限定されるもの
ではない。さらに、エミッタ層は、第２のメサ(ベース
・コレクタメサ呼ばれる)とは別個に設けることができ
る。したがって、特許請求の範囲およびその精神の範囲
から来る全ての修正および変更に権利を請求する。

【００７４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ベース−コレクタ容量及びベース抵抗を低減でき
る構造を有するヘテロ接合バイポーラトランジスタ及び
このトランジスタを製造する方法が提供された。

【図面の簡単な説明】

【図１】図１は、第１の実施の形態に係わるヘテロ接合
バイポーラトランジスタを示す平面図である。

【図２】図２(ａ)は、図１のI−I線に沿ってとられた断
面図である。図２(ｂ)は、図１のII−II線に沿ってとら
れた断面図である。

【図３】図３は、トランジスタの電気的な動作を説明す
る図面である。

【図４】図４(ａ)及び図４(ｂ)は、第２の実施の形態に
係わるヘテロ接合バイポーラトランジスタを示す断面図
である。

【図５】図５(ａ)及び図５(ｂ)は、ヘテロ接合バイポー
ラトランジスタの製造工程を示す斜視図である。

【図６】図６(ａ)は、図５(ｂ)のIII−III線に沿ってと
られた断面図である。図６(ｂ)は、図５(ｂ)のIＶ−IＶ
線に沿ってとられた断面図である。

【図７】図７(ａ)及び図７(ｂ)は、製造工程を示す断面
図である。

【図８】図８は、エミッタコンタクト層のためのマスク
層を示す平面図である。

【図９】図９(ａ)〜図９(ｄ)は、マスクのパターンの変
形例を示す図面である。

【図１０】図１０は、トランジスタの製造工程を示す平
面図である。

【図１１】図１１(ａ)及び図１１(ｂ)は、製造工程を示
す断面図である。

【図１２】図１２(ａ)及び図１２(ｂ)は、製造工程を示
す断面図である。

【図１３】図１３(ａ)及び図１３(ｂ)は、製造工程を示
す断面図である。

【図１４】図１４(ａ)及び図１４(ｂ)は、製造工程を示
す断面図である。

【図１５】図１５(ａ)及び図１５(ｂ)は、製造工程を示
す断面図である。

【図１６】図１６(ａ)及び図１６(ｂ)は、別の実施の形
態に係わるヘテロ接合バイポーラトランジスタの製造工
程を示す斜視図である。

【図１７】図１７(ａ)は、図１６(ｂ)のＶ−Ｖ線に沿っ
てとられた断面図である。図１７(ｂ)は、図１６(ｂ)の
ＶI−ＶI線に沿ってとられた断面図である。

【符号の説明】

１ａ、１ｂ…ヘテロ接合バイポーラトランジスタ、２…
基板、４…第１のメサ、６…第２のメサ、８…エミッタ
コンタクトメサ、１０…エミッタ電極、１２…ベース電
極、１４…コレクタ電極、１８、１９…コレクタ層、１
８ａ、１９ａ…真性コレクタ領域、１８ｂ、１９ｂ…外
因性コレクタ領域、１９ｃ…第１のコレクタ層、１９ｄ
…第２のコレクタ層、１９ｅ…第３のコレクタ層、２０
…外部ベース層、２２…真性ベース層、２４、５０、５
１…リセス、２６…エミッタ層、２８…エミッタコンタ
クト層、３０…半導体層、４０…基板、４２…サブコレ
クタ膜、４４…コレクタ膜、４６…外部ベース膜、４
８、６０、６２…マスク層、５０…リセス、５２…半導
体膜、５４…真性ベース膜、５６…エミッタ膜、５８…
エミッタコンタクト膜、６８…サブコレクタメサ、６４
…ベースコレクタメサ、７４…コレクタ電極、７６…エ
ミッタ電極、７８…ベース電極

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP05 AZ01 BB01 BB06 BC01 BC05 BE01 BE90 BF06 BH01 BH99 BM03 BP31 BP95 BP96

Claims (4)

【特許請求の範囲】
1. 【請求項１】 コレクタ層を有するコレクタを備え、前
   記コレクタ層は、真性コレクタ領域及び外因性コレクタ
   領域を有しており、前記外因性コレクタ領域の厚さは前
   記真性コレクタ領域の厚さより大きく、 前記外因性コレクタ領域上に設けられた外部ベース層
   と、該外部ベース層上及び前記真性コレクタ領域上に設
   けられた真性ベース層とを有するベースを備え、 前記真性ベース層上に設けられたエミッタ層を有するエ
   ミッタを備え、該エミッタ層のバンドギャップは、前記
   真性ベース層のバンドギャップより大きい、ヘテロ接合
   バイポーラトランジスタ。
2. 【請求項２】 前記真性ベース層と前記外部ベース層と
   の間に設けられ前記真性ベース層と異なる導電型の化合
   物半導体層を更に備える、請求項１に記載のヘテロ接合
   バイポーラトランジスタ。
3. 【請求項３】 前記エミッタ層は、前記外部ベース上に
   更に設けられている、請求項１または請求項２に記載の
   ヘテロ接合バイポーラトランジスタ。
4. 【請求項４】 半絶縁性ＩｎＰ基板を更に備え、前記コ
   レクタは、前記半絶縁性ＩｎＰ基板と前記コレクタ層と
   の間に設けられたサブコレクタ層を有しており、 前記化合物半導体層、前記真性ベース層及び前記外部ベ
   ース層の各々は、ＩｎＧａＡｓ半導体を含み、 前記エミッタ層はＩｎＰ半導体を含み、 前記化合物半導体層は、不純物が意図的に添加されてい
   ないアンドープ半導体を含む、請求項１〜請求項３のい
   ずれかに記載のヘテロ接合バイポーラトランジスタ。