JP3355622B2 - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- JP3355622B2 JP3355622B2 JP34609796A JP34609796A JP3355622B2 JP 3355622 B2 JP3355622 B2 JP 3355622B2 JP 34609796 A JP34609796 A JP 34609796A JP 34609796 A JP34609796 A JP 34609796A JP 3355622 B2 JP3355622 B2 JP 3355622B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合型のバ
イポーラトランジスタに関する。詳しくは、コレクタベ
ース間容量の低減化によって、高周波特性の向上等を実
現するバイポーラトランジスタ及びその製造方法に係る
ものである。
イポーラトランジスタに関する。詳しくは、コレクタベ
ース間容量の低減化によって、高周波特性の向上等を実
現するバイポーラトランジスタ及びその製造方法に係る
ものである。
【０００２】
【従来の技術】光ファイバ通信技術により伝送路の広帯
域化が図られるのに伴い、伝送路に接続される交換機や
中継器等も情報信号同等以上の広帯域性を有することが
要請されている。この要請に応え得る交換機や中継器等
を実現するために、従来のシリコンバイポーラトランジ
スタでは達成困難な広帯域性を有するヘテロ接合バイポ
ーラトランジスタが注目されている。
域化が図られるのに伴い、伝送路に接続される交換機や
中継器等も情報信号同等以上の広帯域性を有することが
要請されている。この要請に応え得る交換機や中継器等
を実現するために、従来のシリコンバイポーラトランジ
スタでは達成困難な広帯域性を有するヘテロ接合バイポ
ーラトランジスタが注目されている。
【０００３】このヘテロ接合バイポーラトランジスタ
は、一般的にコレクタコンタクトを取るためのサブコレ
クタ層が半絶縁性基板上に形成され、このサブコレクタ
層上に、本来の電流増幅作用を発揮させるためのコレク
タ層とベース層及びエミッタ層がエピタキシャル成長に
より積層された三段メサ構造を有している。
は、一般的にコレクタコンタクトを取るためのサブコレ
クタ層が半絶縁性基板上に形成され、このサブコレクタ
層上に、本来の電流増幅作用を発揮させるためのコレク
タ層とベース層及びエミッタ層がエピタキシャル成長に
より積層された三段メサ構造を有している。
【０００４】更に、高速・広帯域特性を有するヘテロ接
合バイポーラトランジスタを実現するために、次の文献
(1)ないし(5)に開示された技術が知られている。
合バイポーラトランジスタを実現するために、次の文献
(1)ないし(5)に開示された技術が知られている。
【０００５】(1)Chang-Woo KIM etal.,“3-V Operation
Power HBTs for Digital CellularPhones”,IEICE TRA
NS. ELECTRON.,VOL.E79-C,No.5,pp.617-622,MAY(1996). (2)N.Matine etal.,“NOVEL APPROACH FOR InP-BASED U
LTRAFAST HBTs”,Proc. Inp and Related Materials, T
uB 1-3,pp.137-140(1996). (3)“サブミリアンペア動作超高速ＩｎＰ/ＩｎＧａＡｓ
ＨＢＴ”,中村裕樹他,信学技報,ED93-162,MW93-119,I
CD93-177,pp.37-42,(1994)． (4)Takumi NITTONO etal.“Fabrication of Small AlGa
As/GaAs HBT's forintegrated Circuits Using New Bri
dged Base Electrode Technology”,IEICE TRANS. ELEC
TRON.,VOL.E77-C,No.9,pp.1455-1463,SEPTEMBER(1994). (5)Jeong-Hwan Son etal.,“AlGaAs/GaAs HBT Fabricat
ed Using SelectiveMOCVD”,Extended Abstracts of th
e 1994 International Conference onSolid State Devi
ces and Materials,Yokohama,1994,pp.610-612． 文献(1)の技術は、コレクタ層にＨ+イオンを注入するこ
とにより高抵抗化し、これによりベース／コレクタ間容
量を低減して、高域カットオフ周波数ｆTの高いヘテロ
接合バイポーラトランジスタを実現するものである。
Power HBTs for Digital CellularPhones”,IEICE TRA
NS. ELECTRON.,VOL.E79-C,No.5,pp.617-622,MAY(1996). (2)N.Matine etal.,“NOVEL APPROACH FOR InP-BASED U
LTRAFAST HBTs”,Proc. Inp and Related Materials, T
uB 1-3,pp.137-140(1996). (3)“サブミリアンペア動作超高速ＩｎＰ/ＩｎＧａＡｓ
ＨＢＴ”,中村裕樹他,信学技報,ED93-162,MW93-119,I
CD93-177,pp.37-42,(1994)． (4)Takumi NITTONO etal.“Fabrication of Small AlGa
As/GaAs HBT's forintegrated Circuits Using New Bri
dged Base Electrode Technology”,IEICE TRANS. ELEC
TRON.,VOL.E77-C,No.9,pp.1455-1463,SEPTEMBER(1994). (5)Jeong-Hwan Son etal.,“AlGaAs/GaAs HBT Fabricat
ed Using SelectiveMOCVD”,Extended Abstracts of th
e 1994 International Conference onSolid State Devi
ces and Materials,Yokohama,1994,pp.610-612． 文献(1)の技術は、コレクタ層にＨ+イオンを注入するこ
とにより高抵抗化し、これによりベース／コレクタ間容
量を低減して、高域カットオフ周波数ｆTの高いヘテロ
接合バイポーラトランジスタを実現するものである。
【０００６】文献(2)の技術は、コレクタアップ構造を
採用してベース／コレクタ間容量の低減化を図ると共
に、エミッタ面積を縮小してエミッタ容量の低減化を図
ることにより、高域カットオフ周波数ｆTの高いヘテロ
接合バイポーラトランジスタを実現するものである。
採用してベース／コレクタ間容量の低減化を図ると共
に、エミッタ面積を縮小してエミッタ容量の低減化を図
ることにより、高域カットオフ周波数ｆTの高いヘテロ
接合バイポーラトランジスタを実現するものである。
【０００７】文献(3)の技術は、コレクタ層にサイドエ
ッチングを施すことによりこのコレクタ面積を縮小して
ベース／コレクタ間容量の低減化を図ることにより、高
域カットオフ周波数ｆTの高いヘテロ接合バイポーラト
ランジスタを実現するものである。
ッチングを施すことによりこのコレクタ面積を縮小して
ベース／コレクタ間容量の低減化を図ることにより、高
域カットオフ周波数ｆTの高いヘテロ接合バイポーラト
ランジスタを実現するものである。
【０００８】文献(4)の技術は、コレクタ層にＯ+イオン
を注入することにより高抵抗化してベース／コレクタ間
容量の低減化を図ると共に、ブリッジベース電極法（Ｂ
ＢＴ）を採用することによりベース電極とコレクタ層間
の容量の低減化を図ることで、高域カットオフ周波数ｆ
Tの高いヘテロ接合バイポーラトランジスタを実現する
ものである。
を注入することにより高抵抗化してベース／コレクタ間
容量の低減化を図ると共に、ブリッジベース電極法（Ｂ
ＢＴ）を採用することによりベース電極とコレクタ層間
の容量の低減化を図ることで、高域カットオフ周波数ｆ
Tの高いヘテロ接合バイポーラトランジスタを実現する
ものである。
【０００９】文献(5)の技術は、前記サブコレクタ層の
一部分にベース／コレクタ間を分離するためのアイソレ
ーション領域を形成することによりベース／コレクタ間
容量の低減化を図って、高域カットオフ周波数ｆTの高
いヘテロ接合バイポーラトランジスタを実現するもので
ある。
一部分にベース／コレクタ間を分離するためのアイソレ
ーション領域を形成することによりベース／コレクタ間
容量の低減化を図って、高域カットオフ周波数ｆTの高
いヘテロ接合バイポーラトランジスタを実現するもので
ある。
【００１０】
【発明が解決しようとする課題】しかし、前記文献１及
び４のように、イオン注入によりコレクタ層の高抵抗化
を図ることによって高周波特性を向上させる技術にあっ
ては、ベース層に全く影響を与えることがないようにし
て前記コレクタ層を高抵抗化するためのイオン注入条件
の設定が困難である等の問題を有している。
び４のように、イオン注入によりコレクタ層の高抵抗化
を図ることによって高周波特性を向上させる技術にあっ
ては、ベース層に全く影響を与えることがないようにし
て前記コレクタ層を高抵抗化するためのイオン注入条件
の設定が困難である等の問題を有している。
【００１１】また、前記文献３のように、前記サイドエ
ッチングを施すことによりコレクタ面積を縮小して高周
波特性の向上を図る技術にあっては、そのサイドエッチ
ングにより半導体層や電極にオーバーハング生じたり、
選択成長によりボイドが形成されるため、信頼性が低下
するなどの問題を有している。
ッチングを施すことによりコレクタ面積を縮小して高周
波特性の向上を図る技術にあっては、そのサイドエッチ
ングにより半導体層や電極にオーバーハング生じたり、
選択成長によりボイドが形成されるため、信頼性が低下
するなどの問題を有している。
【００１２】また、文献２及び５のように、特殊な構造
を有すものにあっては、製造工程が多く歩留まりの向上
等を図ることが困難となる等の問題があった。
を有すものにあっては、製造工程が多く歩留まりの向上
等を図ることが困難となる等の問題があった。
【００１３】本発明は、従来技術の課題に鑑みてなされ
たものであり、製造が容易で、且つ構造上の信頼性が高
く、高周波特性の向上等を図ることができるバイポーラ
トランジスタを提供することを目的とする。
たものであり、製造が容易で、且つ構造上の信頼性が高
く、高周波特性の向上等を図ることができるバイポーラ
トランジスタを提供することを目的とする。
【００１４】
【課題を解決するための手段】かかる目的を達成するた
めに本発明のバイポーラトランジスタは、第１導電型の
コレクタ層と、第２導電型のベース層と、第１導電型の
エミッタ層とが積層された積層構造を有するバイポーラ
トランジスタにおいて、前記ベース層は、前記エミッタ
層と前記コレクタ層に接合して電流増幅に寄与する真性
ベース部と、ベースコンタクトが設けられる外部ベース
部とから成り、前記コレクタ層は、前記真性ベース部に
接合する部分と、前記外部ベース部に接合してｐｎ接合
を形成すると共に半絶縁性基板上に形成された外部コレ
クタ部とから成る。前記ベース層の不純物濃度は、式
(１)が近似的に成り立つ程度に前記コレクタ層の不純物
濃度より高く決定されている。前記外部ベース部に接合
する前記外部コレクタ部の層厚は、前記外部ベース部に
接合する前記外部コレクタ部においてベースコレクタ間
がゼロバイアスの状態で完全に空乏化するように前記Ｗ
以下に決定されている構造とした。
めに本発明のバイポーラトランジスタは、第１導電型の
コレクタ層と、第２導電型のベース層と、第１導電型の
エミッタ層とが積層された積層構造を有するバイポーラ
トランジスタにおいて、前記ベース層は、前記エミッタ
層と前記コレクタ層に接合して電流増幅に寄与する真性
ベース部と、ベースコンタクトが設けられる外部ベース
部とから成り、前記コレクタ層は、前記真性ベース部に
接合する部分と、前記外部ベース部に接合してｐｎ接合
を形成すると共に半絶縁性基板上に形成された外部コレ
クタ部とから成る。前記ベース層の不純物濃度は、式
(１)が近似的に成り立つ程度に前記コレクタ層の不純物
濃度より高く決定されている。前記外部ベース部に接合
する前記外部コレクタ部の層厚は、前記外部ベース部に
接合する前記外部コレクタ部においてベースコレクタ間
がゼロバイアスの状態で完全に空乏化するように前記Ｗ
以下に決定されている構造とした。
【００１５】このトランジスタにおいて、前記コレクタ
層下に第１導電型のサブコレクタ層が形成される構造と
してよい。また、前記コレクタ層がＧａＩｎＡｓ、前記
ベース層がＧａＩｎＡｓ、前記エミッタ層がＩｎＰ又は
ＡｌＩｎＡｓを主体として構成されるようにしてもよ
い。さらに、前記コレクタ層がＧａＡｓ、前記ベース層
がＧａＡｓ、前記エミッタ層がＡｌＧａＡｓＰ又はＧａ
ＩｎＰを主体として構成されるようにしてもよい。
層下に第１導電型のサブコレクタ層が形成される構造と
してよい。また、前記コレクタ層がＧａＩｎＡｓ、前記
ベース層がＧａＩｎＡｓ、前記エミッタ層がＩｎＰ又は
ＡｌＩｎＡｓを主体として構成されるようにしてもよ
い。さらに、前記コレクタ層がＧａＡｓ、前記ベース層
がＧａＡｓ、前記エミッタ層がＡｌＧａＡｓＰ又はＧａ
ＩｎＰを主体として構成されるようにしてもよい。
【００１６】
【作用】ベースコンタクトを有する外部ベース部がコレ
クタ層に接しない構造を有するバイポーラトランジスタ
にあっては、ベース／コレクタ間容量が低減され、高周
波数特性が向上する。また、外部コレクタ部の厚さを、
ベースコレクタ間がゼロバイアスの状態で完全に空乏化
する層厚にしたバイポーラトランジスタにあっては、ベ
ース／コレクタ間容量が低減され、高周波数特性が向上
する。
クタ層に接しない構造を有するバイポーラトランジスタ
にあっては、ベース／コレクタ間容量が低減され、高周
波数特性が向上する。また、外部コレクタ部の厚さを、
ベースコレクタ間がゼロバイアスの状態で完全に空乏化
する層厚にしたバイポーラトランジスタにあっては、ベ
ース／コレクタ間容量が低減され、高周波数特性が向上
する。
【００１７】
【実施の形態】バイポーラトランジスタを図１及び図２
を参照しながら説明する。尚、図１（ａ）はこのバイポ
ーラトランジスタの平面図、同図（ｂ）は同図（ａ）中
のＡ−Ａ線に沿った縦断面構造を示す断面図、図２はこ
のバイポーラトランジスタの基本的な製造方法を示す工
程図である。
を参照しながら説明する。尚、図１（ａ）はこのバイポ
ーラトランジスタの平面図、同図（ｂ）は同図（ａ）中
のＡ−Ａ線に沿った縦断面構造を示す断面図、図２はこ
のバイポーラトランジスタの基本的な製造方法を示す工
程図である。
【００１８】図１（ａ）（ｂ）において、このバイポー
ラトランジスタは、半絶縁性半導体基板２上に、第１導
電型（ｎ型）のコレクタ層４と第２導電型（ｐ型）のベ
ース層６及び第１導電型（ｎ型）のエミッタ層８が縦方
向に積層されている。コレクタ層４は、これらの層４，
６，８が縦方向に重なる領域（以下、真性領域という）
の範囲内に在る部分４inと、この真性領域の範囲外に在
る外部コレクタ部４outから成り、外部コレクタ部４out
の一端にコレクタ電極１４が形成されている。ベース層
６は、真性領域の範囲内に在る電流増幅に寄与する真性
ベース部６inと、真性領域の範囲外に在る外部ベース部
６outから成り、外部ベース部６outの一端にベース電極
１０が形成されている。また、エミッタ層８の上端にエ
ミッタ電極１２が形成されている。このように、このバ
イポーラトランジスタは、ベース層６のうち、ベース電
極１０を備えた外部ベース部６outがコレクタ層４に接
しない構造となっている。換言すれば、外部ベース部６
outの下にはコレクタ層４が存在しない構造となってい
る。
ラトランジスタは、半絶縁性半導体基板２上に、第１導
電型（ｎ型）のコレクタ層４と第２導電型（ｐ型）のベ
ース層６及び第１導電型（ｎ型）のエミッタ層８が縦方
向に積層されている。コレクタ層４は、これらの層４，
６，８が縦方向に重なる領域（以下、真性領域という）
の範囲内に在る部分４inと、この真性領域の範囲外に在
る外部コレクタ部４outから成り、外部コレクタ部４out
の一端にコレクタ電極１４が形成されている。ベース層
６は、真性領域の範囲内に在る電流増幅に寄与する真性
ベース部６inと、真性領域の範囲外に在る外部ベース部
６outから成り、外部ベース部６outの一端にベース電極
１０が形成されている。また、エミッタ層８の上端にエ
ミッタ電極１２が形成されている。このように、このバ
イポーラトランジスタは、ベース層６のうち、ベース電
極１０を備えた外部ベース部６outがコレクタ層４に接
しない構造となっている。換言すれば、外部ベース部６
outの下にはコレクタ層４が存在しない構造となってい
る。
【００１９】ここで、ＩｎＰ系の半絶縁性基板２が用い
られる場合は、コレクタ層４はｎ型ＧａＩｎＡｓ、ベー
ス層６はｐ型ＧａＩｎＡｓ、エミッタ層８はｎ型ＩｎＰ
又はｎ型ＡｌＩｎＡｓの化合物半導体が適用される。ま
た、ＧａＡｓ系の半絶縁性基板２が用いられる場合は、
コレクタ層４はｎ型ＧａＡｓ、ベース層６はｐ型ＧａＡ
ｓ、エミッタ層８はｎ型ＡｌＧａＡｓ又はｎ型ＧａＩｎ
Ｐの化合物半導体が適用される。
られる場合は、コレクタ層４はｎ型ＧａＩｎＡｓ、ベー
ス層６はｐ型ＧａＩｎＡｓ、エミッタ層８はｎ型ＩｎＰ
又はｎ型ＡｌＩｎＡｓの化合物半導体が適用される。ま
た、ＧａＡｓ系の半絶縁性基板２が用いられる場合は、
コレクタ層４はｎ型ＧａＡｓ、ベース層６はｐ型ＧａＡ
ｓ、エミッタ層８はｎ型ＡｌＧａＡｓ又はｎ型ＧａＩｎ
Ｐの化合物半導体が適用される。
【００２０】次に、図２に基づいてこのバイポーラトラ
ンジスタの製造方法を述べる。まず、同図の工程（ａ）
及び（ｂ）において、半絶縁性基板２上に第１導電型で
あるｎ型半導体層をエピタキシャル成長させ、次の工程
（ｃ）で、エッチング処理を施すことにより、コレクタ
層４となる部分を残して残余のｎ型半導体層を除去す
る。次の工程（ｄ）において、残されたコレクタ層４上
に、第２導電型であるｐ型半導体層と第１導電型である
ｎ型半導体層を積層させる。次に工程（ｅ）において、
エッチング処理を行うことにより、ｐ型半導体層とｎ型
半導体層の所定部分を残して残余の部分を除去すること
により、ｐ型のベース層６とｎ型のエミッタ層８を形成
する。そして、工程（ｆ）において、ｎ型のコレクタ層
４のうちの外部コレクタ部４outにコレクタ電極１４、
ベース層６のうちの外部ベース部６outにベース電極１
０、ｎ型エミッタ層８にエミッタ電極１２を夫々形成す
る。
ンジスタの製造方法を述べる。まず、同図の工程（ａ）
及び（ｂ）において、半絶縁性基板２上に第１導電型で
あるｎ型半導体層をエピタキシャル成長させ、次の工程
（ｃ）で、エッチング処理を施すことにより、コレクタ
層４となる部分を残して残余のｎ型半導体層を除去す
る。次の工程（ｄ）において、残されたコレクタ層４上
に、第２導電型であるｐ型半導体層と第１導電型である
ｎ型半導体層を積層させる。次に工程（ｅ）において、
エッチング処理を行うことにより、ｐ型半導体層とｎ型
半導体層の所定部分を残して残余の部分を除去すること
により、ｐ型のベース層６とｎ型のエミッタ層８を形成
する。そして、工程（ｆ）において、ｎ型のコレクタ層
４のうちの外部コレクタ部４outにコレクタ電極１４、
ベース層６のうちの外部ベース部６outにベース電極１
０、ｎ型エミッタ層８にエミッタ電極１２を夫々形成す
る。
【００２１】このヘテロ接合バイポーラトランジスタに
よれば、ベース／コレクタ間容量が小さくなり、高周波
特性を向上させることができる。即ち、従来のヘテロ接
合バイポーラトランジスタでは、ベース電極が形成され
た外部ベース部の下にコレクタ層が存在（接合）してい
るため、このベース／コレクタ間容量が大きくなること
に起因して、高周波特性の向上を阻んでいた。これに対
し、この実施の形態では、ベース電極１０を備えた外部
ベース部６outの下にはコレクタ層４が存在しないた
め、ベース／コレクタ間容量が低減して高周波特性を向
上させることができる。
よれば、ベース／コレクタ間容量が小さくなり、高周波
特性を向上させることができる。即ち、従来のヘテロ接
合バイポーラトランジスタでは、ベース電極が形成され
た外部ベース部の下にコレクタ層が存在（接合）してい
るため、このベース／コレクタ間容量が大きくなること
に起因して、高周波特性の向上を阻んでいた。これに対
し、この実施の形態では、ベース電極１０を備えた外部
ベース部６outの下にはコレクタ層４が存在しないた
め、ベース／コレクタ間容量が低減して高周波特性を向
上させることができる。
【００２２】（第１の実施の形態） 本発明に係るバイ
ポーラトランジスタの第１の実施の形態を図３及び図４
に基づいて説明する。尚、図３（ａ）はこのバイポーラ
トランジスタの平面図、図３（ｂ）は同図（ａ）中のＡ
−Ａ線に沿った縦断面構造を示す断面図、図４はこのバ
イポーラトランジスタの基本的な製造方法を示す工程図
である。尚、図３及び図４において図１及び図２と同一
又は相当する部分を同一符号で示している。
ポーラトランジスタの第１の実施の形態を図３及び図４
に基づいて説明する。尚、図３（ａ）はこのバイポーラ
トランジスタの平面図、図３（ｂ）は同図（ａ）中のＡ
−Ａ線に沿った縦断面構造を示す断面図、図４はこのバ
イポーラトランジスタの基本的な製造方法を示す工程図
である。尚、図３及び図４において図１及び図２と同一
又は相当する部分を同一符号で示している。
【００２３】図３（ａ）（ｂ）において、このバイポー
ラトランジスタは、半絶縁性基板２上に、第１導電型
（ｎ型）のサブコレクタ層４Ｌと、第１の導電型（ｎ
型）のコレクタ層４と、第２導電型（ｐ型）のベース層
６及び第１導電型（ｎ型）のエミッタ層８が縦方向に積
層されている。
ラトランジスタは、半絶縁性基板２上に、第１導電型
（ｎ型）のサブコレクタ層４Ｌと、第１の導電型（ｎ
型）のコレクタ層４と、第２導電型（ｐ型）のベース層
６及び第１導電型（ｎ型）のエミッタ層８が縦方向に積
層されている。
【００２４】サブコレクタ層４Ｌは、これらの層４Ｌ，
４，６，８が縦方向に重なる領域（真性領域）の範囲内
に在る部分４Ｌinと、この真性領域の範囲外に在る外部
サブコレクタ部４Ｌoutから成り、この外部サブコレク
タ部４Ｌoutの一端にコレクタ電極１４が形成されてい
る。コレクタ層４は、真性領域の範囲内に在る部分４in
と、この真性領域の範囲外に在る外部コレクタ部４out
から成っている。ベース層６は、真性領域の範囲内に在
る電流増幅に寄与する真性ベース部６inと、真性領域の
範囲外に在り且つ外部コレクタ部４out上に積層された
外部ベース部６outから成り、外部ベース部６outの一端
にベース電極１０が形成されている。尚、コレクタ層４
の層厚ｗは、ベース／コレクタ間がゼロバイアスの状態
のときに、このコレクタ層４とベース層６との接合領域
が完全に空乏化するような厚さに形成されている。
４，６，８が縦方向に重なる領域（真性領域）の範囲内
に在る部分４Ｌinと、この真性領域の範囲外に在る外部
サブコレクタ部４Ｌoutから成り、この外部サブコレク
タ部４Ｌoutの一端にコレクタ電極１４が形成されてい
る。コレクタ層４は、真性領域の範囲内に在る部分４in
と、この真性領域の範囲外に在る外部コレクタ部４out
から成っている。ベース層６は、真性領域の範囲内に在
る電流増幅に寄与する真性ベース部６inと、真性領域の
範囲外に在り且つ外部コレクタ部４out上に積層された
外部ベース部６outから成り、外部ベース部６outの一端
にベース電極１０が形成されている。尚、コレクタ層４
の層厚ｗは、ベース／コレクタ間がゼロバイアスの状態
のときに、このコレクタ層４とベース層６との接合領域
が完全に空乏化するような厚さに形成されている。
【００２５】ここで、ＩｎＰ系の半絶縁性基板２が用い
られる場合は、サブコレクタ層４Ｌはｎ型ＧａＩｎＡ
ｓ、コレクタ層４はｎ型ＧａＩｎＡｓ、ベース層６はｐ
型ＧａＩｎＡｓ、エミッタ層８はｎ型ＩｎＰ又はｎ型Ａ
ｌＩｎＡｓの化合物半導体が適用される。また、ＧａＡ
ｓ系の半絶縁性基板２が用いられる場合は、外部コレク
タ層４Ｌはｎ型ＧａＡｓ、コレクタ層４はｎ型ＧａＡ
ｓ、ベース層６はｐ型ＧａＡｓ、エミッタ層８はｎ型Ａ
ｌＧａＡｓ又はｎ型ＧａＩｎＰの化合物半導体が適用さ
れる。
られる場合は、サブコレクタ層４Ｌはｎ型ＧａＩｎＡ
ｓ、コレクタ層４はｎ型ＧａＩｎＡｓ、ベース層６はｐ
型ＧａＩｎＡｓ、エミッタ層８はｎ型ＩｎＰ又はｎ型Ａ
ｌＩｎＡｓの化合物半導体が適用される。また、ＧａＡ
ｓ系の半絶縁性基板２が用いられる場合は、外部コレク
タ層４Ｌはｎ型ＧａＡｓ、コレクタ層４はｎ型ＧａＡ
ｓ、ベース層６はｐ型ＧａＡｓ、エミッタ層８はｎ型Ａ
ｌＧａＡｓ又はｎ型ＧａＩｎＰの化合物半導体が適用さ
れる。
【００２６】次に、図４に基づいてこのバイポーラトラ
ンジスタの製造方法を述べる。まず、同図の工程（ａ）
及び（ｂ）において、半絶縁性基板２上に第１導電型で
あるｎ型半導体層をエピタキシャル成長させ、次の工程
（ｃ）で、エッチング処理を施すことにより、ｎ型サブ
コレクタ層４Ｌとなる部分を残して残余のｎ型半導体層
を除去する。次の工程（ｄ）において、ｎ型サブコレク
タ層４Ｌ上に、コレクタ層４を形成するためのｎ型半導
体層と、ベース層６を形成するためのｐ型半導体層、及
びエミッタ層８を形成するためのｎ型半導体層を積層さ
せる。次に工程（ｅ）において、エッチング処理を施す
ことにより、これらのｎ型半導体層及びｐ型半導体層の
所定部分を残して残余の部分を除去することにより、ｎ
型のコレクタ層４とｐ型のベース層６及びｎ型のエミッ
タ層８を形成すると共に、ｎ型サブコレクタ層４Ｌの一
部分を露出させて前記の外部サブコレクタ部４Ｌoutと
する。そして、工程（ｆ）において、外部サブコレクタ
部４Ｌoutにコレクタ電極１４、ベース層６のうちの外
部ベース部６outにベース電極１０、エミッタ層８にエ
ミッタ電極１２を形成する。
ンジスタの製造方法を述べる。まず、同図の工程（ａ）
及び（ｂ）において、半絶縁性基板２上に第１導電型で
あるｎ型半導体層をエピタキシャル成長させ、次の工程
（ｃ）で、エッチング処理を施すことにより、ｎ型サブ
コレクタ層４Ｌとなる部分を残して残余のｎ型半導体層
を除去する。次の工程（ｄ）において、ｎ型サブコレク
タ層４Ｌ上に、コレクタ層４を形成するためのｎ型半導
体層と、ベース層６を形成するためのｐ型半導体層、及
びエミッタ層８を形成するためのｎ型半導体層を積層さ
せる。次に工程（ｅ）において、エッチング処理を施す
ことにより、これらのｎ型半導体層及びｐ型半導体層の
所定部分を残して残余の部分を除去することにより、ｎ
型のコレクタ層４とｐ型のベース層６及びｎ型のエミッ
タ層８を形成すると共に、ｎ型サブコレクタ層４Ｌの一
部分を露出させて前記の外部サブコレクタ部４Ｌoutと
する。そして、工程（ｆ）において、外部サブコレクタ
部４Ｌoutにコレクタ電極１４、ベース層６のうちの外
部ベース部６outにベース電極１０、エミッタ層８にエ
ミッタ電極１２を形成する。
【００２７】ここで、前述した如く、ｎ型のコレクタ層
４の層厚ｗは、ベース／コレクタ間がゼロバイアスの状
態のときに、このｎ型コレクタ層４とベース層６との接
合領域が完全に空乏化するような厚さに形成されてい
る。
４の層厚ｗは、ベース／コレクタ間がゼロバイアスの状
態のときに、このｎ型コレクタ層４とベース層６との接
合領域が完全に空乏化するような厚さに形成されてい
る。
【００２８】即ち、真空中の誘電率をε0 、ｎ型コレク
タ層４の比誘電率をεr 、その不純物濃度をＮd 、電子
の電荷をｑとすれば、ベース層６中の不純物濃度がコレ
クタ層４の不純物濃度に比べて十分に大きいときには、
ゼロバイアス状態でのコレクタ層４に生じる空乏層の幅
Ｗは、次式で近似することができる。
タ層４の比誘電率をεr 、その不純物濃度をＮd 、電子
の電荷をｑとすれば、ベース層６中の不純物濃度がコレ
クタ層４の不純物濃度に比べて十分に大きいときには、
ゼロバイアス状態でのコレクタ層４に生じる空乏層の幅
Ｗは、次式で近似することができる。
【００２９】
【数１】
【００３０】そこで、図４の工程（ａ）〜（ｃ）におい
て、コレクタ層４の層厚ｗを、この空乏層の幅Ｗと等し
いか又はそれより薄い層厚（０＜ｗ≦Ｗ）に形成してい
る。これにより、ベース／コレクタ間容量が低減され、
高周波特性のバイポーラトランジスタを実現している。
て、コレクタ層４の層厚ｗを、この空乏層の幅Ｗと等し
いか又はそれより薄い層厚（０＜ｗ≦Ｗ）に形成してい
る。これにより、ベース／コレクタ間容量が低減され、
高周波特性のバイポーラトランジスタを実現している。
【００３１】一例としてＩｎＰ系の半絶縁性基板２を用
いる一般的なヘテロ接合バイポーラトランジスタの場合
に、コレクタ層４の比誘電率εrが１３、不純物濃度が
５×１０16［ｃｍ-3］、ベース層６の不純物濃度が８×
１０18［ｃｍ-3］であれば、空乏層の幅Ｗが約１３１０
Åとなり、コレクタ層４の層厚ｗは、この空乏層幅Ｗ以
下に薄く設計される。
いる一般的なヘテロ接合バイポーラトランジスタの場合
に、コレクタ層４の比誘電率εrが１３、不純物濃度が
５×１０16［ｃｍ-3］、ベース層６の不純物濃度が８×
１０18［ｃｍ-3］であれば、空乏層の幅Ｗが約１３１０
Åとなり、コレクタ層４の層厚ｗは、この空乏層幅Ｗ以
下に薄く設計される。
【００３２】（第２の実施の形態） 本発明に係るバイ
ポーラトランジスタの第２の実施の形態を図５及び図６
に基づいて説明する。図５（ａ）はこのバイポーラトラ
ンジスタの平面図、図５（ｂ）は同図（ａ）中のＡ−Ａ
線に沿った縦断面構造を示す断面図、図６はこのバイポ
ーラトランジスタの基本的な製造方法を示す工程図であ
る。尚、図５及び図６において図１及び図２と同一又は
相当する部分を同一符号で示している。
ポーラトランジスタの第２の実施の形態を図５及び図６
に基づいて説明する。図５（ａ）はこのバイポーラトラ
ンジスタの平面図、図５（ｂ）は同図（ａ）中のＡ−Ａ
線に沿った縦断面構造を示す断面図、図６はこのバイポ
ーラトランジスタの基本的な製造方法を示す工程図であ
る。尚、図５及び図６において図１及び図２と同一又は
相当する部分を同一符号で示している。
【００３３】図５（ａ）（ｂ）において、このバイポー
ラトランジスタは、半絶縁性基板２上に、第１導電型
（ｎ型）のコレクタ層４と、第２導電型（ｐ型）のベー
ス層６と、第１導電型（ｎ型）のエミッタ層８が縦方向
に積層されている。エミッタ層８の上端にエミッタ電極
１２が形成されている。更に、コレクタ層４は、これら
の層４，６，８が縦方向に重なる部分（即ち、真性領
域）の範囲内に在る部分４inと、この真性領域の範囲外
に在る外部コレクタ部４outから成り、同図（ａ）に示
すように、外部コレクタ部４outの一端にコレクタ電極
１４が形成されている。
ラトランジスタは、半絶縁性基板２上に、第１導電型
（ｎ型）のコレクタ層４と、第２導電型（ｐ型）のベー
ス層６と、第１導電型（ｎ型）のエミッタ層８が縦方向
に積層されている。エミッタ層８の上端にエミッタ電極
１２が形成されている。更に、コレクタ層４は、これら
の層４，６，８が縦方向に重なる部分（即ち、真性領
域）の範囲内に在る部分４inと、この真性領域の範囲外
に在る外部コレクタ部４outから成り、同図（ａ）に示
すように、外部コレクタ部４outの一端にコレクタ電極
１４が形成されている。
【００３４】ベース層６は、真性領域の範囲内に在る電
流増幅に寄与する真性ベース部６inと、真性領域の範囲
外に在る外部ベース部６outから成り、同図（ｂ）に示
すように、この外部ベース部６outは、外部コレクタ部
４outのうちの薄い膜厚ｗに形成された領域上に積層さ
れて、ベース電極１０が形成されている。即ち、外部コ
レクタ部４outのうち、少なくとも外部ベース部６outが
積層される領域は薄い膜厚ｗで形成されており、この膜
厚ｗは、ベース／コレクタ間がゼロバイアスの状態のと
きに、コレクタ層４とベース層６との接合領域が完全に
空乏化するような厚さに形成されている。
流増幅に寄与する真性ベース部６inと、真性領域の範囲
外に在る外部ベース部６outから成り、同図（ｂ）に示
すように、この外部ベース部６outは、外部コレクタ部
４outのうちの薄い膜厚ｗに形成された領域上に積層さ
れて、ベース電極１０が形成されている。即ち、外部コ
レクタ部４outのうち、少なくとも外部ベース部６outが
積層される領域は薄い膜厚ｗで形成されており、この膜
厚ｗは、ベース／コレクタ間がゼロバイアスの状態のと
きに、コレクタ層４とベース層６との接合領域が完全に
空乏化するような厚さに形成されている。
【００３５】ここで、コレクタ層４とベース層６及びエ
ミッタ層８は、半絶縁性基板２の材質に応じて、図１及
び図２を参照しながら説明されたバイポーラトランジス
タと同様の化合物半導体が適用される。
ミッタ層８は、半絶縁性基板２の材質に応じて、図１及
び図２を参照しながら説明されたバイポーラトランジス
タと同様の化合物半導体が適用される。
【００３６】次に、図６に基づいてこのバイポーラトラ
ンジスタの製造方法を述べる。まず、同図の工程（ａ）
及び（ｂ）において、半絶縁性基板２上に第１導電型で
あるｎ型半導体層をエピタキシャル成長させ、工程
（ｃ）で、エッチング処理を施すことにより、このｎ型
半導体層のうち前記真性領域に対応する部分を除いて残
余の部分を膜厚ｗに薄くする。次の工程（ｄ）におい
て、このｎ型半導体層上に、ベース層６を形成するため
の第２導電型であるｐ型半導体層と、エミッタ層８を形
成するための第２導電型であるｎ型半導体層を積層させ
る。次に工程（ｅ）において、これらのｎ型半導体層及
びｐ型半導体層の所定部分を残して残余の部分を除去す
ることにより、ｎ型のコレクタ層４とｐ型のベース層６
及びｎ型のエミッタ層８を形成する。そして、工程
（ｆ）において、外部ベース部６outの一端にベース電
極１０、外部ベース部６outの積層していない外部コレ
クタ部４out（図５（ａ）参照）にコレクタ電極１４、
エミッタ層８にエミッタ電極１２を夫々形成する。
ンジスタの製造方法を述べる。まず、同図の工程（ａ）
及び（ｂ）において、半絶縁性基板２上に第１導電型で
あるｎ型半導体層をエピタキシャル成長させ、工程
（ｃ）で、エッチング処理を施すことにより、このｎ型
半導体層のうち前記真性領域に対応する部分を除いて残
余の部分を膜厚ｗに薄くする。次の工程（ｄ）におい
て、このｎ型半導体層上に、ベース層６を形成するため
の第２導電型であるｐ型半導体層と、エミッタ層８を形
成するための第２導電型であるｎ型半導体層を積層させ
る。次に工程（ｅ）において、これらのｎ型半導体層及
びｐ型半導体層の所定部分を残して残余の部分を除去す
ることにより、ｎ型のコレクタ層４とｐ型のベース層６
及びｎ型のエミッタ層８を形成する。そして、工程
（ｆ）において、外部ベース部６outの一端にベース電
極１０、外部ベース部６outの積層していない外部コレ
クタ部４out（図５（ａ）参照）にコレクタ電極１４、
エミッタ層８にエミッタ電極１２を夫々形成する。
【００３７】ここで、工程（ｃ）において成形されるｎ
型半導体層の薄い部分、即ち、外部ベース部６outの下
に存在する外部コレクタ部４outの薄い膜厚ｗは、前述
した如く、ベース／コレクタ間がゼロバイアスの状態
で、コレクタ層４が完全に空乏化するような厚さに設定
されている。即ち、真空中の誘電率をε0 、コレクタ層
４の比誘電率をεr 、その不純物濃度をＮd 、電子の電
荷をｑとすれば、ベース層６中の不純物濃度がコレクタ
層４の不純物濃度に比べて十分に大きいときには、ゼロ
バイアス状態でのコレクタ層４に生じる空乏層の幅Ｗ
は、前記式（１）で近似することができる。そこで、外
部ベース部６outに接合する外部コレクタ部４outの層厚
ｗをこの空乏層の幅Ｗと等しいか又はそれより薄い厚さ
（０＜ｗ≦Ｗ）に形成している。これにより、ベース／
コレクタ間容量が低減され、高周波特性のバイポーラト
ランジスタを実現している。
型半導体層の薄い部分、即ち、外部ベース部６outの下
に存在する外部コレクタ部４outの薄い膜厚ｗは、前述
した如く、ベース／コレクタ間がゼロバイアスの状態
で、コレクタ層４が完全に空乏化するような厚さに設定
されている。即ち、真空中の誘電率をε0 、コレクタ層
４の比誘電率をεr 、その不純物濃度をＮd 、電子の電
荷をｑとすれば、ベース層６中の不純物濃度がコレクタ
層４の不純物濃度に比べて十分に大きいときには、ゼロ
バイアス状態でのコレクタ層４に生じる空乏層の幅Ｗ
は、前記式（１）で近似することができる。そこで、外
部ベース部６outに接合する外部コレクタ部４outの層厚
ｗをこの空乏層の幅Ｗと等しいか又はそれより薄い厚さ
（０＜ｗ≦Ｗ）に形成している。これにより、ベース／
コレクタ間容量が低減され、高周波特性のバイポーラト
ランジスタを実現している。
【００３８】（第３の実施の形態） 本発明に係るバイ
ポーラトランジスタの第３の実施の形態を図７及び図８
に基づいて説明する。図７（ａ）はこのバイポーラトラ
ンジスタの平面図、図７（ｂ）は同図（ａ）中のＡ−Ａ
線に沿った縦断面構造を示す断面図、図８はこのバイポ
ーラトランジスタの基本的な製造方法を示す工程図であ
る。尚、図７及び図８において図３及び図４と同一又は
相当する部分を同一符号で示している。
ポーラトランジスタの第３の実施の形態を図７及び図８
に基づいて説明する。図７（ａ）はこのバイポーラトラ
ンジスタの平面図、図７（ｂ）は同図（ａ）中のＡ−Ａ
線に沿った縦断面構造を示す断面図、図８はこのバイポ
ーラトランジスタの基本的な製造方法を示す工程図であ
る。尚、図７及び図８において図３及び図４と同一又は
相当する部分を同一符号で示している。
【００３９】図７（ａ）（ｂ）において、このバイポー
ラトランジスタは、半絶縁性基板２上に、第１導電型
（ｎ型）のサブコレクタ層４Ｌと、第１の導電型（ｎ
型）のコレクタ層４と、第２導電型（ｐ型）のベース層
６及び第１導電型（ｎ型）のエミッタ層８が縦方向に積
層されている。
ラトランジスタは、半絶縁性基板２上に、第１導電型
（ｎ型）のサブコレクタ層４Ｌと、第１の導電型（ｎ
型）のコレクタ層４と、第２導電型（ｐ型）のベース層
６及び第１導電型（ｎ型）のエミッタ層８が縦方向に積
層されている。
【００４０】サブコレクタ層４Ｌは、これらの層４Ｌ，
４，６，８が縦方向に重なる領域（真性領域）の範囲内
に在る部分４Ｌinと、この真性領域の範囲外に在る薄い
膜厚の外部サブコレクタ部４Ｌoutとから成り、この外
部サブコレクタ部４Ｌoutの一端にコレクタ電極１４が
形成されている。コレクタ層４とベース層６は、夫々真
性領域の範囲内に在る部分４inと真性ベース部６in、こ
の真性領域の範囲外に在る外部コレクタ部４outと外部
ベース部６outから成り、図７（ｂ）に示す如く、外部
コレクタ部４outと外部ベース部６outが、コレクタ電極
１４の設けられていない外部サブコレクタ部４Ｌoutの
領域上に積層している。そして、外部ベース部６outに
ベース電極１０、エミッタ層８にエミッタ電極１２が形
成されている。尚、コレクタ層４の膜厚ｗは、ベース／
コレクタ間がゼロバイアスの状態で、コレクタ層４とベ
ース層６との接合領域が完全に空乏化するような厚さに
形成されている。
４，６，８が縦方向に重なる領域（真性領域）の範囲内
に在る部分４Ｌinと、この真性領域の範囲外に在る薄い
膜厚の外部サブコレクタ部４Ｌoutとから成り、この外
部サブコレクタ部４Ｌoutの一端にコレクタ電極１４が
形成されている。コレクタ層４とベース層６は、夫々真
性領域の範囲内に在る部分４inと真性ベース部６in、こ
の真性領域の範囲外に在る外部コレクタ部４outと外部
ベース部６outから成り、図７（ｂ）に示す如く、外部
コレクタ部４outと外部ベース部６outが、コレクタ電極
１４の設けられていない外部サブコレクタ部４Ｌoutの
領域上に積層している。そして、外部ベース部６outに
ベース電極１０、エミッタ層８にエミッタ電極１２が形
成されている。尚、コレクタ層４の膜厚ｗは、ベース／
コレクタ間がゼロバイアスの状態で、コレクタ層４とベ
ース層６との接合領域が完全に空乏化するような厚さに
形成されている。
【００４１】ここで、バッファ層４Ｌとコレクタ層４と
ベース層６及びエミッタ層８は、半絶縁性基板２の材質
に応じて、第２の実施の形態と同様の化合物半導体が適
用される。
ベース層６及びエミッタ層８は、半絶縁性基板２の材質
に応じて、第２の実施の形態と同様の化合物半導体が適
用される。
【００４２】次に、図８に基づいてこのバイポーラトラ
ンジスタの製造方法を述べる。まず、同図の工程（ａ）
及び（ｂ）において、半絶縁性基板２上に第１導電型で
あるｎ型半導体層をエピタキシャル成長させ、工程
（ｃ）で、エッチング処理を施すことにより、このｎ型
半導体層のうち前記真性領域に対応する部分を除いて残
余の部分を所定の薄い膜厚にする。次の工程（ｄ）にお
いて、このｎ型半導体層上に、コレクタ層４を形成する
ための第１導電型であるｎ型半導体層と、ベース層６を
形成するための第２導電型であるｐ型半導体層と、エミ
ッタ層８を形成するための第２導電型であるｎ型半導体
層を積層させる。次に工程（ｅ）において、これらのｎ
型半導体層及びｐ型半導体層の所定部分を残して残余の
部分を除去することにより、ｎ型のサブコレクタ層４Ｌ
と、ｎ型のコレクタ層４と、ｐ型のベース層６及びｎ型
のエミッタ層８を形成する。そして、工程（ｆ）におい
て、外部ベース部６outの一端にベース電極１０、外部
ベース部６outの積層していない外部コレクタ部４out
（図７（ａ）参照）にコレクタ電極１４、エミッタ層８
にエミッタ電極１２を形成する。
ンジスタの製造方法を述べる。まず、同図の工程（ａ）
及び（ｂ）において、半絶縁性基板２上に第１導電型で
あるｎ型半導体層をエピタキシャル成長させ、工程
（ｃ）で、エッチング処理を施すことにより、このｎ型
半導体層のうち前記真性領域に対応する部分を除いて残
余の部分を所定の薄い膜厚にする。次の工程（ｄ）にお
いて、このｎ型半導体層上に、コレクタ層４を形成する
ための第１導電型であるｎ型半導体層と、ベース層６を
形成するための第２導電型であるｐ型半導体層と、エミ
ッタ層８を形成するための第２導電型であるｎ型半導体
層を積層させる。次に工程（ｅ）において、これらのｎ
型半導体層及びｐ型半導体層の所定部分を残して残余の
部分を除去することにより、ｎ型のサブコレクタ層４Ｌ
と、ｎ型のコレクタ層４と、ｐ型のベース層６及びｎ型
のエミッタ層８を形成する。そして、工程（ｆ）におい
て、外部ベース部６outの一端にベース電極１０、外部
ベース部６outの積層していない外部コレクタ部４out
（図７（ａ）参照）にコレクタ電極１４、エミッタ層８
にエミッタ電極１２を形成する。
【００４３】ここで、前述した如く、コレクタ層４の層
厚ｗは、ベース／コレクタ間がゼロバイアスの状態のと
きに、このコレクタ層４とベース層６との接合領域が完
全に空乏化する厚さに形成されている。即ち、このコレ
クタ層４の層厚ｗは、前記式（１）で近似することがで
きる空乏層の幅Ｗと等しいか又はそれより薄い厚さ（０
＜ｗ≦Ｗ）に形成している。これにより、ベース／コレ
クタ間容量が低減され、高周波特性のバイポーラトラン
ジスタを実現している。
厚ｗは、ベース／コレクタ間がゼロバイアスの状態のと
きに、このコレクタ層４とベース層６との接合領域が完
全に空乏化する厚さに形成されている。即ち、このコレ
クタ層４の層厚ｗは、前記式（１）で近似することがで
きる空乏層の幅Ｗと等しいか又はそれより薄い厚さ（０
＜ｗ≦Ｗ）に形成している。これにより、ベース／コレ
クタ間容量が低減され、高周波特性のバイポーラトラン
ジスタを実現している。
【００４４】尚、これら本発明に係るバイポーラトラン
ジスタの第１〜第３の実施の形態によれば、コレクタ層
にイオン注入を施さないので、製造工程の簡素化を図る
ことができる。また、コレクタ層にサイドエッチングを
施す等の処理を行わないので、従来技術のようなオーバ
ーハングが発生せず、構造上信頼性の高いバイポーラト
ランジスタを実現することができる等の効果も得られ
る。
ジスタの第１〜第３の実施の形態によれば、コレクタ層
にイオン注入を施さないので、製造工程の簡素化を図る
ことができる。また、コレクタ層にサイドエッチングを
施す等の処理を行わないので、従来技術のようなオーバ
ーハングが発生せず、構造上信頼性の高いバイポーラト
ランジスタを実現することができる等の効果も得られ
る。
【００４５】
【発明の効果】以上説明したように本発明によれば、外
部ベース部にコレクタ層が接しない構造、または、外部
ベース部にコレクタ層が接合してもそのコレクタ層がゼ
ロバイアス状態で完全に空乏化する層厚であるため、ベ
ース／コレクタ間容量が非常に小さくなり、高周波特性
の優れたバイポーラトランジスタを実現することができ
る。また、コレクタ領域へのイオン注入を施さないので
製造工程が簡素化され、また、複雑な構造を有しないの
で構造上信頼性の高いバイポーラトランジスタを実現す
ることができる。また、製造工程における再成長時に、
基板表面が同一材料で覆われるため、例えば昇温時のＶ
族元素（Ｐ，Ａｓ）の蒸発を防ぐための蒸気圧制御が容
易となるという効果も得られる。
部ベース部にコレクタ層が接しない構造、または、外部
ベース部にコレクタ層が接合してもそのコレクタ層がゼ
ロバイアス状態で完全に空乏化する層厚であるため、ベ
ース／コレクタ間容量が非常に小さくなり、高周波特性
の優れたバイポーラトランジスタを実現することができ
る。また、コレクタ領域へのイオン注入を施さないので
製造工程が簡素化され、また、複雑な構造を有しないの
で構造上信頼性の高いバイポーラトランジスタを実現す
ることができる。また、製造工程における再成長時に、
基板表面が同一材料で覆われるため、例えば昇温時のＶ
族元素（Ｐ，Ａｓ）の蒸発を防ぐための蒸気圧制御が容
易となるという効果も得られる。
【図１】バイポーラトランジスタの一形態の構造を説明
するための平面図及び断面図である。
するための平面図及び断面図である。
【図２】バイポーラトランジスタの一形態の製造方法を
説明するために一部分を断面にて示す工程図である。
説明するために一部分を断面にて示す工程図である。
【図３】本発明に係るバイポーラトランジスタの第１の
実施の形態に係るバイポーラトランジスタの構造を説明
するための平面図及び断面図である。
実施の形態に係るバイポーラトランジスタの構造を説明
するための平面図及び断面図である。
【図４】本発明に係るバイポーラトランジスタの第１の
実施の形態に係るバイポーラトランジスタの製造方法を
説明するために一部分を断面にて示す工程図である。
実施の形態に係るバイポーラトランジスタの製造方法を
説明するために一部分を断面にて示す工程図である。
【図５】本発明に係るバイポーラトランジスタの第２の
実施の形態に係るバイポーラトランジスタの構造を説明
するための平面図及び断面図である。
実施の形態に係るバイポーラトランジスタの構造を説明
するための平面図及び断面図である。
【図６】本発明に係るバイポーラトランジスタの第２の
実施の形態に係るバイポーラトランジスタの製造方法を
説明するために一部分を断面にて示す工程図である。
実施の形態に係るバイポーラトランジスタの製造方法を
説明するために一部分を断面にて示す工程図である。
【図７】本発明に係るバイポーラトランジスタの第３の
実施の形態に係るバイポーラトランジスタの構造を説明
するための平面図及び断面図である。
実施の形態に係るバイポーラトランジスタの構造を説明
するための平面図及び断面図である。
【図８】本発明に係るバイポーラトランジスタの第３の
実施の形態に係るバイポーラトランジスタの製造方法を
説明するために一部分を断面にて示す工程図である。
実施の形態に係るバイポーラトランジスタの製造方法を
説明するために一部分を断面にて示す工程図である。
２…半絶縁性基板、４…コレクタ層、４out…外部コレ
クタ部、４Ｌ…サブコレクタ層、４Ｌout…外部サブコ
レクタ部、６…ベース層、６in…真性ベース部、６out
…外部ベース部、８…エミッタ層、１０…ベース電極、
１２…エミッタ電極、１４…コレクタ電極。
クタ部、４Ｌ…サブコレクタ層、４Ｌout…外部サブコ
レクタ部、６…ベース層、６in…真性ベース部、６out
…外部ベース部、８…エミッタ層、１０…ベース電極、
１２…エミッタ電極、１４…コレクタ電極。
フロントページの続き (56)参考文献 特開 平６−168954（ＪＰ，Ａ) 特開 平１−241166（ＪＰ，Ａ) 特開 平６−338515（ＪＰ，Ａ) 特開 平７−273125（ＪＰ，Ａ) 特開 平９−246281（ＪＰ，Ａ) 特開 昭62−81759（ＪＰ，Ａ) 特開 昭63−318778（ＪＰ，Ａ) 特開 昭60−7771（ＪＰ，Ａ) 特開 昭64−28958（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/205 H01L 29/737
Claims (4)
- 【請求項１】 第１導電型のコレクタ層と、第２導電型
のベース層と、第１導電型のエミッタ層とが積層された
積層構造を有するバイポーラトランジスタであって、 前記ベース層は、前記エミッタ層と前記コレクタ層に接
合して電流増幅に寄与する真性ベース部と、ベースコン
タクトが設けられる外部ベース部とを有しており、 前記コレクタ層は、前記真性ベース部に接合する部分
と、前記外部ベース部に接合してｐｎ接合を形成すると
共に半絶縁性基板上に形成された外部コレクタ部とを有
しており、 前記ベース層の不純物濃度は、 【数１】 が近似的に成り立つ程度に前記コレクタ層の不純物濃度
Ｎdより高く決定されており、ε0は真空中の誘電率であ
り、εrは前記コレクタ層の比誘電率であり、ｑは電子
の電荷であり、前記外部ベース部に接合する 前記外部コレクタ部の層厚
は、前記外部ベース部に接合する前記外部コレクタ部に
おいてベースコレクタ間がゼロバイアスの状態で完全に
空乏化するように前記Ｗ以下に決定されている、ことを
特徴とするバイポーラトランジスタ。 - 【請求項２】 前記コレクタ層下に第１導電型のサブコ
レクタ層が形成されることを特徴とする請求項１に記載
のバイポーラトランジスタ。 - 【請求項３】 前記コレクタ層がＧａＩｎＡｓ、前記ベ
ース層がＧａＩｎＡｓ、前記エミッタ層がＩｎＰ又はＡ
ｌＩｎＡｓを主体として構成されることを特徴とする請
求項１または請求項２に記載のバイポーラトランジス
タ。 - 【請求項４】 前記コレクタ層がＧａＡｓ、前記ベース
層がＧａＡｓ、前記エミッタ層がＡｌＧａＡｓＰ又はＧ
ａＩｎＰを主体として構成されることを特徴とする請求
項１または請求項２に記載のバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34609796A JP3355622B2 (ja) | 1996-12-25 | 1996-12-25 | バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34609796A JP3355622B2 (ja) | 1996-12-25 | 1996-12-25 | バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189616A JPH10189616A (ja) | 1998-07-21 |
| JP3355622B2 true JP3355622B2 (ja) | 2002-12-09 |
Family
ID=18381120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34609796A Expired - Lifetime JP3355622B2 (ja) | 1996-12-25 | 1996-12-25 | バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355622B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3945303B2 (ja) | 2002-04-19 | 2007-07-18 | 住友電気工業株式会社 | ヘテロ接合バイポーラトランジスタ |
-
1996
- 1996-12-25 JP JP34609796A patent/JP3355622B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189616A (ja) | 1998-07-21 |
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