JPS6314418A - 半導体基板 - Google Patents
半導体基板Info
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- JPS6314418A JPS6314418A JP15852486A JP15852486A JPS6314418A JP S6314418 A JPS6314418 A JP S6314418A JP 15852486 A JP15852486 A JP 15852486A JP 15852486 A JP15852486 A JP 15852486A JP S6314418 A JPS6314418 A JP S6314418A
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Links
- 239000000758 substrate Substances 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 239000013078 crystal Substances 0.000 claims abstract description 63
- 150000001875 compounds Chemical class 0.000 claims abstract description 12
- 238000010030 laminating Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 22
- 238000000034 method Methods 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 230000008646 thermal stress Effects 0.000 abstract description 2
- 229910021480 group 4 element Inorganic materials 0.000 abstract 3
- 238000003475 lamination Methods 0.000 abstract 3
- 229910006939 Si0.5Ge0.5 Inorganic materials 0.000 abstract 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000035882 stress Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000001404 mediated effect Effects 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、異種基板上に■−ｖ族半導体を形成した半
導体基板に関するものである。
導体基板に関するものである。
シリコン（Ｓｌ）結晶上に、ＧａＡａなどのｍ−ｖ族半
導体材料の結晶を成長する技術は、半導体基板の低コス
ト化、量的規模の拡大、軽量化等から要請されていた。
導体材料の結晶を成長する技術は、半導体基板の低コス
ト化、量的規模の拡大、軽量化等から要請されていた。
これを達成する技術としてはＳｉ結晶とＧａＡｓ結晶の
間にある格子定数の差（〜４％）と熱膨張係数の差（２
，６Ｘ１０−’（’Ｃ−１）と５．９Ｘ１０−’（’Ｃ
−１））を緩和するための整合領域を挿入する方法がこ
れまで行表われていた。
間にある格子定数の差（〜４％）と熱膨張係数の差（２
，６Ｘ１０−’（’Ｃ−１）と５．９Ｘ１０−’（’Ｃ
−１））を緩和するための整合領域を挿入する方法がこ
れまで行表われていた。
なお、この種の技術としては、例えばＡｐｐｌ。
Ｐｈｙ＠、 Ｌｅｔｔ ４８（６） 、 １９８６．２
．１０． ＰｄＩ２−４１４等が知られている。
．１０． ＰｄＩ２−４１４等が知られている。
Ｓｉ単結晶とＧａＡｓ単結晶の間にある格子定数と熱膨
張係数差によって例えばｓｉ基板上にＧａＡａの結晶が
成長できたとしても、成長したＧａＡｓ単結晶は極めて
大きな応力を受けて結晶欠陥の発生あるいは結晶の破壊
が生じることが知られている。
張係数差によって例えばｓｉ基板上にＧａＡａの結晶が
成長できたとしても、成長したＧａＡｓ単結晶は極めて
大きな応力を受けて結晶欠陥の発生あるいは結晶の破壊
が生じることが知られている。
したがってこの応力発生を小さくするために第３図に示
すようにＳｉ基板１とＧａＡｓ層２との間にＧｅ層３あ
るいは第４図に示すように第１の超格子層３１および第
２の超格子層３２を形成する方法が行なわれている。例
えば第３図に示す半導体基板では、Ｇｅ層３はＧａＡｍ
と極めて格子定数が近く、Ｇｓ単結晶上には良質のＧａ
Ａｍ結晶が成長できるため、応力発生を防ぐだけのＧｏ
層３がＳｉ結晶上に成長すれば、Ｓｉ結晶上にもよいＧ
ａＡｓ結晶が成長できると考えられてきた。しかし、Ｓ
ｉ結晶とＧｅ結晶の間には格子定数の差および熱膨張係
数の差があるため、Ｇｅ層３と、ＧａＡｓ層２との膜厚
の和が数μｍ以上となると、結晶のクラックが発生する
ことが実験的に知られている。また、上記問題点を解決
するために超格子層３１゜３２を格子整合層として用い
ることが試みられている。その−例として第４図に示す
ようにＳｉ基板１上にＧａＰ薄Ｒ４、ＧａＰ／ＧａＡｓ
□、５Ｐ□、５超格子層３１を０．２μｍ 、 Ｇａ
Ａａ □、５ Ｐ□、５／ＧａＡｍ超格子層３２を０．
２μｍ成長した後、ＧａＡｍ層２を成長すると、ＧａＰ
薄層４が８１と結晶格子定数が等しく、段々に格子定数
をＡｓとＰの原子数比を変えるととによってＧａＡａに
近づけつつ超格子層３１．３２を形成するので、超格子
層３１．３２の界面で結晶欠陥が面内方向に曲げられて
その上の層に欠陥が発達しにくくなシ、表面のＧａＡｓ
層２に欠陥の少ない結晶が成長できることになる。超格
子層３１゜３２を必要とする理由は、ＳｉとＧａＡａの
格子定数の差が４％と大きいため、２段階の格子定数を
変えた超格子層３１．３２を設けることによって欠陥発
生を防ぐことができる。
すようにＳｉ基板１とＧａＡｓ層２との間にＧｅ層３あ
るいは第４図に示すように第１の超格子層３１および第
２の超格子層３２を形成する方法が行なわれている。例
えば第３図に示す半導体基板では、Ｇｅ層３はＧａＡｍ
と極めて格子定数が近く、Ｇｓ単結晶上には良質のＧａ
Ａｍ結晶が成長できるため、応力発生を防ぐだけのＧｏ
層３がＳｉ結晶上に成長すれば、Ｓｉ結晶上にもよいＧ
ａＡｓ結晶が成長できると考えられてきた。しかし、Ｓ
ｉ結晶とＧｅ結晶の間には格子定数の差および熱膨張係
数の差があるため、Ｇｅ層３と、ＧａＡｓ層２との膜厚
の和が数μｍ以上となると、結晶のクラックが発生する
ことが実験的に知られている。また、上記問題点を解決
するために超格子層３１゜３２を格子整合層として用い
ることが試みられている。その−例として第４図に示す
ようにＳｉ基板１上にＧａＰ薄Ｒ４、ＧａＰ／ＧａＡｓ
□、５Ｐ□、５超格子層３１を０．２μｍ 、 Ｇａ
Ａａ □、５ Ｐ□、５／ＧａＡｍ超格子層３２を０．
２μｍ成長した後、ＧａＡｍ層２を成長すると、ＧａＰ
薄層４が８１と結晶格子定数が等しく、段々に格子定数
をＡｓとＰの原子数比を変えるととによってＧａＡａに
近づけつつ超格子層３１．３２を形成するので、超格子
層３１．３２の界面で結晶欠陥が面内方向に曲げられて
その上の層に欠陥が発達しにくくなシ、表面のＧａＡｓ
層２に欠陥の少ない結晶が成長できることになる。超格
子層３１゜３２を必要とする理由は、ＳｉとＧａＡａの
格子定数の差が４％と大きいため、２段階の格子定数を
変えた超格子層３１．３２を設けることによって欠陥発
生を防ぐことができる。
従来技術の例として第４図に用いているＧａＰ 。
ＧａＡａ□、５Ｐｇ、５は用いているＰの原子が極めて
反応性が大きく、その成長に用いられる気相成長装置の
内壁に付着しやすく、またその除去のために空気中に開
放させると発火するという危険性があシ、蓮めて取扱い
が困難な点が生産性を考慮したとき、大きな問題となっ
ていた。
反応性が大きく、その成長に用いられる気相成長装置の
内壁に付着しやすく、またその除去のために空気中に開
放させると発火するという危険性があシ、蓮めて取扱い
が困難な点が生産性を考慮したとき、大きな問題となっ
ていた。
また、第３図において用いられるＧｅは、ＧａＡｓとの
間では格子定数と熱膨張係数の整合性がよいが、Ｓｌと
の間は整合性がよく々いので、Ｇａ層とＧａＡｍ層との
厚みの和が３μｍ程度以上になると、ＧａＡｓ層内にク
ラックが発生するようになるので、良質な結晶が得られ
ない。という問題があった。
間では格子定数と熱膨張係数の整合性がよいが、Ｓｌと
の間は整合性がよく々いので、Ｇａ層とＧａＡｍ層との
厚みの和が３μｍ程度以上になると、ＧａＡｓ層内にク
ラックが発生するようになるので、良質な結晶が得られ
ない。という問題があった。
この発明は、上記のようガ問題点を解消するためになさ
れたもので、８１結晶とＧａＡｍ結晶との間の格子整合
を容易にできるとともに熱的応力をも緩和して良質なＧ
ａＡｓ結晶を成長させる格子整合層を有する半導体基板
を得ることを目的とする。
れたもので、８１結晶とＧａＡｍ結晶との間の格子整合
を容易にできるとともに熱的応力をも緩和して良質なＧ
ａＡｓ結晶を成長させる格子整合層を有する半導体基板
を得ることを目的とする。
この発明に係る半導体基板は、Ｓ１基板と化合物半導体
との間に、Ｓｉと■−ｖ族元素との混晶体を多層積層し
てなる格子整合層を介在させたものである。
との間に、Ｓｉと■−ｖ族元素との混晶体を多層積層し
てなる格子整合層を介在させたものである。
この発明における半導体基板は、格子整合層によシＳｌ
基板と化合物半導体との間の格子整合が容易となシ、格
子定数の差および熱膨張係数の差が段階的に整合される
。
基板と化合物半導体との間の格子整合が容易となシ、格
子定数の差および熱膨張係数の差が段階的に整合される
。
以下、図面を用いてこの発明の実施例を詳細に説明する
。
。
第１図はこの発明による半導体基板の一実施例を示す断
面図であり、前述の図と同一部分には同一符号を付しで
ある。同図において、８１基板１とＧｅ層３との間には
、Ｓｉと、■−ｖ族元索として例えばＧｅとのＳＩＧ＠
混晶体からなる超格子層５が形成されている。この超格
子層５は、Ｓｌ基板１上側からＳ ｉ ／ Ｓ ｌ ６
．５Ｇａ □、５の混晶比からなる第１の超格子層５ａ
が１００〜数１０ＯＡの厚さで積層形成され、さらにそ
の上面にＳ ｉ Ｏ，５Ｇｏ ６，５７Ｇｅの混晶比か
らなる第２の超格子層５ｂが１００〜数１ｏＯＡの厚さ
で積層形成されて構成されている。そして、この超格子
層５上にはＧｏ層３および化合物半導体としてのＧａＡ
ｓ層２がそれぞれ順次積層形成されている。
面図であり、前述の図と同一部分には同一符号を付しで
ある。同図において、８１基板１とＧｅ層３との間には
、Ｓｉと、■−ｖ族元索として例えばＧｅとのＳＩＧ＠
混晶体からなる超格子層５が形成されている。この超格
子層５は、Ｓｌ基板１上側からＳ ｉ ／ Ｓ ｌ ６
．５Ｇａ □、５の混晶比からなる第１の超格子層５ａ
が１００〜数１０ＯＡの厚さで積層形成され、さらにそ
の上面にＳ ｉ Ｏ，５Ｇｏ ６，５７Ｇｅの混晶比か
らなる第２の超格子層５ｂが１００〜数１ｏＯＡの厚さ
で積層形成されて構成されている。そして、この超格子
層５上にはＧｏ層３および化合物半導体としてのＧａＡ
ｓ層２がそれぞれ順次積層形成されている。
このような構成において、Ｓｉ基板１とＧｅ層３との間
に設けた超格子層５はＳｉ基板１側がＳｌの混晶比が大
きいＳ １ ／ Ｓ ｉ □、５ Ｇａ Ｏ，Ｓ混晶体
からなる第１の超格子層５ａと、ＧａＡｓ層２側にＧｅ
の混晶比が大きいＳｉｇ、５Ｇ６．５／Ｇ＠混晶体から
々る第２の超格子層５ｂとで構成されるので、Ｓ１０，
５Ｇｅ□、５混晶体によって格子整合が図られ、格子定
数の差および熱膨張係数の差が小さくなシ、次いでｓｌ
Ｑ、ＳＧＯ，Ｓ混晶体とＳＳ基板１との界面の格子整合
も同時に図られる。この結果Ｓｉ基板１上に形成された
超格子層５上にＧａＡｓ層２を数μｍから１０μｍ以上
の厚さに成長しても、０６層３上にＧａＡｓ層２を成長
する場合と同様の結晶性の良好なＧａＡｓ層２が成長で
きる。
に設けた超格子層５はＳｉ基板１側がＳｌの混晶比が大
きいＳ １ ／ Ｓ ｉ □、５ Ｇａ Ｏ，Ｓ混晶体
からなる第１の超格子層５ａと、ＧａＡｓ層２側にＧｅ
の混晶比が大きいＳｉｇ、５Ｇ６．５／Ｇ＠混晶体から
々る第２の超格子層５ｂとで構成されるので、Ｓ１０，
５Ｇｅ□、５混晶体によって格子整合が図られ、格子定
数の差および熱膨張係数の差が小さくなシ、次いでｓｌ
Ｑ、ＳＧＯ，Ｓ混晶体とＳＳ基板１との界面の格子整合
も同時に図られる。この結果Ｓｉ基板１上に形成された
超格子層５上にＧａＡｓ層２を数μｍから１０μｍ以上
の厚さに成長しても、０６層３上にＧａＡｓ層２を成長
する場合と同様の結晶性の良好なＧａＡｓ層２が成長で
きる。
第２図はこの発明による半導体基板の他の実施例を示す
断面図であシ、前述の図と同一部分には同一符号を付し
である。同図において、Ｓｉ基板１とＧｅ層３との間に
形成する５ｉＧｅ混晶体からなる超格子層５′はＳｉ基
板１上側からＧｅ層３の方向に向って５ｉｘＧｅ１−ｘ
の混晶比Ｘの値を１がら０の範囲（ＸＩ＞Ｘ２＞Ｘ３＞
・・・・・・・・・）Ｘｎ）Ｋ小細みに分割し、それぞ
れ１００〜数１００Ｘの厚さで第３の超格子層（Ｓｉ／
５ｉｘＩＧｅｌ−ｘｌ）５ｅ 、第４の超格子層（５１
ｘＩＧ＠１−ｚｌ／５ｉｘ２Ｇ＠１−ｘ２） ５ｄ 、
第５の超格子層（５ｉｚ２Ｇ＠１−ｘ２／５ｉｘ３Ｇｅ
ｌ−ｘ３）５＠および第６の超格子層（５ｉｚ３Ｇｅｌ
−ｚ３／５ｌｘ４Ｇｅｌ −ｘ４） ５ ｆが順次積層
されて形成されている。
断面図であシ、前述の図と同一部分には同一符号を付し
である。同図において、Ｓｉ基板１とＧｅ層３との間に
形成する５ｉＧｅ混晶体からなる超格子層５′はＳｉ基
板１上側からＧｅ層３の方向に向って５ｉｘＧｅ１−ｘ
の混晶比Ｘの値を１がら０の範囲（ＸＩ＞Ｘ２＞Ｘ３＞
・・・・・・・・・）Ｘｎ）Ｋ小細みに分割し、それぞ
れ１００〜数１００Ｘの厚さで第３の超格子層（Ｓｉ／
５ｉｘＩＧｅｌ−ｘｌ）５ｅ 、第４の超格子層（５１
ｘＩＧ＠１−ｚｌ／５ｉｘ２Ｇ＠１−ｘ２） ５ｄ 、
第５の超格子層（５ｉｚ２Ｇ＠１−ｘ２／５ｉｘ３Ｇｅ
ｌ−ｘ３）５＠および第６の超格子層（５ｉｚ３Ｇｅｌ
−ｚ３／５ｌｘ４Ｇｅｌ −ｘ４） ５ ｆが順次積層
されて形成されている。
このような構成によれば、各超格子層５ｅ＋５ｄ＋５ｅ
、５ｆ相互間において、格子定数および熱膨張係数の整
合性が極めて良好となシ、良質なＧａＡｓ層２が成長で
きる。
、５ｆ相互間において、格子定数および熱膨張係数の整
合性が極めて良好となシ、良質なＧａＡｓ層２が成長で
きる。
これらの構成は、超格子層５，５′の最上表面にＧｅ層
を形成する構成とし、その厚さは数１００Ｘ程度以上と
するととくよって良質な単結晶構造を有するＧａＡｓ層
２が得られる。
を形成する構成とし、その厚さは数１００Ｘ程度以上と
するととくよって良質な単結晶構造を有するＧａＡｓ層
２が得られる。
また、前述した構成によるＳｉ／Ｓｉｇ、５Ｇ＠０．５
層は、格子定数の不整合性が約２％、熱膨張係数の差が
１、ｌＸ１０ ℃ とＳｉとＧｏ（またはＧａＡｓ）
との間の２．２ Ｘ １０ ℃ Ｋ比べて約１／２と
々る。この熱膨張係数の差によシ、約９００℃の８１と
５ｉＧｅの薄膜成長が行なわれたとすると、約１０−４
程度の歪みが各層間に発生するため、結晶欠陥が発生す
る。
層は、格子定数の不整合性が約２％、熱膨張係数の差が
１、ｌＸ１０ ℃ とＳｉとＧｏ（またはＧａＡｓ）
との間の２．２ Ｘ １０ ℃ Ｋ比べて約１／２と
々る。この熱膨張係数の差によシ、約９００℃の８１と
５ｉＧｅの薄膜成長が行なわれたとすると、約１０−４
程度の歪みが各層間に発生するため、結晶欠陥が発生す
る。
しかし、それぞれの層は１００〜数１０ＯＡの厚さでヘ
テロ接合を有しているので、ヘテロ接合界面を通過して
結晶欠陥は極めて伝播しにくいため、複数段の層を積層
することによって表面近くでは欠陥の極めて少ない結晶
を得ることができる。ことＫＳ１基板１と同族のＧｅと
の混晶を用いることによシ、極めて結晶構造的に不整合
を生じにくく、段階的に格子定数と熱膨張係数とを整合
させ、かつ超格子層相互間でのスベリ作用を利用して欠
陥の伝播を防止することができる。
テロ接合を有しているので、ヘテロ接合界面を通過して
結晶欠陥は極めて伝播しにくいため、複数段の層を積層
することによって表面近くでは欠陥の極めて少ない結晶
を得ることができる。ことＫＳ１基板１と同族のＧｅと
の混晶を用いることによシ、極めて結晶構造的に不整合
を生じにくく、段階的に格子定数と熱膨張係数とを整合
させ、かつ超格子層相互間でのスベリ作用を利用して欠
陥の伝播を防止することができる。
また、各層間のスベリ作用を利用する点では、（１１１
）面が最も好ましく、またＧｅ層上へのＧａＡｓ結晶成
長の点では（１００）面が好ましい。したがって、両者
の間でその主要目的に応じて（１００）面を（１１１）
面方向へ数度程度傾斜させるのがよい。
）面が最も好ましく、またＧｅ層上へのＧａＡｓ結晶成
長の点では（１００）面が好ましい。したがって、両者
の間でその主要目的に応じて（１００）面を（１１１）
面方向へ数度程度傾斜させるのがよい。
また、従来例ではＧａＡｓＰ系混晶が用いられているが
、Ｐの反応性の強さによる取扱いの困難さが、５ｉＧｅ
系超格子では全く表い。
、Ｐの反応性の強さによる取扱いの困難さが、５ｉＧｅ
系超格子では全く表い。
なお、前述した実施例においては、Ｓｉ基板上にＧａＡ
ｍ結晶を成長させる例について述べたが、ｓｉ基板上に
成長させる結晶は、ＱＩＡｓ）ｌ（限定させることな（
、ＧｅＡｇとＧｅの超格子を用いれば、さらにＧａＡｓ
を媒介としたＩｎＰ 、 ＩｎＡｓＰ 、 Ｇａ１ｎＡ
ｓＰ等の多元系■−ｖ族半導体、一般材料にも上記基板
は適用しうる。
ｍ結晶を成長させる例について述べたが、ｓｉ基板上に
成長させる結晶は、ＱＩＡｓ）ｌ（限定させることな（
、ＧｅＡｇとＧｅの超格子を用いれば、さらにＧａＡｓ
を媒介としたＩｎＰ 、 ＩｎＡｓＰ 、 Ｇａ１ｎＡ
ｓＰ等の多元系■−ｖ族半導体、一般材料にも上記基板
は適用しうる。
以上説明したようＫこの発明によれば、Ｓｉ基板と化合
物半導体との間に、Ｓｉと■−ｖ族元素との混晶体を混
晶比を変えて複数積層してなる格子整合層を設けたので
、格子定数の差および熱膨張係数の整合性が極めて良好
となシ、良質の化合物半導体が成長できるので、低コス
トで化合物半導体基板が得られ、したがってＧａＡｓ太
陽電池。
物半導体との間に、Ｓｉと■−ｖ族元素との混晶体を混
晶比を変えて複数積層してなる格子整合層を設けたので
、格子定数の差および熱膨張係数の整合性が極めて良好
となシ、良質の化合物半導体が成長できるので、低コス
トで化合物半導体基板が得られ、したがってＧａＡｓ太
陽電池。
ＧａＡｓ ＦＥＴ 、 ＧａＡｍ ＩＣ、レーザダイオ
ード等を大量かつ安価に供給することができるという極
めて優れた効果が得られる。
ード等を大量かつ安価に供給することができるという極
めて優れた効果が得られる。
第１図はこの発明による半導体基板の一実施例を示す断
面図、第２図はこの発明による半導体基板の他の実施例
を示す断面図、第３図および第４図は従来の半導体基板
を示す断面図である。 １−−−−８１基板、２ｍ ｍ ａ ａ ＧｍＡｍ層、
３・・・・Ｇｅ層、５，５′・・・・超格子層、５ａ・
・・・第１の超格子層、５ｂ・・・・第２の超格子層、
５Ｃ・・・・第３の超格子層、５ｄ・・・・第４の超格
子層、５ｅ・・・・第５の超格子層、５ｆ −・・拳
第６の超格子層。
面図、第２図はこの発明による半導体基板の他の実施例
を示す断面図、第３図および第４図は従来の半導体基板
を示す断面図である。 １−−−−８１基板、２ｍ ｍ ａ ａ ＧｍＡｍ層、
３・・・・Ｇｅ層、５，５′・・・・超格子層、５ａ・
・・・第１の超格子層、５ｂ・・・・第２の超格子層、
５Ｃ・・・・第３の超格子層、５ｄ・・・・第４の超格
子層、５ｅ・・・・第５の超格子層、５ｆ −・・拳
第６の超格子層。
Claims (3)
- （１）Ｓｉ基板上に化合物半導体を形成してなる半導体
基板において、前記Ｓｉ基板と化合物半導体との間に、
ＳｉとIII−Ｖ族元素との混晶体を混晶比を変えて複数
積層してなる格子整合層を介在させたことを特徴とする
半導体基板。 - （２）前記III−Ｖ族元素をＧｅとしたことを特徴とす
る特許請求の範囲第１項記載の半導体基板。 - （３）前記格子整合層は混晶体の混晶比を複数段に分割
し、化合物半導体の方向に向つてＳｉの混晶比率を小さ
くして積層形成したことを特徴とする特許請求の範囲第
１項記載の半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15852486A JPS6314418A (ja) | 1986-07-04 | 1986-07-04 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15852486A JPS6314418A (ja) | 1986-07-04 | 1986-07-04 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6314418A true JPS6314418A (ja) | 1988-01-21 |
Family
ID=15673618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15852486A Pending JPS6314418A (ja) | 1986-07-04 | 1986-07-04 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314418A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897367A (en) * | 1988-03-18 | 1990-01-30 | Fujitsu Limited | Process for growing gallium arsenide on silicon substrate |
| US5084411A (en) * | 1988-11-29 | 1992-01-28 | Hewlett-Packard Company | Semiconductor processing with silicon cap over Si1-x Gex Film |
| JPH05129201A (ja) * | 1991-05-31 | 1993-05-25 | Internatl Business Mach Corp <Ibm> | 多層材料及びその製造方法 |
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-
1986
- 1986-07-04 JP JP15852486A patent/JPS6314418A/ja active Pending
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