JPH01125918A - 半導体基板 - Google Patents
半導体基板Info
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- JPH01125918A JPH01125918A JP28507687A JP28507687A JPH01125918A JP H01125918 A JPH01125918 A JP H01125918A JP 28507687 A JP28507687 A JP 28507687A JP 28507687 A JP28507687 A JP 28507687A JP H01125918 A JPH01125918 A JP H01125918A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 239000000758 substrate Substances 0.000 title claims abstract description 43
- 150000001875 compounds Chemical class 0.000 claims abstract description 28
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 31
- 229910000673 Indium arsenide Inorganic materials 0.000 abstract description 10
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 abstract description 10
- 238000000034 method Methods 0.000 description 8
- 239000013078 crystal Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000348 solid-phase epitaxy Methods 0.000 description 2
- 241000282414 Homo sapiens Species 0.000 description 1
- 210000003484 anatomy Anatomy 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000010099 solid forming Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板に関し、特に、所定の基板上にバ
ッファ層を介して化合物半導体層が設けられている半導
体基板に関する。
ッファ層を介して化合物半導体層が設けられている半導
体基板に関する。
（発明の概要〕
本発明は、所定の基板上にバッファ層を介して化合物半
導体層が設けられている半導体基板において、上記バッ
ファ層の格子定数を上記化合物半導体層の格子定数より
も太き（することにより、良質の化合物半導体層が設け
られている半導体基板を提供することができるようにし
たものである。
導体層が設けられている半導体基板において、上記バッ
ファ層の格子定数を上記化合物半導体層の格子定数より
も太き（することにより、良質の化合物半導体層が設け
られている半導体基板を提供することができるようにし
たものである。
異種半導体により形成される半導体へテロ接合は、素子
を作製する上で必須のものである０例えば、この半導体
へテロ接合は、用途でいえば高速半導体素子と光半導体
素子とをモノリシック化した光電子集積回路（ＯＥＩＣ
）、種類でいえばＳｉ系素子とＧａＡｓまたはＩｎＰ系
素子とのモノリシック化など非常に広範囲かつ重要な応
用の基本となるものである。
を作製する上で必須のものである０例えば、この半導体
へテロ接合は、用途でいえば高速半導体素子と光半導体
素子とをモノリシック化した光電子集積回路（ＯＥＩＣ
）、種類でいえばＳｉ系素子とＧａＡｓまたはＩｎＰ系
素子とのモノリシック化など非常に広範囲かつ重要な応
用の基本となるものである。
ＧａＡｓ／Ｓｉヘテロ接合は、この半導体へテロ接合の
代表的な例である。このＧａＡｓ／Ｓｉヘテロ接合は、
Ｓｉ基板上にＧａＡｓ層を成長させることにより形成さ
れる。しかしながら、ＧａＡｓの格子定数は５．６５３
４人であるのに対してＳｉの格子定数は５．４３０８６
人であり、それらの差は約４％と大きいため、このＳｉ
基板上に成長されるＧａＡｓ層中の欠陥密度は大きく、
良質なＧａＡｓ層を成長することは困難である。
代表的な例である。このＧａＡｓ／Ｓｉヘテロ接合は、
Ｓｉ基板上にＧａＡｓ層を成長させることにより形成さ
れる。しかしながら、ＧａＡｓの格子定数は５．６５３
４人であるのに対してＳｉの格子定数は５．４３０８６
人であり、それらの差は約４％と大きいため、このＳｉ
基板上に成長されるＧａＡｓ層中の欠陥密度は大きく、
良質なＧａＡｓ層を成長することは困難である。
応用物理、第５５巻、第１１号（１９８６）第１０６９
頁から第１０７３真においては、このような問題を解決
することを目的とする二段階成長法について論じられて
いる。この二段階成長法は、例えばＳｉ基板上に多結晶
または非晶質の薄い例えばＧａＡｓ［を−旦成長させた
後、これをアニールすることにより固相エピタキシーを
起こさせて一応層状成長させておき、その上に能動層と
なる例えば単結晶ＧａＡｓ層を成長させる方法である。
頁から第１０７３真においては、このような問題を解決
することを目的とする二段階成長法について論じられて
いる。この二段階成長法は、例えばＳｉ基板上に多結晶
または非晶質の薄い例えばＧａＡｓ［を−旦成長させた
後、これをアニールすることにより固相エピタキシーを
起こさせて一応層状成長させておき、その上に能動層と
なる例えば単結晶ＧａＡｓ層を成長させる方法である。
しかしながら、上述の二段階成長法により成長される化
合物半導体層の品質は十分とは言えず、より良質の化合
物半導体層を成長させることが望まれていた。
合物半導体層の品質は十分とは言えず、より良質の化合
物半導体層を成長させることが望まれていた。
従って本発明の目的は、良質の化合物半導体層が設けら
れた半導体基板を提供することにある。
れた半導体基板を提供することにある。
本発明者の知見によれば、例えばＧａＡｓ層上のＳｉ層
のように、軍導体層上にこの半導体層よりも格子定数の
小さな他の半導体層を成長させると、それらの間に格子
定数の差が存在するにもかかわらず、上層の半導体層は
良質なものとなる。従って、半導体基板等の上に、最終
的に成長される化合物半導体層よりも格子定数の大きな
半導体層をバッファ層として形成し、このバッファ層の
上に化合物半導体層を成長させると良質のものが得られ
る。
のように、軍導体層上にこの半導体層よりも格子定数の
小さな他の半導体層を成長させると、それらの間に格子
定数の差が存在するにもかかわらず、上層の半導体層は
良質なものとなる。従って、半導体基板等の上に、最終
的に成長される化合物半導体層よりも格子定数の大きな
半導体層をバッファ層として形成し、このバッファ層の
上に化合物半導体層を成長させると良質のものが得られ
る。
また、単に良質の化合物半導体層を成長させるという意
味では、基板として半導体基板以外の基板を用いること
も可能である。
味では、基板として半導体基板以外の基板を用いること
も可能である。
本発明はこのような検討に基づいて案出されたものであ
る。
る。
すなわち、本発明は、所定の基板（例えばＳｉ基板１）
上にバッファＮ（例えばＩｎＡｓ層２）を介して化合物
半導体層（例えばＧａＡｓ層３）が設けられている半導
体基板において、バッファ層の格子定数が化合物半導体
層の格子定数よりも大きい半導体基板である。
上にバッファＮ（例えばＩｎＡｓ層２）を介して化合物
半導体層（例えばＧａＡｓ層３）が設けられている半導
体基板において、バッファ層の格子定数が化合物半導体
層の格子定数よりも大きい半導体基板である。
上記した手段によれば、化合物半導体層よりも格子定数
の大きいバッファ層の上にこの化合物半導体層を成長さ
せることができるので、良質の化合物半導体層が設けら
れた半導体基板を提供することができる。
の大きいバッファ層の上にこの化合物半導体層を成長さ
せることができるので、良質の化合物半導体層が設けら
れた半導体基板を提供することができる。
以下、本発明の一実施例について図面を参照して説明す
る。本実施例は、非極性半導体であるＳｉ基板上に極性
半導体であるＧａＡｓ層を形成する実施例である。
る。本実施例は、非極性半導体であるＳｉ基板上に極性
半導体であるＧａＡｓ層を形成する実施例である。
第１図に示すように、まず例えばＭＯＣＶＤ（有機金属
化学気相成長）法により、Ｓｉ基板１上に、ＧａＡｓよ
りも格子定数が大きく、しかもこのＧａＡｓと同様に極
性半導体である例えばＩｎＡｓ （格子定数＝６．０５
８５人）Ｎ２をバッファ層として成長させる。このＩｎ
Ａｓ層２の厚さは例えば数千人から３μｍ程度とするこ
とができ、また、成長は例えば成長温度５００〜５５０
℃で行うことができる。
化学気相成長）法により、Ｓｉ基板１上に、ＧａＡｓよ
りも格子定数が大きく、しかもこのＧａＡｓと同様に極
性半導体である例えばＩｎＡｓ （格子定数＝６．０５
８５人）Ｎ２をバッファ層として成長させる。このＩｎ
Ａｓ層２の厚さは例えば数千人から３μｍ程度とするこ
とができ、また、成長は例えば成長温度５００〜５５０
℃で行うことができる。
次に第２図に示すように、例えばＭＯＣＶＤ法により、
バッファ層としての上記ＩｎＡｓ層２の上にＧａＡｓ層
３を成長させる。このＧａＡｓ層３の厚さは必要に応じ
て選定することができるものであるが、例えば１μｍ程
度とすることができる。また、このＧａＡｓ層３の成長
は例えば成長温度６００〜８００“Ｃで行うことができ
る。
バッファ層としての上記ＩｎＡｓ層２の上にＧａＡｓ層
３を成長させる。このＧａＡｓ層３の厚さは必要に応じ
て選定することができるものであるが、例えば１μｍ程
度とすることができる。また、このＧａＡｓ層３の成長
は例えば成長温度６００〜８００“Ｃで行うことができ
る。
このようにして成長されるＧａＡｓ層３は、転位等の結
晶欠陥密度が小さく良質である。
晶欠陥密度が小さく良質である。
このように、本実施例によれば、ＧａＡｓよりも格子定
数が大きいＩｎＡｓＪｉ！２をバッファ層として用い、
このＩｎＡｓＪ！１２の上にＧａＡｓ層３を成長させて
いるので、格子定数が大きく異なるＳｉ基板１上に良質
なＧａＡｓ層３を成長させることができる。これによっ
て、良質なＧａＡｓ層３が設けられた半導体基板を提供
することができる。また、非極性半導体であるＳｉ基板
１上に極性半導体であるＧａＡｓ１Ｗ３を成長させると
ａｎｔｉｐｈａｓｅ ｄｏａ＋ａｉｎ （反位相領域）
が発生し、ｓｉｎｇｌｅ ｄｏｎ＋ａｉｎとはならない
が、本実施例においては、極性半導体であるＩｎＡｓＪ
ｉ２上にＧａＡｓ層３を成長させているので、このよう
な問題もない、さらに、ＧａＡｓの熱膨張係数はＳｉの
それの約２．５倍であり大きく異なるが、ＩｎＡｓの熱
膨張係数はＳｉのそれの約１．７倍でありＧａＡｓとＳ
ｉとの中間の大きさであるので、Ｓｉ基板１上にＧａＡ
ｓ層３を直接成長させる場合に比べて、Ｓｉ基板１との
熱膨張係数差に起因してＧａＡｓ層３に生じる応力を緩
和することができる。このため、ひずみやクラック等を
生じることな（ＧａＡｓ層３を例えば４μｍ程度に厚く
成長させることができる。
数が大きいＩｎＡｓＪｉ！２をバッファ層として用い、
このＩｎＡｓＪ！１２の上にＧａＡｓ層３を成長させて
いるので、格子定数が大きく異なるＳｉ基板１上に良質
なＧａＡｓ層３を成長させることができる。これによっ
て、良質なＧａＡｓ層３が設けられた半導体基板を提供
することができる。また、非極性半導体であるＳｉ基板
１上に極性半導体であるＧａＡｓ１Ｗ３を成長させると
ａｎｔｉｐｈａｓｅ ｄｏａ＋ａｉｎ （反位相領域）
が発生し、ｓｉｎｇｌｅ ｄｏｎ＋ａｉｎとはならない
が、本実施例においては、極性半導体であるＩｎＡｓＪ
ｉ２上にＧａＡｓ層３を成長させているので、このよう
な問題もない、さらに、ＧａＡｓの熱膨張係数はＳｉの
それの約２．５倍であり大きく異なるが、ＩｎＡｓの熱
膨張係数はＳｉのそれの約１．７倍でありＧａＡｓとＳ
ｉとの中間の大きさであるので、Ｓｉ基板１上にＧａＡ
ｓ層３を直接成長させる場合に比べて、Ｓｉ基板１との
熱膨張係数差に起因してＧａＡｓ層３に生じる応力を緩
和することができる。このため、ひずみやクラック等を
生じることな（ＧａＡｓ層３を例えば４μｍ程度に厚く
成長させることができる。
本実施例により得られる良質なＧａＡｓＪＩｉ ３を能
動層として用いることにより、高速半導体素子等の高性
能の半導体素子の作製が可能となる。また、この高速半
導体素子と光半導体素子とのモノリシック化により、高
性能の０ＥＩＣの実現が可能となる。
動層として用いることにより、高速半導体素子等の高性
能の半導体素子の作製が可能となる。また、この高速半
導体素子と光半導体素子とのモノリシック化により、高
性能の０ＥＩＣの実現が可能となる。
以上、本発明の一実施例について具体的に説明したが、
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づ（各種の変形が可能である。
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づ（各種の変形が可能である。
例えば、ＩｎＡｓ層２及びＧａＡｓ層３の成長はＭＢＥ
法により行ってもよい、また、ＩｎＡｓ層２は既述の二
段階成長法により成長してもよい、すなわち、まず例え
ば４００℃程度の低温で例えば厚さがｌＯＯ〜３００λ
程度の薄い非晶質のＩｎＡ’ｓ層を成長させ、これを例
えば５００〜５５０℃程度でアニールすることにより固
相エピタキシーを起こさせて単結晶化した後、この単結
晶化した薄いＩｎＡｓＭの上に例えば５００〜５５０℃
程度で所要の厚さの単結晶ＩｎＡｓ層を形成してもよい
、さらに、ＩｎＡｓ層２の代わりに例えばＩｎＰ（格子
定数−５，８６８８人）層をバッファ層として用いても
よい、また、ｓｔｚ板１の代わりに石英基板、サファイ
ア基板、５ｔｃｌ板、ガラス基板等の各種材料から成る
基板を用いることもできる。さらにまた、上述の実施例
においては、Ｓｉ基板１上にＧａＡｓ層３を形成する場
合につき説明したが、本発明は、ＧａＡｓ層３以外の各
種の化合物半導体層を成長させる場合に適用することが
できる。
法により行ってもよい、また、ＩｎＡｓ層２は既述の二
段階成長法により成長してもよい、すなわち、まず例え
ば４００℃程度の低温で例えば厚さがｌＯＯ〜３００λ
程度の薄い非晶質のＩｎＡ’ｓ層を成長させ、これを例
えば５００〜５５０℃程度でアニールすることにより固
相エピタキシーを起こさせて単結晶化した後、この単結
晶化した薄いＩｎＡｓＭの上に例えば５００〜５５０℃
程度で所要の厚さの単結晶ＩｎＡｓ層を形成してもよい
、さらに、ＩｎＡｓ層２の代わりに例えばＩｎＰ（格子
定数−５，８６８８人）層をバッファ層として用いても
よい、また、ｓｔｚ板１の代わりに石英基板、サファイ
ア基板、５ｔｃｌ板、ガラス基板等の各種材料から成る
基板を用いることもできる。さらにまた、上述の実施例
においては、Ｓｉ基板１上にＧａＡｓ層３を形成する場
合につき説明したが、本発明は、ＧａＡｓ層３以外の各
種の化合物半導体層を成長させる場合に適用することが
できる。
本発明によれば、バッファ層の格子定数が化合物半導体
層の格子定数よりも大きいので、良質の化合物半導体層
が設けられた半導体基板を提供することができる。
層の格子定数よりも大きいので、良質の化合物半導体層
が設けられた半導体基板を提供することができる。
第１図及び第２図は本発明の一実施例による半導体基板
の形成方法を工程順に説明するための断面図である。 図面における主要な符号の説明 １：Ｓｉ基板、 ２ ： ＩｎＡｓ層（バッファ層）
３：ＧａＡｓＪＩｉ（化合物半導体Ｎ）。 代理人 弁理士 杉 浦 正 知 −ｔ’剖Ｌしク１ 第１図 一実先１９Ｊ 第２図 手続補正量 目 昭和６３年 ２月２５日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年特許願第２８５０７６号 ２、発明の名称 半導体基板 ３、補正をする者 事件との。関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
８）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 〒１７０ 住所 東京都豊島区東池袋１丁目４８番ｌＯ号６、補正
の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 （１）明細書第５真下から２行目のＥ数千人」を「数人
」と補正します。 （２）同第６頁１行目の「５００〜５５０」を「４４０
〜７００」と補正します。 （３）同第６真下から１行目の「反位相領域」を「異な
った方向を持つ相が存在する領域」と補正します。 （４）同第７頁１１行目の「程度」をｒ程度以上」と補
正します。 （５）同第８頁１２行目の「さらに」を「また、ＩｎＡ
ｓ層２の厚さを数原子層程度まで薄くしてもよい。 さらに」と補正します。 以上
の形成方法を工程順に説明するための断面図である。 図面における主要な符号の説明 １：Ｓｉ基板、 ２ ： ＩｎＡｓ層（バッファ層）
３：ＧａＡｓＪＩｉ（化合物半導体Ｎ）。 代理人 弁理士 杉 浦 正 知 −ｔ’剖Ｌしク１ 第１図 一実先１９Ｊ 第２図 手続補正量 目 昭和６３年 ２月２５日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年特許願第２８５０７６号 ２、発明の名称 半導体基板 ３、補正をする者 事件との。関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
８）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 〒１７０ 住所 東京都豊島区東池袋１丁目４８番ｌＯ号６、補正
の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 （１）明細書第５真下から２行目のＥ数千人」を「数人
」と補正します。 （２）同第６頁１行目の「５００〜５５０」を「４４０
〜７００」と補正します。 （３）同第６真下から１行目の「反位相領域」を「異な
った方向を持つ相が存在する領域」と補正します。 （４）同第７頁１１行目の「程度」をｒ程度以上」と補
正します。 （５）同第８頁１２行目の「さらに」を「また、ＩｎＡ
ｓ層２の厚さを数原子層程度まで薄くしてもよい。 さらに」と補正します。 以上
Claims (1)
- 所定の基板上にバッファ層を介して化合物半導体層が
設けられている半導体基板において、上記バッファ層の
格子定数が上記化合物半導体層の格子定数よりも大きい
ことを特徴とする半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285076A JP2959767B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体基板並びに半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285076A JP2959767B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体基板並びに半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125918A true JPH01125918A (ja) | 1989-05-18 |
| JP2959767B2 JP2959767B2 (ja) | 1999-10-06 |
Family
ID=17686836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285076A Expired - Lifetime JP2959767B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体基板並びに半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959767B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022564A (ja) * | 2012-07-18 | 2014-02-03 | Asahi Kasei Corp | 化合物半導体基板及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210675A (ja) * | 1985-03-15 | 1986-09-18 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| JPS6211221A (ja) * | 1985-07-08 | 1987-01-20 | Sharp Corp | 分子線エピタキシヤル成長方法 |
| JPS62229821A (ja) * | 1985-12-16 | 1987-10-08 | Fujitsu Ltd | Ｍｂｅ法による多元混晶の成長方法 |
-
1987
- 1987-11-11 JP JP62285076A patent/JP2959767B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210675A (ja) * | 1985-03-15 | 1986-09-18 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| JPS6211221A (ja) * | 1985-07-08 | 1987-01-20 | Sharp Corp | 分子線エピタキシヤル成長方法 |
| JPS62229821A (ja) * | 1985-12-16 | 1987-10-08 | Fujitsu Ltd | Ｍｂｅ法による多元混晶の成長方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022564A (ja) * | 2012-07-18 | 2014-02-03 | Asahi Kasei Corp | 化合物半導体基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959767B2 (ja) | 1999-10-06 |
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