JPH01143235A - エピタキシヤル成長用結晶基板 - Google Patents
エピタキシヤル成長用結晶基板Info
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- JPH01143235A JPH01143235A JP30039987A JP30039987A JPH01143235A JP H01143235 A JPH01143235 A JP H01143235A JP 30039987 A JP30039987 A JP 30039987A JP 30039987 A JP30039987 A JP 30039987A JP H01143235 A JPH01143235 A JP H01143235A
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- Japan
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- single crystal
- crystal
- srtio3
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- epitaxial
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- Pending
Links
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、種々のデバイスを搭載するための結晶基板と
して使用されるチタン酸ストロチウム（化学式：５ｒＴ
ｉＯ：＋）エピタキシャル成長用結晶基板に関するもの
である。
して使用されるチタン酸ストロチウム（化学式：５ｒＴ
ｉＯ：＋）エピタキシャル成長用結晶基板に関するもの
である。
５ｒＴｉＯ，結晶基板としては、従来、ベルヌーイ法で
製造された単結晶インゴットを０．５〜１ｍｍ程の厚さ
に切断し、その表面をミラーポリッシュした円板状のも
のが使用される。現在まで、単結晶製造技術等の進展に
より、長さ２０〜２５ｍｍ、直径１０〜１５ｍｍ、重量
ｌＯ〜２０ｇのインゴットが得られるに至っている。し
かし次の点については未解決の問題として残されている
。
製造された単結晶インゴットを０．５〜１ｍｍ程の厚さ
に切断し、その表面をミラーポリッシュした円板状のも
のが使用される。現在まで、単結晶製造技術等の進展に
より、長さ２０〜２５ｍｍ、直径１０〜１５ｍｍ、重量
ｌＯ〜２０ｇのインゴットが得られるに至っている。し
かし次の点については未解決の問題として残されている
。
即ち、■高価であること、■結晶欠陥、特に転位、の密
度が高いこと、■大形、少なくとも２インチ以上、のち
のが得られないこと、である。■の点はデバイスの低コ
スト化を進めるうえで問題となる。また５ｒＴｉＯ，は
、高融点である（融点約２０５０℃）ため単結晶製造の
間の熱環境が厳しくなり、転位が導入され易い。基板中
の多数の転位は、エピタキシャル成長を通じて薄層へ継
承され、電気的光学的特性の不均一さを招き、また信頼
性を低下させる原因となる。又■の点は、デバイス実現
の可否を左右する重要な課題であるが、製造技術上の制
約から２インチ径以上のものは未だに得られていない。
度が高いこと、■大形、少なくとも２インチ以上、のち
のが得られないこと、である。■の点はデバイスの低コ
スト化を進めるうえで問題となる。また５ｒＴｉＯ，は
、高融点である（融点約２０５０℃）ため単結晶製造の
間の熱環境が厳しくなり、転位が導入され易い。基板中
の多数の転位は、エピタキシャル成長を通じて薄層へ継
承され、電気的光学的特性の不均一さを招き、また信頼
性を低下させる原因となる。又■の点は、デバイス実現
の可否を左右する重要な課題であるが、製造技術上の制
約から２インチ径以上のものは未だに得られていない。
本発明は、これらの欠点を解決するために提案されたも
ので、安価で、大形で、かつ低結晶欠陥密度のＳｒＴｉ
Ｏ３結晶基板を得ることを目的とする。
ので、安価で、大形で、かつ低結晶欠陥密度のＳｒＴｉ
Ｏ３結晶基板を得ることを目的とする。
上記の目的を達成するため、本発明は、大形で且つ低欠
陥密度の得られ易い材料の単結晶上に格子整合条件下で
５ｒＴｉＯ，エピタキシャル成長層を形成させたことを
特徴とするエピタキシャル成長用結晶基板を発明の要旨
とするものである。
陥密度の得られ易い材料の単結晶上に格子整合条件下で
５ｒＴｉＯ，エピタキシャル成長層を形成させたことを
特徴とするエピタキシャル成長用結晶基板を発明の要旨
とするものである。
単結晶として、Ｓｉ単結晶、またはＢｉ２Ｏ３単結晶、
またはＧａＰ単結晶の（１１１）面を用い、それに格子
整合条件で接するＳ ｒ Ｔ ｉ Ｏ３の（１００）層
を形成することが出来る。ここで、ＳｒＴｉＯ３、Ｓｉ
、Ｂｉｚ ＯｚおよびＧａＰの格子常数７はそれぞれ、
３．９０２人、５．４２０人。
またはＧａＰ単結晶の（１１１）面を用い、それに格子
整合条件で接するＳ ｒ Ｔ ｉ Ｏ３の（１００）層
を形成することが出来る。ここで、ＳｒＴｉＯ３、Ｓｉ
、Ｂｉｚ ＯｚおよびＧａＰの格子常数７はそれぞれ、
３．９０２人、５．４２０人。
５．５２５人および５．４３６人である。ヘテロエピタ
キシーの基本は格子整合が良いことである。
キシーの基本は格子整合が良いことである。
格子不整合率が大きいと成長層に過大な歪が導入され、
欠陥やクラックを発生させる原因となる。
欠陥やクラックを発生させる原因となる。
上記の不整合率は極めて小さいため、高品質の５ｒＴｉ
ｏ、、エピタキシャル層を形成できる。次に本発明の実
施例について説明する。尚、実施例は一つの例示であっ
て、本発明の精神を逸脱しない範囲で、種々の変更或は
改良を行いうる事は言うまでもない。
ｏ、、エピタキシャル層を形成できる。次に本発明の実
施例について説明する。尚、実施例は一つの例示であっ
て、本発明の精神を逸脱しない範囲で、種々の変更或は
改良を行いうる事は言うまでもない。
（実施例〕
実施例を第１図により説明する。図に於てｌは５ｉ（Ｉ
ＩＩ）単結晶、２はＳｒＴｉＯ３（１００）エピタキシ
ャル層である。実施例では、直径２インチ、厚さ０．３
ｍｍの無転位Ｓｉ単結晶上にスパッター法で、厚さ２〜
５μｍの５ｒＴｉＯ３層をエピタキシャル成長させた。
ＩＩ）単結晶、２はＳｒＴｉＯ３（１００）エピタキシ
ャル層である。実施例では、直径２インチ、厚さ０．３
ｍｍの無転位Ｓｉ単結晶上にスパッター法で、厚さ２〜
５μｍの５ｒＴｉＯ３層をエピタキシャル成長させた。
得られた５ｒＴｉｏｚ５の転位密度をエッチビット法に
より調べたところ、１０：ｌ ｃｍ−３以下であった。
より調べたところ、１０：ｌ ｃｍ−３以下であった。
また反射Ｘ線トポグラフ法でも同様転位密度が極めて低
いことが確認された。かくして、従来のＳｒＴｉＯ３単
結晶基板より安価であり、しかも大形で無転位のものが
容易に入手可能なＳｉ単結晶を使用した、結晶欠陥の極
めて少ない５ｒＴｉＯ，エピタキシャル結晶基板を取得
できた。さらには、ＢｉｚＯ＊（１１１）単結晶、およ
びＧａＰ（１１１）単結晶上に５ｒＴｉＯ３層を、気相
法で形成した５ｒＴｉｅ３エピタキシヤル結晶基板にお
いても、同様の効果が観察された。
いことが確認された。かくして、従来のＳｒＴｉＯ３単
結晶基板より安価であり、しかも大形で無転位のものが
容易に入手可能なＳｉ単結晶を使用した、結晶欠陥の極
めて少ない５ｒＴｉＯ，エピタキシャル結晶基板を取得
できた。さらには、ＢｉｚＯ＊（１１１）単結晶、およ
びＧａＰ（１１１）単結晶上に５ｒＴｉＯ３層を、気相
法で形成した５ｒＴｉｅ３エピタキシヤル結晶基板にお
いても、同様の効果が観察された。
以上説明したように、本発明に依れば安価で、大形で、
且つ無欠陥密度の５ｒＴｉＯ，、単結晶インゴットがな
くとも、安価で、大形で、且つ低欠陥密度の５ｒＴｉＯ
，エピタキシャル結晶基板が容易に取得できるため、こ
れを種々のエレクトロニックデバイスを搭載するための
結晶基板として用いれば極めて有効である。特に、転位
温度が９０にの酸化物高温超伝導体、たとえばＢａ２Ｙ
Ｃｕ ３０ Ｘ 、のエピタキシャル薄膜成長用の結晶
基板として本発明のエピタキシャル結晶基板を使用すれ
ば、大面積で、且つ低欠陥密度の薄膜超伝導素子を安価
に提供できる利点がある。
且つ無欠陥密度の５ｒＴｉＯ，、単結晶インゴットがな
くとも、安価で、大形で、且つ低欠陥密度の５ｒＴｉＯ
，エピタキシャル結晶基板が容易に取得できるため、こ
れを種々のエレクトロニックデバイスを搭載するための
結晶基板として用いれば極めて有効である。特に、転位
温度が９０にの酸化物高温超伝導体、たとえばＢａ２Ｙ
Ｃｕ ３０ Ｘ 、のエピタキシャル薄膜成長用の結晶
基板として本発明のエピタキシャル結晶基板を使用すれ
ば、大面積で、且つ低欠陥密度の薄膜超伝導素子を安価
に提供できる利点がある。
第１図は本発明の５ｒＴｉＯ，エピタキシャル結晶基板
の実施例を示す。 ■・・・Ｓｉ単結晶、２・・・５ｒＴｉ○３エピタキシ
ャル層
の実施例を示す。 ■・・・Ｓｉ単結晶、２・・・５ｒＴｉ○３エピタキシ
ャル層
Claims (4)
- （１）単結晶と、これに格子整合条件で接するチタン酸
ストロンチウム（ＳｒＴｉＯ＿３）層から成ることを特
徴とするエピタキシャル成長用結晶基板。 - （２）単結晶として、シリコン（Ｓｉ）を用いることを
特徴とする特許請求の範囲第１項記載のエピタキシャル
成長用結晶基板。 - （３）単結晶として、３２酸化ビスマス（Ｂｉ＿２Ｏ＿
３）を用いることを特徴とする特許請求の範囲第１項記
載のエピタキシャル成長用結晶基板。 - （４）単結晶として、リン化ガリウム（ＧａＰ）を用い
ることを特徴とする特許請求の範囲第１項記載のエピタ
キシャル成長用結晶基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30039987A JPH01143235A (ja) | 1987-11-28 | 1987-11-28 | エピタキシヤル成長用結晶基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30039987A JPH01143235A (ja) | 1987-11-28 | 1987-11-28 | エピタキシヤル成長用結晶基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143235A true JPH01143235A (ja) | 1989-06-05 |
Family
ID=17884320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30039987A Pending JPH01143235A (ja) | 1987-11-28 | 1987-11-28 | エピタキシヤル成長用結晶基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143235A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002097871A3 (en) * | 2001-05-29 | 2003-06-12 | Motorola Inc | Structure and method for fabricating semiconductor devices |
| WO2004017398A2 (en) | 2002-08-16 | 2004-02-26 | Intel Corporation | Semiconductor-on-insulator device and method of its manufacture |
-
1987
- 1987-11-28 JP JP30039987A patent/JPH01143235A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002097871A3 (en) * | 2001-05-29 | 2003-06-12 | Motorola Inc | Structure and method for fabricating semiconductor devices |
| WO2004017398A2 (en) | 2002-08-16 | 2004-02-26 | Intel Corporation | Semiconductor-on-insulator device and method of its manufacture |
| WO2004017398A3 (en) * | 2002-08-16 | 2004-06-10 | Intel Corp | Semiconductor-on-insulator device and method of its manufacture |
| US7427538B2 (en) | 2002-08-16 | 2008-09-23 | Intel Corporation | Semiconductor on insulator apparatus and method |
| US7671414B2 (en) | 2002-08-16 | 2010-03-02 | Intel Corporation | Semiconductor on insulator apparatus |
| US7875932B2 (en) | 2002-08-16 | 2011-01-25 | Intel Corporation | Semiconductor on insulator apparatus |
| US8173495B2 (en) | 2002-08-16 | 2012-05-08 | Intel Corporation | Semiconductor on insulator |
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