JPH07170000A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07170000A JPH07170000A JP5316636A JP31663693A JPH07170000A JP H07170000 A JPH07170000 A JP H07170000A JP 5316636 A JP5316636 A JP 5316636A JP 31663693 A JP31663693 A JP 31663693A JP H07170000 A JPH07170000 A JP H07170000A
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Abstract
(57)【要約】
【目的】 半導体基板上にＩＩＩ−Ｖ族化合物半導体層
を形成し、この化合物半導体層を磁気検出素子として機
能させる半導体装置において、該素子の端子部のエッチ
ング形状が順メサ形状となるようにする。 【構成】 Ｓｉ基板１の（１００）面上にＧａＡｓ層を
形成し、それをＳｉ基板１の 【外８】 面に対して直交するようにパターニングし、十字形状と
してホール素子２６ａを形成し、磁気検出が可能なホー
ルＩＣを形成する。そのエッチングの際に、入力端子２
４および出力端子２５との接続部となるホール素子２６
ａの引出し部２２および２３の一部を［０１０］方向と
［００１］方向へエッチングするようにした。これによ
り、そのエッチング面は順メサ形状となり、その上に積
層した配線等の断切れを防止することができる。
を形成し、この化合物半導体層を磁気検出素子として機
能させる半導体装置において、該素子の端子部のエッチ
ング形状が順メサ形状となるようにする。 【構成】 Ｓｉ基板１の（１００）面上にＧａＡｓ層を
形成し、それをＳｉ基板１の 【外８】 面に対して直交するようにパターニングし、十字形状と
してホール素子２６ａを形成し、磁気検出が可能なホー
ルＩＣを形成する。そのエッチングの際に、入力端子２
４および出力端子２５との接続部となるホール素子２６
ａの引出し部２２および２３の一部を［０１０］方向と
［００１］方向へエッチングするようにした。これによ
り、そのエッチング面は順メサ形状となり、その上に積
層した配線等の断切れを防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、基板上に形成されたＩ
ＩＩ−Ｖ族化合物半導体からなる素子の構造に関し、特
に磁気検出素子に用いた場合に好適なものに関する。
ＩＩ−Ｖ族化合物半導体からなる素子の構造に関し、特
に磁気検出素子に用いた場合に好適なものに関する。
【０００２】
【従来技術】従来、例えば特開平３−２０４９７２号公
報にて開示されているように、シリコン基板上にＭＯＣ
ＶＤ等のエピタキシャル成長法を用いて堆積したＧａＡ
ｓを、エッチング加工したホール素子が知られている。
これは、オリエンテーションフラットが
報にて開示されているように、シリコン基板上にＭＯＣ
ＶＤ等のエピタキシャル成長法を用いて堆積したＧａＡ
ｓを、エッチング加工したホール素子が知られている。
これは、オリエンテーションフラットが
【０００３】
【外１】
【０００４】面のＳｉウエハの（１００）面上にＧａＡ
ｓを形成し、前記オリエンテーションフラットに対して
ホール素子の十字形が直交するようにエッチングを行う
ことで、ホール素子の十字型のクロス部分に表出する結
晶面を制御するようにしてエッチング形状ばらつきを抑
えて、検出する磁気がゼロのときに発生する不平衡電圧
を抑えるようにしたものである。
ｓを形成し、前記オリエンテーションフラットに対して
ホール素子の十字形が直交するようにエッチングを行う
ことで、ホール素子の十字型のクロス部分に表出する結
晶面を制御するようにしてエッチング形状ばらつきを抑
えて、検出する磁気がゼロのときに発生する不平衡電圧
を抑えるようにしたものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記公
報によるホール素子は、上述したように不平衡電圧を抑
えることができるものの以下のような問題がある。図２
（ｂ）に従来のホール素子形状を示し、図４に図２
（ｂ）のＹ部の拡大図を、図５（ｄ）に図４のＢ−Ｂの
断面ＳＥＭ像を示す。この断面ＳＥＭ像より、
報によるホール素子は、上述したように不平衡電圧を抑
えることができるものの以下のような問題がある。図２
（ｂ）に従来のホール素子形状を示し、図４に図２
（ｂ）のＹ部の拡大図を、図５（ｄ）に図４のＢ−Ｂの
断面ＳＥＭ像を示す。この断面ＳＥＭ像より、
【０００６】
【外２】
【０００７】方向にエッチングしたその断面は、逆メサ
形状となりその上に形成した配線３３が断切れをおこし
ていることが分かる。この逆メサ形状は、ＧａＡｓのエ
ッチング異方性によるものである。すなわち、ＧａＡｓ
をホール素子形状（十字形）に加工の際、メサ型にエッ
チングしようとすると、エッチング形状に方向性が生
じ、
形状となりその上に形成した配線３３が断切れをおこし
ていることが分かる。この逆メサ形状は、ＧａＡｓのエ
ッチング異方性によるものである。すなわち、ＧａＡｓ
をホール素子形状（十字形）に加工の際、メサ型にエッ
チングしようとすると、エッチング形状に方向性が生
じ、
【０００８】
【外３】
【０００９】方向にメサエッチングを行った場合には
（１１１）Ａ面（Ｇａが現れる面）により順メサ形状部
を得ることができるが、この面が表出するとともに該面
よりもエッチング速度の遅い
（１１１）Ａ面（Ｇａが現れる面）により順メサ形状部
を得ることができるが、この面が表出するとともに該面
よりもエッチング速度の遅い
【００１０】
【外４】
【００１１】Ａ面が現れることにより、逆メサ形状部も
生じてしまうためである。従って、その上に積層する配
線はカバレージ不良となり、配線の断切れが発生してし
まう。このカバレージ不良を避けるために、他の方向か
ら配線を引き出すことも考えられるが、その場合、設計
の自由度が減少し、更に配線形成後に配線を保護するた
めのパッシベーション膜を形成しても、逆メサ形状の部
分でのカバレージが悪く、その部分からの水分等の侵入
により配線腐食等が生じ、信頼性上の問題となる事が懸
念される。
生じてしまうためである。従って、その上に積層する配
線はカバレージ不良となり、配線の断切れが発生してし
まう。このカバレージ不良を避けるために、他の方向か
ら配線を引き出すことも考えられるが、その場合、設計
の自由度が減少し、更に配線形成後に配線を保護するた
めのパッシベーション膜を形成しても、逆メサ形状の部
分でのカバレージが悪く、その部分からの水分等の侵入
により配線腐食等が生じ、信頼性上の問題となる事が懸
念される。
【００１２】従って、本発明は、半導体基板上にＩＩＩ
−Ｖ族化合物半導体層を形成し、この化合物半導体層を
磁気検出素子として機能させる半導体装置において、該
素子の端子部のエッチング形状が逆メサ形状ではなく、
順メサ形状となるようにすることを目的とする。
−Ｖ族化合物半導体層を形成し、この化合物半導体層を
磁気検出素子として機能させる半導体装置において、該
素子の端子部のエッチング形状が逆メサ形状ではなく、
順メサ形状となるようにすることを目的とする。
【００１３】
【課題を解決するための手段】従って、本発明による半
導体装置は、半導体基板と、磁気的物理量を電気的物理
量に変換する活性層として、該半導体基板の一主面上に
ＩＩＩ−Ｖ族化合物半導体により、少なくとも対向する
二組の辺を有する島形状に形成された磁気検出素子部
と、前記磁気検出素子部の前記対向する二組の辺のうち
一方の組の辺に電気的に接続された入力端子と、前記磁
気検出素子部の前記対向する二組の辺のうち他方の組の
辺に電気的に接続された出力端子とを備え、前記入力端
子と出力端子との間の前記磁気検出素子の全ての交差部
に、所定のエッチング液に対して等しいエッチング速度
を有する結晶面を表出させた半導体装置において、前記
入力端子と出力端子との接続部である前記ＩＩＩ−Ｖ族
化合物半導体からなる磁気検出部の引出し部は、前記結
晶面とは異なる面方位を有すると共に、該面方位は前記
エッチング液に対し順メサ形状となることを特徴とす
る。
導体装置は、半導体基板と、磁気的物理量を電気的物理
量に変換する活性層として、該半導体基板の一主面上に
ＩＩＩ−Ｖ族化合物半導体により、少なくとも対向する
二組の辺を有する島形状に形成された磁気検出素子部
と、前記磁気検出素子部の前記対向する二組の辺のうち
一方の組の辺に電気的に接続された入力端子と、前記磁
気検出素子部の前記対向する二組の辺のうち他方の組の
辺に電気的に接続された出力端子とを備え、前記入力端
子と出力端子との間の前記磁気検出素子の全ての交差部
に、所定のエッチング液に対して等しいエッチング速度
を有する結晶面を表出させた半導体装置において、前記
入力端子と出力端子との接続部である前記ＩＩＩ−Ｖ族
化合物半導体からなる磁気検出部の引出し部は、前記結
晶面とは異なる面方位を有すると共に、該面方位は前記
エッチング液に対し順メサ形状となることを特徴とす
る。
【００１４】さらに、前記引出し部の結晶面は、前記磁
気検出素子部の全ての交差部に表出させる結晶面とはほ
ぼ４５度の角度をなすようにするとよい。次に、本発明
による半導体装置の製造方法は、半導体基板の一主面上
にＩＩＩ−Ｖ族化合物半導体の層を形成する工程と、Ｉ
ＩＩ−Ｖ族化合物半導体の層を少なくとも対向する二組
の辺を有する島形状にエッチングすることにより、磁気
的物理量を電気的物理量に変換する活性層としての磁気
検出素子部を形成する工程と、前記磁気検出素子部の前
記対向する二組の辺のうち一方の組の辺に電気的に接続
する入力端子を形成する工程と、前記磁気検出素子部の
前記対向する二組の辺のうち他方の組の辺に電気的に接
続する出力端子を形成する工程とを備え、前記エッチン
グ工程は、前記入力端子と前記出力端子との間の前記磁
気検出部の全ての交差部に、エッチング液に対して等し
いエッチング速度を有する結晶面を表出するようにする
とともに、前記入力端子と出力端子との接続部である前
記ＩＩＩ−Ｖ族化合物半導体の引出し部は、前記結晶面
とは方向が異なり、前記エッチング液に対して順メサ形
状となる結晶面を表出させることを特徴とする。
気検出素子部の全ての交差部に表出させる結晶面とはほ
ぼ４５度の角度をなすようにするとよい。次に、本発明
による半導体装置の製造方法は、半導体基板の一主面上
にＩＩＩ−Ｖ族化合物半導体の層を形成する工程と、Ｉ
ＩＩ−Ｖ族化合物半導体の層を少なくとも対向する二組
の辺を有する島形状にエッチングすることにより、磁気
的物理量を電気的物理量に変換する活性層としての磁気
検出素子部を形成する工程と、前記磁気検出素子部の前
記対向する二組の辺のうち一方の組の辺に電気的に接続
する入力端子を形成する工程と、前記磁気検出素子部の
前記対向する二組の辺のうち他方の組の辺に電気的に接
続する出力端子を形成する工程とを備え、前記エッチン
グ工程は、前記入力端子と前記出力端子との間の前記磁
気検出部の全ての交差部に、エッチング液に対して等し
いエッチング速度を有する結晶面を表出するようにする
とともに、前記入力端子と出力端子との接続部である前
記ＩＩＩ−Ｖ族化合物半導体の引出し部は、前記結晶面
とは方向が異なり、前記エッチング液に対して順メサ形
状となる結晶面を表出させることを特徴とする。
【００１５】
【作用および効果】本発明によると、半導体基板上に形
成したＩＩＩ−Ｖ族化合物半導体の層からなる磁気検出
素子部の入力端子および出力端子と接続部される引出し
部に、前記磁気検出素子部の全ての交差部に表出させる
結晶面とは、異なるとともに上記エッチング液に対して
順メサ形状となる結晶面を表出させるようにしているた
め、そのエッチング形状は逆メサ形状にはならず、順メ
サ形状となる。従って、引出し部上に形成する配線の断
切れが起こらず、信頼性の高い半導体装置を提供するこ
とができる。
成したＩＩＩ−Ｖ族化合物半導体の層からなる磁気検出
素子部の入力端子および出力端子と接続部される引出し
部に、前記磁気検出素子部の全ての交差部に表出させる
結晶面とは、異なるとともに上記エッチング液に対して
順メサ形状となる結晶面を表出させるようにしているた
め、そのエッチング形状は逆メサ形状にはならず、順メ
サ形状となる。従って、引出し部上に形成する配線の断
切れが起こらず、信頼性の高い半導体装置を提供するこ
とができる。
【００１６】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。本実施例におけるホール素子の向きは図１のよ
うになる。尚、本実施例では、Ｓｉ基板上に形成するＩ
ＩＩ−Ｖ族化合物半導体として、ＧａＡｓを用いたもの
について説明する。ＧａＡｓホール素子２６ａをエッチ
ング液によりメサエッチングして形成する場合、活性層
のパターン配置によってはエッチングの異方性から誘因
される幾何学的不均一性が活性層形状に現れてしまい、
不平衡電圧発生の原因となる。従って、不平衡電圧で小
さく抑えるためには、エッチングの異方性が現れないよ
うに十字のパターン形状を配置する必要がある。従っ
て、図１に示すようにＳｉ基板の（１００）面上にＧａ
Ａｓホール素子を形成する本実施例の場合では、ホール
素子の十字形パターンにおける入力端子間方向あるいは
出力端子方向の一方向がＳｉ基板の
明する。本実施例におけるホール素子の向きは図１のよ
うになる。尚、本実施例では、Ｓｉ基板上に形成するＩ
ＩＩ−Ｖ族化合物半導体として、ＧａＡｓを用いたもの
について説明する。ＧａＡｓホール素子２６ａをエッチ
ング液によりメサエッチングして形成する場合、活性層
のパターン配置によってはエッチングの異方性から誘因
される幾何学的不均一性が活性層形状に現れてしまい、
不平衡電圧発生の原因となる。従って、不平衡電圧で小
さく抑えるためには、エッチングの異方性が現れないよ
うに十字のパターン形状を配置する必要がある。従っ
て、図１に示すようにＳｉ基板の（１００）面上にＧａ
Ａｓホール素子を形成する本実施例の場合では、ホール
素子の十字形パターンにおける入力端子間方向あるいは
出力端子方向の一方向がＳｉ基板の
【００１７】
【外５】
【００１８】面に対して直交するように配置している。
すなわち、ホール素子とＳｉ基板の
すなわち、ホール素子とＳｉ基板の
【００１９】
【外６】
【００２０】面に設けられたオリエンテーションフラッ
トとのなす角αを９０度としなければならない。さら
に、図１等に示す入力端子２４及び出力端子２５との接
続部である引き出し部２２，２３の入力端子２４及び出
力端子２５の引き出し方向のエッチング方位は、ホール
素子２６ａの十字形の交差部に表れる面方位と異なり
［０１０］方向および［００１］方向へのエッチングと
なり、図に示す三角形状となっている。このような方向
にメサエッチングを施すと、ＧａＡｓの
トとのなす角αを９０度としなければならない。さら
に、図１等に示す入力端子２４及び出力端子２５との接
続部である引き出し部２２，２３の入力端子２４及び出
力端子２５の引き出し方向のエッチング方位は、ホール
素子２６ａの十字形の交差部に表れる面方位と異なり
［０１０］方向および［００１］方向へのエッチングと
なり、図に示す三角形状となっている。このような方向
にメサエッチングを施すと、ＧａＡｓの
【００２１】
【外７】
【００２２】Ａ面が出現せず、順テーパのついた順メサ
形状となる。これにより、その上へ積層した膜のカバレ
ージが良好となり、入力端子２４及び出力端子２５に相
当するＭｏ配線３３の段切れを防止することができる。
これを図３、図５のホール素子を示す図にて表す。図３
は図２（ａ）のＸ部の拡大図であり、出力部となる引き
出し部２３ａの上面図および断面図である。図５は、そ
れぞれ（ａ），（ｂ）図が本実施例構造であり、
（ｃ），（ｄ）図が従来構造であり、図５は図３のＡ−
Ａおよび図４のＢ−Ｂで示す部分の断面ＳＥＭ像であ
る。図５からも明らかなように、本実施例による引き出
し部の形状は、従来構造と違って順メサ形状となり、そ
の上に積層する配線も、断切れは起きていない。
形状となる。これにより、その上へ積層した膜のカバレ
ージが良好となり、入力端子２４及び出力端子２５に相
当するＭｏ配線３３の段切れを防止することができる。
これを図３、図５のホール素子を示す図にて表す。図３
は図２（ａ）のＸ部の拡大図であり、出力部となる引き
出し部２３ａの上面図および断面図である。図５は、そ
れぞれ（ａ），（ｂ）図が本実施例構造であり、
（ｃ），（ｄ）図が従来構造であり、図５は図３のＡ−
Ａおよび図４のＢ−Ｂで示す部分の断面ＳＥＭ像であ
る。図５からも明らかなように、本実施例による引き出
し部の形状は、従来構造と違って順メサ形状となり、そ
の上に積層する配線も、断切れは起きていない。
【００２３】図６は、本発明の実施例の一つであるホー
ルＩＣの模式的な構造断面図である。本装置は、ＧａＡ
ｓホール素子２、ラテラル（横型）ＰＮＰバイポーラト
ランジスタ３、ラテラル（横型）ＮＰＮバイポーラトラ
ンジスタ４、およびコンデンサ素子７などが同一基板上
に形成されている。このＩＣの製造過程を大雑把に図７
〜図１１に示す。
ルＩＣの模式的な構造断面図である。本装置は、ＧａＡ
ｓホール素子２、ラテラル（横型）ＰＮＰバイポーラト
ランジスタ３、ラテラル（横型）ＮＰＮバイポーラトラ
ンジスタ４、およびコンデンサ素子７などが同一基板上
に形成されている。このＩＣの製造過程を大雑把に図７
〜図１１に示す。
【００２４】まず、図７に示すように、Ｐ伝導型のＳｉ
基板１に周知の半導体加工技術を用いてトランジスタ
３、４、コンデンサ素子７、を形成する。そして表面に
酸化膜１０を形成して、ホール素子２を形成する部分に
ＧａＡｓ素子成長用の窓２１を設ける。次に、図８に示
すように、その開口部分にＴＥＧａ（トリエチルガリウ
ム）とＡｓＨ3 （アルシン）を原料ガスとしてＧａＡｓ
膜２６をヘテロエピタキシャル成膜させる。なお、Ｓｉ
基板はこのＧａＡｓ膜がヘテロ接合できるように、予め
その主面が（１００）面に対して＜０１１＞方向に４°
±１°傾斜させたものを用いている。
基板１に周知の半導体加工技術を用いてトランジスタ
３、４、コンデンサ素子７、を形成する。そして表面に
酸化膜１０を形成して、ホール素子２を形成する部分に
ＧａＡｓ素子成長用の窓２１を設ける。次に、図８に示
すように、その開口部分にＴＥＧａ（トリエチルガリウ
ム）とＡｓＨ3 （アルシン）を原料ガスとしてＧａＡｓ
膜２６をヘテロエピタキシャル成膜させる。なお、Ｓｉ
基板はこのＧａＡｓ膜がヘテロ接合できるように、予め
その主面が（１００）面に対して＜０１１＞方向に４°
±１°傾斜させたものを用いている。
【００２５】次に、図９に示すように成長したＧａＡｓ
膜を図１に示すホール素子形状にフォトリソグラフィに
よりメサエッチングを行い、ＧａＡｓホール素子２６ａ
を形成する。尚、順メサ形状にエッチングするために、
ここで用いるエッチング液は硫酸（Ｈ2 ＳＯ4 ）、過酸
化水素水（Ｈ2 Ｏ2 ）、水（Ｈ2 Ｏ）の体積比がＨ2Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２０：１：２０の液を使用す
る。
膜を図１に示すホール素子形状にフォトリソグラフィに
よりメサエッチングを行い、ＧａＡｓホール素子２６ａ
を形成する。尚、順メサ形状にエッチングするために、
ここで用いるエッチング液は硫酸（Ｈ2 ＳＯ4 ）、過酸
化水素水（Ｈ2 Ｏ2 ）、水（Ｈ2 Ｏ）の体積比がＨ2Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２０：１：２０の液を使用す
る。
【００２６】その後、図１０に示すようにリフトオフ法
を用いてＡｕ／ＡｕＧｅ電極３０をホール素子２６ａに
形成する。このＡｕ／ＡｕＧｅ電極３０の具体的な構造
は、先ずホール素子にＡｕＧｅの薄膜を形成し、その上
にＡｕの層を形成する積層構造としている。次にプラズ
マＣＶＤ法等で絶縁分離のための窒化珪素膜２８を堆積
させ、ホトリソグラフィドライエッチング法で不必要な
部分を除去する。その後、図１１に示すようにＳｉバイ
ポーラＩＣ側へＡｌ合金配線３２を形成した後、ホール
素子２６ａのコンタクト部３０の窒化珪素膜を除去しＭ
ｏ配線３３にてホール素子とＡｌ合金配線を接続する。
そして、図４のように全体に窒化珪素膜の保護膜８を形
成し、４５０°、３０分のアニールを行なって装置を完
成する。
を用いてＡｕ／ＡｕＧｅ電極３０をホール素子２６ａに
形成する。このＡｕ／ＡｕＧｅ電極３０の具体的な構造
は、先ずホール素子にＡｕＧｅの薄膜を形成し、その上
にＡｕの層を形成する積層構造としている。次にプラズ
マＣＶＤ法等で絶縁分離のための窒化珪素膜２８を堆積
させ、ホトリソグラフィドライエッチング法で不必要な
部分を除去する。その後、図１１に示すようにＳｉバイ
ポーラＩＣ側へＡｌ合金配線３２を形成した後、ホール
素子２６ａのコンタクト部３０の窒化珪素膜を除去しＭ
ｏ配線３３にてホール素子とＡｌ合金配線を接続する。
そして、図４のように全体に窒化珪素膜の保護膜８を形
成し、４５０°、３０分のアニールを行なって装置を完
成する。
【００２７】また、図１２にホールＩＣのブロック構成
図を示す。定電圧電源回路１２と波形整形回路１３は前
記ｐｎｐトランジスタ３，ｎｐｎトランジスタ４，コン
デンサ素子７等から構成される。ホール素子部１５は磁
気検出層となるＧａＡｓから成る動作層２と入力電圧電
極２４ａ，２４ｂと出力電圧電極２５ａ，２５ｂとを有
しており、定電圧電源回路１２から入力電圧電極２４
ａ，２４ｂを介してＧａＡｓからなる活性層２に給電さ
れ、検出された磁気量に応じた検出信号が出力電圧電極
２５ａ，２５ｂを介してＭｏ配線３３およびＡｌ配線３
３により波形整形回路１３に出力される。また、ホール
ＩＣ１４の定電圧電源回路１２にはバッテリー１１から
給電され、検出された信号はホールＩＣ１４の波形整形
回路１３から電子制御装置１６に出力される。
図を示す。定電圧電源回路１２と波形整形回路１３は前
記ｐｎｐトランジスタ３，ｎｐｎトランジスタ４，コン
デンサ素子７等から構成される。ホール素子部１５は磁
気検出層となるＧａＡｓから成る動作層２と入力電圧電
極２４ａ，２４ｂと出力電圧電極２５ａ，２５ｂとを有
しており、定電圧電源回路１２から入力電圧電極２４
ａ，２４ｂを介してＧａＡｓからなる活性層２に給電さ
れ、検出された磁気量に応じた検出信号が出力電圧電極
２５ａ，２５ｂを介してＭｏ配線３３およびＡｌ配線３
３により波形整形回路１３に出力される。また、ホール
ＩＣ１４の定電圧電源回路１２にはバッテリー１１から
給電され、検出された信号はホールＩＣ１４の波形整形
回路１３から電子制御装置１６に出力される。
【図１】一実施例のウエハ上のホール素子形状を示す図
である。
である。
【図２】（ａ）は、一実施例のホール素子形状を示す図
である。（ｂ）は、従来構造のホール素子形状を示す図
である。
である。（ｂ）は、従来構造のホール素子形状を示す図
である。
【図３】図２（ａ）のＸ部拡大図とその断面図である。
【図４】図２（ｂ）のＹ部拡大図とその断面図である。
【図５】（ａ）は図２ＡＡ断面のＡ部のＳＥＭ像であ
る。（ｂ）は（ａ）の模式図である。（ｃ）は図２ＢＢ
断面のＢ部のＳＥＭ像である。（ｄ）は（ｃ）の模式図
である。
る。（ｂ）は（ａ）の模式図である。（ｃ）は図２ＢＢ
断面のＢ部のＳＥＭ像である。（ｄ）は（ｃ）の模式図
である。
【図６】一実施例によるホールＩＣの断面図である。
【図７】図３に示すホールＩＣの製造工程を示す断面図
である。
である。
【図８】図３に示すホールＩＣの製造工程を示す断面図
である。
である。
【図９】図３に示すホールＩＣの製造工程を示す断面図
である。
である。
【図１０】図３に示すホールＩＣの製造工程を示す断面
図である。
図である。
【図１１】図３に示すホールＩＣの製造工程を示す断面
図である。
図である。
【図１２】ホールＩＣのブロック構成図である。
１ Ｓｉ基板 ２４ 入力端子 ２５ 出力端子 ２２ 入力端子用引き出し部 ２３ 出力端子用 ２６ｂ ホール素子
Claims (3)
- 【請求項１】 半導体基板と、 磁気的物理量を電気的物理量に変換する活性層として、
該半導体基板の一主面上にＩＩＩ−Ｖ族化合物半導体に
より、少なくとも対向する二組の辺を有する島形状に形
成された磁気検出素子部と、 前記磁気検出素子部の前記対向する二組の辺のうち一方
の組の辺に電気的に接続された入力端子と、 前記磁気検出素子部の前記対向する二組の辺のうち他方
の組の辺に電気的に接続された出力端子とを備え、 前記入力端子と出力端子との間の前記磁気検出素子の全
ての交差部に、所定のエッチング液に対して等しいエッ
チング速度を有する結晶面を表出させた半導体装置にお
いて、 前記入力端子と出力端子との接続部である前記ＩＩＩ−
Ｖ族化合物半導体からなる磁気検出部の引出し部は、前
記結晶面とは異なる面方位を有すると共に、該面方位は
前記エッチング液に対し順メサ形状となることを特徴と
する半導体装置。 - 【請求項２】 前記ＩＩＩ−Ｖ族化合物半導体の引出し
部は、前記磁気検出部の全ての交差部において所定のエ
ッチング液にたいして等しいエッチング速度を有する結
晶面とはほぼ４５度の角度をなすことを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 半導体基板の一主面上にＩＩＩ−Ｖ族化
合物半導体の層を形成する工程と、 該ＩＩＩ−Ｖ族化合物半導体の層を少なくとも対向する
二組の辺を有する島形状にエッチングすることにより、
磁気的物理量を電気的物理量に変換する活性層としての
磁気検出素子部を形成する工程と、 前記磁気検出素子部の前記対向する二組の辺のうち一方
の組の辺に電気的に接続する入力端子を形成する工程
と、 前記磁気検出素子部の前記対向する二組の辺のうち他方
の組の辺に電気的に接続する出力端子を形成する工程と
を備え、 前記エッチング工程は、前記入力端子と前記出力端子と
の間の前記磁気検出部の全ての交差部に、エッチング液
に対して等しいエッチング速度を有する結晶面を表出す
るようにするとともに、前記入力端子と出力端子との接
続部である前記ＩＩＩ−Ｖ族化合物半導体の引出し部
は、前記結晶面とは方向が異なり、前記エッチング液に
対して順メサ形状となる結晶面を表出させることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316636A JPH07170000A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316636A JPH07170000A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07170000A true JPH07170000A (ja) | 1995-07-04 |
Family
ID=18079246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316636A Withdrawn JPH07170000A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07170000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100414733C (zh) * | 2002-04-05 | 2008-08-27 | 北京华源科半光电子科技有限责任公司 | 一种提高霍尔器件抗静电击穿能力的方法 |
| JP2010093213A (ja) * | 2008-10-10 | 2010-04-22 | Asahi Kasei Electronics Co Ltd | 半導体素子 |
| JP2018088515A (ja) * | 2016-11-18 | 2018-06-07 | 旭化成エレクトロニクス株式会社 | ホール素子およびホール素子の製造方法 |
-
1993
- 1993-12-16 JP JP5316636A patent/JPH07170000A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100414733C (zh) * | 2002-04-05 | 2008-08-27 | 北京华源科半光电子科技有限责任公司 | 一种提高霍尔器件抗静电击穿能力的方法 |
| JP2010093213A (ja) * | 2008-10-10 | 2010-04-22 | Asahi Kasei Electronics Co Ltd | 半導体素子 |
| JP2018088515A (ja) * | 2016-11-18 | 2018-06-07 | 旭化成エレクトロニクス株式会社 | ホール素子およびホール素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |