JPH06196435A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06196435A JPH06196435A JP4344977A JP34497792A JPH06196435A JP H06196435 A JPH06196435 A JP H06196435A JP 4344977 A JP4344977 A JP 4344977A JP 34497792 A JP34497792 A JP 34497792A JP H06196435 A JPH06196435 A JP H06196435A
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- semiconductor
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Abstract
(57)【要約】
【目的】 より小型化することのできる磁気抵抗素子の
製造方法を提供することを目的とする。 【構成】 半導体基板上に強磁性磁気抵抗素子薄膜１０
を形成することから成る磁気抵抗素子において、Ａｌ等
の配線材料９を形成するためのエッチングの際、半導体
基板内に集積化された半導体素子部９Ａ上部の配線材料
においては、スピンエッチングを施し、磁気抵抗素子薄
膜部９Ｂの配線材料においては、テーパエッチングを施
すようにしているため、磁気抵抗素子薄膜部９Ｂでは、
強磁性磁気抵抗素子薄膜との電気的接続が十分にでき、
また半導体素子部９Ａでは、配線の高密度化が可能とな
る。そのため、半導体基板内に作製する半導体素子部９
Ａをさらに高集積化することができ、より小型化するこ
とのできる磁気抵抗素子の製造方法を提供することがで
きる。
製造方法を提供することを目的とする。 【構成】 半導体基板上に強磁性磁気抵抗素子薄膜１０
を形成することから成る磁気抵抗素子において、Ａｌ等
の配線材料９を形成するためのエッチングの際、半導体
基板内に集積化された半導体素子部９Ａ上部の配線材料
においては、スピンエッチングを施し、磁気抵抗素子薄
膜部９Ｂの配線材料においては、テーパエッチングを施
すようにしているため、磁気抵抗素子薄膜部９Ｂでは、
強磁性磁気抵抗素子薄膜との電気的接続が十分にでき、
また半導体素子部９Ａでは、配線の高密度化が可能とな
る。そのため、半導体基板内に作製する半導体素子部９
Ａをさらに高集積化することができ、より小型化するこ
とのできる磁気抵抗素子の製造方法を提供することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来技術】従来、金属薄膜からなる強磁性磁気抵抗素
子薄膜を半導体基板上に搭載した磁気センサが知られて
いる。これは、図１に示すように、トランジスタ等の集
積回路素子を有する単結晶Ｓｉ基板１上に絶縁膜４を形
成し、その絶縁膜４上にＡｌ等の配線材料９を形成し、
そのＡｌ等の配線材料９上にＮｉ−Ｆｅ，Ｎｉ−Ｃｏ等
の強磁性磁気抵抗素子薄膜１０を形成するようにしてい
る。ここで、強磁性磁気抵抗素子薄膜１０は、通常数百
Åと非常に薄く、磁気抵抗素子薄膜１０の段切れが発生
しないように、このコンタクト部を形成する必要性か
ら、配線材料をパターニングする際は、基板に対して斜
状となるように、等方性のテーパエッチングを施すよう
にしている。
子薄膜を半導体基板上に搭載した磁気センサが知られて
いる。これは、図１に示すように、トランジスタ等の集
積回路素子を有する単結晶Ｓｉ基板１上に絶縁膜４を形
成し、その絶縁膜４上にＡｌ等の配線材料９を形成し、
そのＡｌ等の配線材料９上にＮｉ−Ｆｅ，Ｎｉ−Ｃｏ等
の強磁性磁気抵抗素子薄膜１０を形成するようにしてい
る。ここで、強磁性磁気抵抗素子薄膜１０は、通常数百
Åと非常に薄く、磁気抵抗素子薄膜１０の段切れが発生
しないように、このコンタクト部を形成する必要性か
ら、配線材料をパターニングする際は、基板に対して斜
状となるように、等方性のテーパエッチングを施すよう
にしている。
【０００３】
【発明が解決しようとする課題】ところが、近年ＩＣの
集積化が高まるにつれて、図１に示す回路素子部１Ａの
微細化が進み、それに伴いＡｌ等の配線幅も狭くする必
要がある。しかしＡｌ等の配線幅を狭くした場合に、上
述のようにテーパ加工を施す配線が欠損するという問題
が生じることが、本発明者らの実験より判明した。その
ため、配線材料が欠損しない程度までというように、Ａ
ｌ等の配線状態によってＩＣの集積化が制約を受けてし
まう問題点が発生している。
集積化が高まるにつれて、図１に示す回路素子部１Ａの
微細化が進み、それに伴いＡｌ等の配線幅も狭くする必
要がある。しかしＡｌ等の配線幅を狭くした場合に、上
述のようにテーパ加工を施す配線が欠損するという問題
が生じることが、本発明者らの実験より判明した。その
ため、配線材料が欠損しない程度までというように、Ａ
ｌ等の配線状態によってＩＣの集積化が制約を受けてし
まう問題点が発生している。
【０００４】そこで、本発明は上記問題点に鑑み、半導
体基板内の半導体素子部をさらに高集積化ができ、より
小型化することのできる半導体装置の製造方法を提供す
るものである。
体基板内の半導体素子部をさらに高集積化ができ、より
小型化することのできる半導体装置の製造方法を提供す
るものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上記目的を達成するために、半導体基板に半
導体素子を形成する半導体素子形成工程と、前記半導体
基板上に絶縁膜を形成し、前記半導体素子との接続をと
るためのコンタクトホールを前記絶縁膜上に形成し、配
線材料を該絶縁膜を含む前記半導体基板上に堆積する配
線材料堆積工程と、前記配線材料を所定の配線パターン
に形成するパターニング工程と、このパターン化された
前記配線材料に重なるように、前記絶縁膜上に金属薄膜
からなる受動素子を形成する金属薄膜形成工程とを有
し、前記パターニング工程に際し、前記半導体素子上の
前記配線材料のパターニングと、前記金属薄膜からなる
受動素子との電気的コンタクト部となる前記配線材料部
のテーパ形成とを別々に施すことを特徴とする。
造方法は、上記目的を達成するために、半導体基板に半
導体素子を形成する半導体素子形成工程と、前記半導体
基板上に絶縁膜を形成し、前記半導体素子との接続をと
るためのコンタクトホールを前記絶縁膜上に形成し、配
線材料を該絶縁膜を含む前記半導体基板上に堆積する配
線材料堆積工程と、前記配線材料を所定の配線パターン
に形成するパターニング工程と、このパターン化された
前記配線材料に重なるように、前記絶縁膜上に金属薄膜
からなる受動素子を形成する金属薄膜形成工程とを有
し、前記パターニング工程に際し、前記半導体素子上の
前記配線材料のパターニングと、前記金属薄膜からなる
受動素子との電気的コンタクト部となる前記配線材料部
のテーパ形成とを別々に施すことを特徴とする。
【０００６】
【作用】本発明によると、配線のパターニング工程にお
いて、半導体基板内に集積化された半導体素子上部の配
線材料のパターニングを、テーパを形成する工程とは別
に施すようにしているため、配線材料の端部が半導体基
板に対して急峻なエッチング形状を得ることができる。
一方、半導体基板上の絶縁膜上の金属薄膜からなる受動
素子とのコンタクト部となる配線材料にはテーパを形成
するようにしているため、配線材料の端部がテーパ形状
となる。従って金属薄膜からなる受動素子とのコンタク
ト部においては、該受動素子の段切れが起きず、電気的
接続を十分取ることができ、一方、半導体素子部におい
ては、配線の高密度化が可能となる
いて、半導体基板内に集積化された半導体素子上部の配
線材料のパターニングを、テーパを形成する工程とは別
に施すようにしているため、配線材料の端部が半導体基
板に対して急峻なエッチング形状を得ることができる。
一方、半導体基板上の絶縁膜上の金属薄膜からなる受動
素子とのコンタクト部となる配線材料にはテーパを形成
するようにしているため、配線材料の端部がテーパ形状
となる。従って金属薄膜からなる受動素子とのコンタク
ト部においては、該受動素子の段切れが起きず、電気的
接続を十分取ることができ、一方、半導体素子部におい
ては、配線の高密度化が可能となる
【０００７】。
【実施例】本発明を磁気センサに具体化した一実施例を
図面に従って説明する。図２は、磁気センサの断面図で
あり強磁性磁気抵抗素子薄膜１０と信号処理回路とが同
一基板内に集積化されている。又、図３（ａ），（ｂ）
にはそれぞれ図２のＡ部およびＢ部の拡大図を示す。
図面に従って説明する。図２は、磁気センサの断面図で
あり強磁性磁気抵抗素子薄膜１０と信号処理回路とが同
一基板内に集積化されている。又、図３（ａ），（ｂ）
にはそれぞれ図２のＡ部およびＢ部の拡大図を示す。
【０００８】図４〜図８には、その製造工程を示す。ま
ず、図４に示すように、単結晶Ｓｉ基板１の主表面に、
公知の半導体加工技術を用いて縦形ＮＰＮバイポーラト
ランジスタを形成する。つまり、単結晶Ｓｉ基板１の主
表面上に、Ｎ+ 型埋込層２，Ｎ- 型エピタキシャル層３
を形成する。そして、Ｎ- 型エピタキシャル層３の主表
面上にシリコン酸化膜４をＣＶＤ装置を用いて形成し、
シリコン酸化膜４を所望の回路パターンによりホトエッ
チングし、不純物の拡散にてＰ+ 型素子分離領域５、Ｐ
型拡散領域６、Ｎ+ 型拡散領域７，８を形成する。即
ち、Ｎ+ ならばリンを、Ｐ+ ならばボロンをイオン注入
法もしくは拡散法により選択的に拡散して形成する。こ
のようにして、縦形ＮＰＮバイポーラトランジスタがＮ
+ 型埋込層２，Ｎ- 型エピタキシャル層３，Ｐ+ 型拡散
領域６，及びＮ+ 型拡散領域７，８にて構成され、この
トランジスタを後述する強磁性磁気抵抗素子薄膜１０か
らの信号を増幅する。
ず、図４に示すように、単結晶Ｓｉ基板１の主表面に、
公知の半導体加工技術を用いて縦形ＮＰＮバイポーラト
ランジスタを形成する。つまり、単結晶Ｓｉ基板１の主
表面上に、Ｎ+ 型埋込層２，Ｎ- 型エピタキシャル層３
を形成する。そして、Ｎ- 型エピタキシャル層３の主表
面上にシリコン酸化膜４をＣＶＤ装置を用いて形成し、
シリコン酸化膜４を所望の回路パターンによりホトエッ
チングし、不純物の拡散にてＰ+ 型素子分離領域５、Ｐ
型拡散領域６、Ｎ+ 型拡散領域７，８を形成する。即
ち、Ｎ+ ならばリンを、Ｐ+ ならばボロンをイオン注入
法もしくは拡散法により選択的に拡散して形成する。こ
のようにして、縦形ＮＰＮバイポーラトランジスタがＮ
+ 型埋込層２，Ｎ- 型エピタキシャル層３，Ｐ+ 型拡散
領域６，及びＮ+ 型拡散領域７，８にて構成され、この
トランジスタを後述する強磁性磁気抵抗素子薄膜１０か
らの信号を増幅する。
【０００９】次に、シリコン酸化膜４にフォトリソグラ
フィを用いて選択的に開口部４ａを開け、コンタクト部
を形成する。そして、単結晶Ｓｉ基板１の主表面上に薄
膜のＡｌ等の配線材料９を蒸着法あるいはスパッタ法に
より堆積する。その後、このＡｌ等配線材料９をまず、
リン酸：硝酸等のエッチング液を用いたスピンエッチン
グもしくは異方性エッチングにて加工する。このエッチ
ングにより、図５（ａ）中に示す半導体素子部９Ａにお
いて配線パターンが形成される。また、このエッチング
の際、磁気抵抗素子薄膜部９Ｂにおいては、同図
（ａ），（ｂ）に示すように強磁性磁気抵抗素子薄膜１
０との各コンタクト部５ａと５ｂ，５ｃと５ｄと５ｅ，
５ｆと５ｇと５ｈをそれぞれ５Ａ，５Ｂ，５Ｃにより短
絡されるようにエッチングを施すようにする。
フィを用いて選択的に開口部４ａを開け、コンタクト部
を形成する。そして、単結晶Ｓｉ基板１の主表面上に薄
膜のＡｌ等の配線材料９を蒸着法あるいはスパッタ法に
より堆積する。その後、このＡｌ等配線材料９をまず、
リン酸：硝酸等のエッチング液を用いたスピンエッチン
グもしくは異方性エッチングにて加工する。このエッチ
ングにより、図５（ａ）中に示す半導体素子部９Ａにお
いて配線パターンが形成される。また、このエッチング
の際、磁気抵抗素子薄膜部９Ｂにおいては、同図
（ａ），（ｂ）に示すように強磁性磁気抵抗素子薄膜１
０との各コンタクト部５ａと５ｂ，５ｃと５ｄと５ｅ，
５ｆと５ｇと５ｈをそれぞれ５Ａ，５Ｂ，５Ｃにより短
絡されるようにエッチングを施すようにする。
【００１０】そして、スピンエッチングの後、短絡され
た各コンタクト部５ａ〜５ｈにリン酸：硝酸：酢酸等の
エッチング液を用いたテーパエッチングを施すことによ
って、図６（ａ），（ｂ）に示すようにテーパ状のコン
タクト部５ａ〜５ｈを作製する。
た各コンタクト部５ａ〜５ｈにリン酸：硝酸：酢酸等の
エッチング液を用いたテーパエッチングを施すことによ
って、図６（ａ），（ｂ）に示すようにテーパ状のコン
タクト部５ａ〜５ｈを作製する。
【００１１】なお、テーパエッチングの際、先に加工し
た半導体素子部のＡｌ等による配線は、レジストにより
被覆しておく。その後、バイポーラトランジスタのコン
タクト部とのオーミックコンタクトを得るためにアルミ
シンターと呼ばれる熱処理を、例えば４５０℃，３０
分、フォーミングガス（Ｎ2 ＋Ｈ2 ）中の条件で行う。
た半導体素子部のＡｌ等による配線は、レジストにより
被覆しておく。その後、バイポーラトランジスタのコン
タクト部とのオーミックコンタクトを得るためにアルミ
シンターと呼ばれる熱処理を、例えば４５０℃，３０
分、フォーミングガス（Ｎ2 ＋Ｈ2 ）中の条件で行う。
【００１２】しかる後に、単結晶Ｓｉ基板１を真空容器
内に配置し、例えばアルゴンにてＡｌ等の配線材料９の
表面に成長した酸化膜をプラズマエッチングし、引き続
き、真空を保持したまま、図６に示すように、Ａｌ等の
配線材料９を含めたシリコン酸化膜４の上に強磁性磁気
抵抗素子薄膜１０を例えば電子ビーム蒸着方により堆積
する。この強磁性磁気抵抗素子薄膜１０は、Ｆｅ，Ｃｏ
を含み、Ｎｉを主成分とした強磁性体薄膜、即ちＮｉ−
ＦｅあるいはＮｉ−Ｃｏの薄膜からなり、厚さが５００
Å程度（２００〜２０００Å）になっている。そして、
図８に示すように、強磁性磁気抵抗素子薄膜１０をエッ
チングして所定のブリッヂパターンに形成する。この
際、強磁性磁気抵抗素子薄膜１０とＡｌ等の配線材料９
は、図３に示すように強磁性磁気抵抗素子薄膜１０をＡ
ｌ等の配線材料９の斜状部９ａに十分オーバラップさせ
る。この斜状部９ａにより、強磁性磁気抵抗素子薄膜１
０とＡｌ等の配線材料９との電気的接合が行われる。こ
のようにＡｌ等の配線材料９の端部をテーパ構造とする
ことにより、強磁性磁気抵抗素子薄膜１０とＡｌ等の配
線材料９との間での断線故障が回避される。
内に配置し、例えばアルゴンにてＡｌ等の配線材料９の
表面に成長した酸化膜をプラズマエッチングし、引き続
き、真空を保持したまま、図６に示すように、Ａｌ等の
配線材料９を含めたシリコン酸化膜４の上に強磁性磁気
抵抗素子薄膜１０を例えば電子ビーム蒸着方により堆積
する。この強磁性磁気抵抗素子薄膜１０は、Ｆｅ，Ｃｏ
を含み、Ｎｉを主成分とした強磁性体薄膜、即ちＮｉ−
ＦｅあるいはＮｉ−Ｃｏの薄膜からなり、厚さが５００
Å程度（２００〜２０００Å）になっている。そして、
図８に示すように、強磁性磁気抵抗素子薄膜１０をエッ
チングして所定のブリッヂパターンに形成する。この
際、強磁性磁気抵抗素子薄膜１０とＡｌ等の配線材料９
は、図３に示すように強磁性磁気抵抗素子薄膜１０をＡ
ｌ等の配線材料９の斜状部９ａに十分オーバラップさせ
る。この斜状部９ａにより、強磁性磁気抵抗素子薄膜１
０とＡｌ等の配線材料９との電気的接合が行われる。こ
のようにＡｌ等の配線材料９の端部をテーパ構造とする
ことにより、強磁性磁気抵抗素子薄膜１０とＡｌ等の配
線材料９との間での断線故障が回避される。
【００１３】次に、真空熱処理（真空アニール）を一定
時間（例えば、３０分）行う。この真空熱処理条件とし
ては、温度が３５０〜４５０℃で、真空中（例えば１０
-2Ｔorr 程度以下）とする。このとき、強磁性磁気抵抗
素子薄膜１０とＡｌ等の配線材料９とのコンタクト部に
はＮｉ−Ａｌ系合金が形成され、強磁性磁気抵抗素子薄
膜１０とＡｌ等の配線材料９とはこのＮｉ−Ａｌ系合金
を介して電気的に接続される。
時間（例えば、３０分）行う。この真空熱処理条件とし
ては、温度が３５０〜４５０℃で、真空中（例えば１０
-2Ｔorr 程度以下）とする。このとき、強磁性磁気抵抗
素子薄膜１０とＡｌ等の配線材料９とのコンタクト部に
はＮｉ−Ａｌ系合金が形成され、強磁性磁気抵抗素子薄
膜１０とＡｌ等の配線材料９とはこのＮｉ−Ａｌ系合金
を介して電気的に接続される。
【００１４】その後に、図２に示すように、シリコンナ
イトライドよりなる表面保護膜１１をプラズマＣＶＤ装
置を用いて成膜する。つまり、単結晶Ｓｉ基板１を２０
０〜４００℃程度の温度とし、ガス（モノシラン，窒
素，アンモニウム等）を流し、高周波電源によりプラズ
マを励起させシリコンナイトライド膜を堆積させる。さ
らに、この表面保護膜１１を導通用端子部のみエッチン
グして開口部を設ける。この表面保護膜１１にて強磁性
磁気抵抗素子薄膜１０と、単結晶Ｓｉ基板１の主表面に
製作した回路素子とが外気から保護される。
イトライドよりなる表面保護膜１１をプラズマＣＶＤ装
置を用いて成膜する。つまり、単結晶Ｓｉ基板１を２０
０〜４００℃程度の温度とし、ガス（モノシラン，窒
素，アンモニウム等）を流し、高周波電源によりプラズ
マを励起させシリコンナイトライド膜を堆積させる。さ
らに、この表面保護膜１１を導通用端子部のみエッチン
グして開口部を設ける。この表面保護膜１１にて強磁性
磁気抵抗素子薄膜１０と、単結晶Ｓｉ基板１の主表面に
製作した回路素子とが外気から保護される。
【００１５】このように製造された磁気センサにおいて
は、単結晶Ｓｉ基板１の主表面に作製したＮＰＮトラン
ジスタ、及び図示しないＰＮＰトランジスタ，拡散抵
抗，コンデンサ等の回路素子をＡｌ等の配線材料９によ
り電気的に接続して、電気回路として機能させている。
は、単結晶Ｓｉ基板１の主表面に作製したＮＰＮトラン
ジスタ、及び図示しないＰＮＰトランジスタ，拡散抵
抗，コンデンサ等の回路素子をＡｌ等の配線材料９によ
り電気的に接続して、電気回路として機能させている。
【００１６】上記のように、本実施例によるＡｌ等の配
線材料のエッチング工程において、まず、半導体素子部
９Ａの配線材料にスピンエッチングもしくは異方性エッ
チングを施し、次に、磁気抵抗素子薄膜部９Ｂの配線材
料にテーパエッチングを施すというように、エッチング
工程を２回に分けているため、半導体素子部９ＡのＡｌ
等の配線の端部は、図３（ｂ）に示すように、単結晶Ｓ
ｉ基板１に対して、急峻となり、一方磁気抵抗素子薄膜
部９ＢのＡｌ等による配線の端部は図３（ａ）に示すよ
うに、テーパ形状となる。そのため、磁気抵抗素子薄膜
部９Ｂでは、強磁性磁気抵抗素子薄膜１０の段切れが起
きることはなく、電気的接合を十分得ることができ、半
導体素子部９Ａにおいては、Ａｌ等の配線を高密度化す
ることができる。
線材料のエッチング工程において、まず、半導体素子部
９Ａの配線材料にスピンエッチングもしくは異方性エッ
チングを施し、次に、磁気抵抗素子薄膜部９Ｂの配線材
料にテーパエッチングを施すというように、エッチング
工程を２回に分けているため、半導体素子部９ＡのＡｌ
等の配線の端部は、図３（ｂ）に示すように、単結晶Ｓ
ｉ基板１に対して、急峻となり、一方磁気抵抗素子薄膜
部９ＢのＡｌ等による配線の端部は図３（ａ）に示すよ
うに、テーパ形状となる。そのため、磁気抵抗素子薄膜
部９Ｂでは、強磁性磁気抵抗素子薄膜１０の段切れが起
きることはなく、電気的接合を十分得ることができ、半
導体素子部９Ａにおいては、Ａｌ等の配線を高密度化す
ることができる。
【００１７】また、１回目のスピンエッチングにおい
て、Ａｌ等配線材料の強磁性磁気抵抗素子薄膜との各コ
ンタクト部５ａ〜５ｈを、図５（ａ），（ｂ）に示すよ
うに、Ａｌ等の配線材料により５Ａ〜５Ｃのごとく短絡
するようにしているため、各コンタクト部５ａ〜５ｈの
作製のためのテーパエッチングにおいて、単結晶Ｓｉ基
板１と、エッチング液（例えば、本実施例ではリン酸：
硝酸：酢酸）と短絡部５Ａ〜５Ｃを通して、各コンタク
ト部５ａ〜５ｈにエッチングの化学反応による電流が等
しく流れるため、各コンタクト部５ａ〜５ｈは、すべて
電解エッチングとなり、エッチングレートの等しい安定
したエッチング工程となる。
て、Ａｌ等配線材料の強磁性磁気抵抗素子薄膜との各コ
ンタクト部５ａ〜５ｈを、図５（ａ），（ｂ）に示すよ
うに、Ａｌ等の配線材料により５Ａ〜５Ｃのごとく短絡
するようにしているため、各コンタクト部５ａ〜５ｈの
作製のためのテーパエッチングにおいて、単結晶Ｓｉ基
板１と、エッチング液（例えば、本実施例ではリン酸：
硝酸：酢酸）と短絡部５Ａ〜５Ｃを通して、各コンタク
ト部５ａ〜５ｈにエッチングの化学反応による電流が等
しく流れるため、各コンタクト部５ａ〜５ｈは、すべて
電解エッチングとなり、エッチングレートの等しい安定
したエッチング工程となる。
【００１８】上記テーパエッチングの結果を図９を用い
て説明する。従来、単結晶Ｓｉ基板１にて対して、電気
的導通のある１ａ部および１ｂ部と、電気的導通のない
１ｃ部とにおいて、エッチングレートに４倍の格差があ
ったものが、単結晶Ｓｉ基板１に対して、直接電気的導
通のある５ａ，５ｃ，５ｄ，５ｈ部と、短絡部５Ａ〜５
Ｃを介して電気的導通が設定された５ｂ，５ｅ，５ｆ部
とにおけるエッチングレートの差を、約１．５倍程度ま
で縮めることができるようになった。
て説明する。従来、単結晶Ｓｉ基板１にて対して、電気
的導通のある１ａ部および１ｂ部と、電気的導通のない
１ｃ部とにおいて、エッチングレートに４倍の格差があ
ったものが、単結晶Ｓｉ基板１に対して、直接電気的導
通のある５ａ，５ｃ，５ｄ，５ｈ部と、短絡部５Ａ〜５
Ｃを介して電気的導通が設定された５ｂ，５ｅ，５ｆ部
とにおけるエッチングレートの差を、約１．５倍程度ま
で縮めることができるようになった。
【００１９】以上のように、本実施例によると、半導体
素子部９Ａの上部においてはＡｌ等の配線を高密度化で
きる構成となっているため、半導体素子部９Ａの微細化
が可能となり、磁気抵抗素子薄膜部９Ｂを含む装置全
体、つまり本実施例における磁気センサを小型化するこ
とができる。また、コンタクト部においては、各コンタ
クト部５ａ〜５ｈのエッチングレートが等しくなってい
るため、安定したエッチング工程となるような半導体装
置の製造方法を提供できる。
素子部９Ａの上部においてはＡｌ等の配線を高密度化で
きる構成となっているため、半導体素子部９Ａの微細化
が可能となり、磁気抵抗素子薄膜部９Ｂを含む装置全
体、つまり本実施例における磁気センサを小型化するこ
とができる。また、コンタクト部においては、各コンタ
クト部５ａ〜５ｈのエッチングレートが等しくなってい
るため、安定したエッチング工程となるような半導体装
置の製造方法を提供できる。
【００２０】尚、この発明は前記実施例に限定されるも
のではなく、Ａｌ等の配線材料のエッチング工程にて、
テーパエッチングをスピンエッチングの前に行ってもよ
い。また、Ａｌ等配線金属は、Ａｌ以外にもＡｌ−Ｓｉ
系やＡｌ−Ｓｉ−Ｃｕ系であってもよい。
のではなく、Ａｌ等の配線材料のエッチング工程にて、
テーパエッチングをスピンエッチングの前に行ってもよ
い。また、Ａｌ等配線金属は、Ａｌ以外にもＡｌ−Ｓｉ
系やＡｌ−Ｓｉ−Ｃｕ系であってもよい。
【００２１】さらには、前記実施例では、バイポーラト
ランジスタ上に形成した磁気センサについて説明した
が、Ｃ−ＭＯＳ，Ｂｉ−ＣＭＯＳ等のＭＯＳＦＥＴ上形
成した磁気センサやディスクリートの磁気センサにも適
用できる。
ランジスタ上に形成した磁気センサについて説明した
が、Ｃ−ＭＯＳ，Ｂｉ−ＣＭＯＳ等のＭＯＳＦＥＴ上形
成した磁気センサやディスクリートの磁気センサにも適
用できる。
【００２２】又、前記実施例では、表面保護膜としてシ
リコンナイトライド膜（ＳｉｘＮｙ）について、述べた
が、ＳｉＯＮ等の他の窒化膜を保護膜として用いてもよ
い。さらには、保護膜としてこれら窒化膜に加え、最終
保護膜として上層にポリイミド膜を被着するようにして
もよい。
リコンナイトライド膜（ＳｉｘＮｙ）について、述べた
が、ＳｉＯＮ等の他の窒化膜を保護膜として用いてもよ
い。さらには、保護膜としてこれら窒化膜に加え、最終
保護膜として上層にポリイミド膜を被着するようにして
もよい。
【００２３】
【発明の効果】上記のように本発明によれば、Ａｌ等の
配線材料のエッチングを、半導体素子部のエッチングと
コンタクト部のテーパエッチングを別々に施すというよ
うに、エッチング工程を２回に分けるようにしているた
め、半導体素子部の上部に形成するＡｌ等の配線を微細
化することができる。それによって半導体基板内に作製
する半導体素子部をさらに高集積化、小型化することが
できるようになる。
配線材料のエッチングを、半導体素子部のエッチングと
コンタクト部のテーパエッチングを別々に施すというよ
うに、エッチング工程を２回に分けるようにしているた
め、半導体素子部の上部に形成するＡｌ等の配線を微細
化することができる。それによって半導体基板内に作製
する半導体素子部をさらに高集積化、小型化することが
できるようになる。
【図１】強磁性磁気抵抗素子薄膜までを形成した半導体
装置の断面図である。
装置の断面図である。
【図２】強磁性磁気抵抗素子の断面図である。
【図３】（ａ）は、図２中のＡ部を拡大した断面図であ
る。（ｂ）は、図２中のＢ部を拡大した断面図である。
る。（ｂ）は、図２中のＢ部を拡大した断面図である。
【図４】絶縁膜を形成し基板と電極とのコンタクト部を
設けるまでの断面図である。
設けるまでの断面図である。
【図５】（ａ）は、半導体素子部にスピンエッチングを
施した断面図である。（ｂ）は、（ａ）と同様な半導体
基板の主表面図である。
施した断面図である。（ｂ）は、（ａ）と同様な半導体
基板の主表面図である。
【図６】（ａ）は、コンタクト部にテーパエッチングを
施した断面図である。（ｂ）は、（ａ）と同様な半導体
基板の主表面図である。
施した断面図である。（ｂ）は、（ａ）と同様な半導体
基板の主表面図である。
【図７】強磁性磁気抵抗素子薄膜を堆積した断面図であ
る。
る。
【図８】強磁性磁気抵抗素子薄膜を形成した断面図であ
る。
る。
【図９】従来技術と本発明の一実施例との配線金属のエ
ッチングレートの差をを比較した図である。
ッチングレートの差をを比較した図である。
１ 単結晶シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ- 型エピ層 ４ シリコン酸化膜 ５ Ｐ+ 型素子分離領域 ６ Ｐ+ 型拡散領域 ７，８ Ｎ+ 型拡散領域 ９ Ａｌ等の配線材料 １０ 強磁性磁気抵抗素子薄膜 １１ 表面保護膜
Claims (1)
- 【請求項１】 半導体基板に半導体素子を形成する半導
体素子形成工程と、 前記半導体基板上に絶縁膜を形成し、前記半導体素子と
の接続をとるためのコンタクトホールを前記絶縁膜上に
形成し、配線材料を該絶縁膜を含む前記半導体基板上に
堆積する配線材料堆積工程と、 前記配線材料を所定の配線パターンに形成するパターニ
ング工程と、 このパターン化された前記配線材料に重なるように、前
記絶縁膜上に金属薄膜からなる受動素子を形成する金属
薄膜形成工程と、 を有し、前記パターニング工程に際し、前記半導体素子
上の前記配線材料のパターニングと、前記金属薄膜から
なる受動素子との電気的コンタクト部となる前記配線材
料部のテーパ形成とを別々に施すことを特徴とした半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344977A JP2870340B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344977A JP2870340B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196435A true JPH06196435A (ja) | 1994-07-15 |
| JP2870340B2 JP2870340B2 (ja) | 1999-03-17 |
Family
ID=18373443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4344977A Expired - Lifetime JP2870340B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870340B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6941536B2 (en) | 2000-12-01 | 2005-09-06 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| CN110515017A (zh) * | 2019-10-24 | 2019-11-29 | 南京邮电大学 | 一种超高灵敏度磁场传感器 |
-
1992
- 1992-12-25 JP JP4344977A patent/JP2870340B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6941536B2 (en) | 2000-12-01 | 2005-09-06 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US7282377B2 (en) | 2000-12-01 | 2007-10-16 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US7665049B2 (en) | 2000-12-01 | 2010-02-16 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| CN110515017A (zh) * | 2019-10-24 | 2019-11-29 | 南京邮电大学 | 一种超高灵敏度磁场传感器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2870340B2 (ja) | 1999-03-17 |
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