JP3341435B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Hall/Mr Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関わり、特に、半導体素子とコンタクトをとるための
電極配線の形成方法に関する。
に関わり、特に、半導体素子とコンタクトをとるための
電極配線の形成方法に関する。
【０００２】
【従来技術】従来、半導体装置の形成方法として、図８
に示すように、Ｐ型半導体基板２１上にＮ型エピタキシ
ャル層２２を形成した半導体基板（図８のＮ+ 層は埋め
込み層）の主表面上に、公知の半導体加工技術を用いて
トランジスタ等の半導体素子を形成する。その後、絶縁
膜２３を堆積しコンタクトホールを形成後、Ａｌ等の配
線材料２４を堆積しパターニングするものがある。
に示すように、Ｐ型半導体基板２１上にＮ型エピタキシ
ャル層２２を形成した半導体基板（図８のＮ+ 層は埋め
込み層）の主表面上に、公知の半導体加工技術を用いて
トランジスタ等の半導体素子を形成する。その後、絶縁
膜２３を堆積しコンタクトホールを形成後、Ａｌ等の配
線材料２４を堆積しパターニングするものがある。
【０００３】
【発明が解決しようとする課題】しかしながら、ウェッ
トエッチングにてＡｌ等の金属配線材料のパターニング
を行うと、図８のＢ部に示すようにＡｌ等の配線材料が
Ｎ型エピタキシャル層と接しているような場合、ウェッ
トエッチングの際に発生する化学反応電圧により、Ｎ型
エピタキシャル層を介してＡｌ等の配線材料に電流が流
れる。そして、半導体基板の周辺部すなわち有効チップ
エリアの外周部に電流が集中し、エッチングレートが促
進される。その結果、基板面内においてエッチングレー
トの差が生じてしまい、Ａｌ等の配線材料のパターニン
グ不良が発生してしまうといった問題がある。
トエッチングにてＡｌ等の金属配線材料のパターニング
を行うと、図８のＢ部に示すようにＡｌ等の配線材料が
Ｎ型エピタキシャル層と接しているような場合、ウェッ
トエッチングの際に発生する化学反応電圧により、Ｎ型
エピタキシャル層を介してＡｌ等の配線材料に電流が流
れる。そして、半導体基板の周辺部すなわち有効チップ
エリアの外周部に電流が集中し、エッチングレートが促
進される。その結果、基板面内においてエッチングレー
トの差が生じてしまい、Ａｌ等の配線材料のパターニン
グ不良が発生してしまうといった問題がある。
【０００４】従って、本発明は、金属配線のパターニン
グにおいて、安定したエッチングレートとなる半導体装
置の製造方法を提供することを目的とする。
グにおいて、安定したエッチングレートとなる半導体装
置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の半導体装置の製造方法は、Ｐ型半導体層上にＮ型半導
体層を有する半導体基板の前記Ｎ型半導体層表面側に半
導体素子を形成する工程と、該半導体素子を覆う絶縁膜
を形成する工程と、該絶縁膜にコンタクトホールを形成
する工程と、該コンタクトホールを介して前記半導体素
子と電気的接続をとる金属電極膜を前記絶縁膜上に堆積
する工程と、該金属電極膜をウエットエッチングする工
程とを有する半導体装置の製造方法において、少なくと
も前記絶縁膜を形成する前に、前記半導体基板の周辺部
の有効チップエリア外で前記金属電極膜により直接覆わ
れる部分にＰ型拡散領域を形成することを特徴としてい
る。
の半導体装置の製造方法は、Ｐ型半導体層上にＮ型半導
体層を有する半導体基板の前記Ｎ型半導体層表面側に半
導体素子を形成する工程と、該半導体素子を覆う絶縁膜
を形成する工程と、該絶縁膜にコンタクトホールを形成
する工程と、該コンタクトホールを介して前記半導体素
子と電気的接続をとる金属電極膜を前記絶縁膜上に堆積
する工程と、該金属電極膜をウエットエッチングする工
程とを有する半導体装置の製造方法において、少なくと
も前記絶縁膜を形成する前に、前記半導体基板の周辺部
の有効チップエリア外で前記金属電極膜により直接覆わ
れる部分にＰ型拡散領域を形成することを特徴としてい
る。
【０００６】また、前記Ｐ型領域は、前記半導体素子を
分離するための接合素子分離領域と同時に形成するとよ
い。
分離するための接合素子分離領域と同時に形成するとよ
い。
【０００７】
【作用】本発明によると、配線パターンを形成するパタ
ーニング工程の際、ウェハ周辺にＰ型のアイソレーショ
ンが形成されている為、エッチング液と配線間に電圧が
発生しても、配線から半導体基板に電流が流れにくくな
り（Ｎ型に比べ高抵抗であるため）、電気化学エッチン
グがほとんどなくなり、すべての配線材料においてほぼ
化学反応エッチングのみとなり、エッチングレートが安
定する。
ーニング工程の際、ウェハ周辺にＰ型のアイソレーショ
ンが形成されている為、エッチング液と配線間に電圧が
発生しても、配線から半導体基板に電流が流れにくくな
り（Ｎ型に比べ高抵抗であるため）、電気化学エッチン
グがほとんどなくなり、すべての配線材料においてほぼ
化学反応エッチングのみとなり、エッチングレートが安
定する。
【０００８】また、前記Ｐ型領域を、前記半導体素子を
分離するための接合素子分離領域と同時に形成すれば、
工程数を増やすことなくＰ型領域を形成することができ
る。
分離するための接合素子分離領域と同時に形成すれば、
工程数を増やすことなくＰ型領域を形成することができ
る。
【０００９】
【実施例】本発明を磁気センサに具体化した一実施例を
図面に従って説明する。図１は、磁気センサの断面図で
あり強磁性磁気抵抗素子薄膜１０と信号処理回路とが同
一基板内に集積化されている。また、図２には図１のＡ
部に示す部分の拡大図を示す。
図面に従って説明する。図１は、磁気センサの断面図で
あり強磁性磁気抵抗素子薄膜１０と信号処理回路とが同
一基板内に集積化されている。また、図２には図１のＡ
部に示す部分の拡大図を示す。
【００１０】図３〜図７には、その製造工程を示す。ま
ず、図３に示すように、単結晶Ｓｉ基板１（Ｐ型半導体
層）の主表面に、公知の半導体加工技術を用いて縦形Ｎ
ＰＮバイポーラトランジスタを形成する。つまり、単結
晶Ｓｉ基板１の主表面上に、Ｎ+ 型埋込層２，Ｎ- 型エ
ピタキシャル層３を形成する。そして、Ｎ- 型エピタキ
シャル層３の主表面上にシリコン酸化膜４をＣＶＤ法あ
るいは熱酸化により形成し、シリコン酸化膜４を所望の
回路パターンによりホトエッチングし、不純物の拡散に
てＰ+ 型素子分離領域５、Ｐ型拡散領域６、Ｎ+ 型拡散
領域７，８を形成する。この時、ウェハの周辺部つまり
有効チップエリア外にＰ+ 型素子分離領域５’（Ｐ型領
域）を同時に形成する。
ず、図３に示すように、単結晶Ｓｉ基板１（Ｐ型半導体
層）の主表面に、公知の半導体加工技術を用いて縦形Ｎ
ＰＮバイポーラトランジスタを形成する。つまり、単結
晶Ｓｉ基板１の主表面上に、Ｎ+ 型埋込層２，Ｎ- 型エ
ピタキシャル層３を形成する。そして、Ｎ- 型エピタキ
シャル層３の主表面上にシリコン酸化膜４をＣＶＤ法あ
るいは熱酸化により形成し、シリコン酸化膜４を所望の
回路パターンによりホトエッチングし、不純物の拡散に
てＰ+ 型素子分離領域５、Ｐ型拡散領域６、Ｎ+ 型拡散
領域７，８を形成する。この時、ウェハの周辺部つまり
有効チップエリア外にＰ+ 型素子分離領域５’（Ｐ型領
域）を同時に形成する。
【００１１】このようにして、縦形ＮＰＮバイポーラト
ランジスタがＮ+ 型埋込層２，Ｎ-型エピタキシャル層
３，Ｐ+ 型拡散領域６，及びＮ+ 型拡散領域７，８にて
構成され、このトランジスタは後述する強磁性磁気抵抗
素子薄膜１０からの信号を増幅する。次に、図４に示す
ように、単結晶Ｓｉ基板１の主表面前面に形成したシリ
コン酸化膜４にフォトリングラフィを用いて選択的に開
口部４ａ、４ｂ、４ｃを明け、コンタクト部を形成す
る。その後、単結晶Ｓｉ基板１の主表面上に薄膜のＡｌ
等の配線材料９を、例えば蒸着法あるいはスパッタ法を
用いて成膜する。
ランジスタがＮ+ 型埋込層２，Ｎ-型エピタキシャル層
３，Ｐ+ 型拡散領域６，及びＮ+ 型拡散領域７，８にて
構成され、このトランジスタは後述する強磁性磁気抵抗
素子薄膜１０からの信号を増幅する。次に、図４に示す
ように、単結晶Ｓｉ基板１の主表面前面に形成したシリ
コン酸化膜４にフォトリングラフィを用いて選択的に開
口部４ａ、４ｂ、４ｃを明け、コンタクト部を形成す
る。その後、単結晶Ｓｉ基板１の主表面上に薄膜のＡｌ
等の配線材料９を、例えば蒸着法あるいはスパッタ法を
用いて成膜する。
【００１２】次に、図５に示すように、リン酸：硝酸系
もしくはリン酸：硝酸：酸素系のエッチング液を用いた
ウェットエッチングにて所望のパターンに加工する。こ
の際、ウェハの周辺部にはアイレーション（Ｐ+ 型素子
分離領域５’）が、形成されているため、Ａｌ等の配線
材料９とエッチング液間で電圧が発生しても、Ａｌ等の
配線材料９から単結晶Ｓｉ基板１に電流が流入しにくく
なり、Ａｌ等の配線材料９の配線幅のばらつきやエッチ
ング残りのない良好なエッチングを行うことができる。
もしくはリン酸：硝酸：酸素系のエッチング液を用いた
ウェットエッチングにて所望のパターンに加工する。こ
の際、ウェハの周辺部にはアイレーション（Ｐ+ 型素子
分離領域５’）が、形成されているため、Ａｌ等の配線
材料９とエッチング液間で電圧が発生しても、Ａｌ等の
配線材料９から単結晶Ｓｉ基板１に電流が流入しにくく
なり、Ａｌ等の配線材料９の配線幅のばらつきやエッチ
ング残りのない良好なエッチングを行うことができる。
【００１３】その後、バイポーラトランジスタのコンタ
クト部とのオーミックコンタクトを得るためにアルミシ
ンターと呼ばれる熱処理を、例えば４５０℃，３０分、
フォーミングガス（Ｎ2 ＋Ｈ2 ）中の条件で行う。しか
る後に、単結晶Ｓｉ基板１を真空容器内に配置し、例え
ばアルゴンにてＡｌ等の配線材料９の表面に成長した酸
化膜をプラズマエッチングし、引き続き、真空を保持し
たまま、図６に示すように、Ａｌ等の配線材料９を含め
たシリコン酸化膜４の上に強磁性磁気抵抗素子薄膜１０
を例えば電子ビーム蒸着法により堆積する。この強磁性
磁気抵抗素子薄膜１０は、Ｆｅ，Ｃｏを含み、Ｎｉを主
成分とした強磁性体薄膜、即ちＮｉ−ＦｅあるいはＮｉ
−Ｃｏの薄膜からなり、厚さが５００Å程度（２００〜
２０００Å）になっている。そして、図７に示すよう
に、強磁性磁気抵抗素子薄膜１０をエッチングして所望
のパターンに形成する。この際、強磁性磁気抵抗素子薄
膜１０とＡｌ等の配線材料９は、図３に示すように強磁
性磁気抵抗素子薄膜１０をＡｌ等の配線材料９の斜状部
９ａに十分オーバラップさせる。この斜状部９ａによ
り、強磁性磁気抵抗素子薄膜１０とＡｌ等の配線材料９
との電気的接合が行われる。このようにＡｌ等の配線材
料９の端部をテーパ構造とすることにより、強磁性磁気
抵抗素子薄膜１０とＡｌ等の配線材料９との間での配線
故障が回避される。
クト部とのオーミックコンタクトを得るためにアルミシ
ンターと呼ばれる熱処理を、例えば４５０℃，３０分、
フォーミングガス（Ｎ2 ＋Ｈ2 ）中の条件で行う。しか
る後に、単結晶Ｓｉ基板１を真空容器内に配置し、例え
ばアルゴンにてＡｌ等の配線材料９の表面に成長した酸
化膜をプラズマエッチングし、引き続き、真空を保持し
たまま、図６に示すように、Ａｌ等の配線材料９を含め
たシリコン酸化膜４の上に強磁性磁気抵抗素子薄膜１０
を例えば電子ビーム蒸着法により堆積する。この強磁性
磁気抵抗素子薄膜１０は、Ｆｅ，Ｃｏを含み、Ｎｉを主
成分とした強磁性体薄膜、即ちＮｉ−ＦｅあるいはＮｉ
−Ｃｏの薄膜からなり、厚さが５００Å程度（２００〜
２０００Å）になっている。そして、図７に示すよう
に、強磁性磁気抵抗素子薄膜１０をエッチングして所望
のパターンに形成する。この際、強磁性磁気抵抗素子薄
膜１０とＡｌ等の配線材料９は、図３に示すように強磁
性磁気抵抗素子薄膜１０をＡｌ等の配線材料９の斜状部
９ａに十分オーバラップさせる。この斜状部９ａによ
り、強磁性磁気抵抗素子薄膜１０とＡｌ等の配線材料９
との電気的接合が行われる。このようにＡｌ等の配線材
料９の端部をテーパ構造とすることにより、強磁性磁気
抵抗素子薄膜１０とＡｌ等の配線材料９との間での配線
故障が回避される。
【００１４】次に、真空熱処理（真空アニール）を一定
時間（例えば、３０分）行う。この真空熱処理条件とし
ては、温度が３５０〜４５０℃で、真空中（例えば１０
-2Ｔorr 程度以下）とする。このとき、強磁性磁気抵抗
素子薄膜１０とＡｌ等の配線材料９とのコンタクト部に
はＮｉ−Ａｌ系合金が形成され、強磁性磁気抵抗素子薄
膜１０とＡｌ等の配線材料９とはこのＮｉ−Ａｌ系合金
を介して電気的に接続される。
時間（例えば、３０分）行う。この真空熱処理条件とし
ては、温度が３５０〜４５０℃で、真空中（例えば１０
-2Ｔorr 程度以下）とする。このとき、強磁性磁気抵抗
素子薄膜１０とＡｌ等の配線材料９とのコンタクト部に
はＮｉ−Ａｌ系合金が形成され、強磁性磁気抵抗素子薄
膜１０とＡｌ等の配線材料９とはこのＮｉ−Ａｌ系合金
を介して電気的に接続される。
【００１５】その後に、図１に示すように、シリコンナ
イトライドよりなる表面保護膜１１をプラズマＣＶＤ装
置を用いて成膜する。つまり、単結晶Ｓｉ基板１を２０
０〜４００℃程度の温度とし、ガス（モノシラン，窒
素，アンモニウム等）を流し、高周波電源によりプラズ
マを励起させシリコンナイトライド膜を堆積させる。さ
らに、この表面保護膜１１を導通用端子部のみエッチン
グして開口部を設ける。この表面保護膜１１にて強磁性
磁気抵抗素子薄膜１０と、単結晶Ｓｉ基板１の主表面に
製作した回路素子とが外気から保護される。
イトライドよりなる表面保護膜１１をプラズマＣＶＤ装
置を用いて成膜する。つまり、単結晶Ｓｉ基板１を２０
０〜４００℃程度の温度とし、ガス（モノシラン，窒
素，アンモニウム等）を流し、高周波電源によりプラズ
マを励起させシリコンナイトライド膜を堆積させる。さ
らに、この表面保護膜１１を導通用端子部のみエッチン
グして開口部を設ける。この表面保護膜１１にて強磁性
磁気抵抗素子薄膜１０と、単結晶Ｓｉ基板１の主表面に
製作した回路素子とが外気から保護される。
【００１６】このように製造された磁気センサにおいて
は、単結晶Ｓｉ基板１の主表面に作製したＮＰＮトラン
ジスタ、及び図示しないＰＮＰトランジスタ，拡散抵
抗，コンデンサ等の回路素子をＡｌ等の配線材料９によ
り電気的に接続して、電気回路として機能させている。
この発明は前記実施例に限定されるものではなく、例え
ば、Ａｌ等の配線金属は、Ａｌ以外にもＡｌ−Ｓｉ系や
Ａｌ−Ｓｉ−Ｃｕ系であってもよい。
は、単結晶Ｓｉ基板１の主表面に作製したＮＰＮトラン
ジスタ、及び図示しないＰＮＰトランジスタ，拡散抵
抗，コンデンサ等の回路素子をＡｌ等の配線材料９によ
り電気的に接続して、電気回路として機能させている。
この発明は前記実施例に限定されるものではなく、例え
ば、Ａｌ等の配線金属は、Ａｌ以外にもＡｌ−Ｓｉ系や
Ａｌ−Ｓｉ−Ｃｕ系であってもよい。
【００１７】さらには、前記実施例では、バイポーラト
ランジスタを集積化した磁気センサについて説明した
が、Ｃ−ＭＯＳ，Ｂｉ−ＣＭＯＳ等のＭＯＳＦＥＴ上に
形成した磁気センサにも適用できる。また、表面保護膜
としてシリコンナイトライド膜（ＳｉｘＮｙ）について
述べたが、ＳｉＯＮ等の他の窒化膜を保護膜として用い
てもよい。さらには、保護膜としてこれら窒化膜に加
え、最終保護膜として上層にポリイミド膜を被着するよ
うにしてもよい。
ランジスタを集積化した磁気センサについて説明した
が、Ｃ−ＭＯＳ，Ｂｉ−ＣＭＯＳ等のＭＯＳＦＥＴ上に
形成した磁気センサにも適用できる。また、表面保護膜
としてシリコンナイトライド膜（ＳｉｘＮｙ）について
述べたが、ＳｉＯＮ等の他の窒化膜を保護膜として用い
てもよい。さらには、保護膜としてこれら窒化膜に加
え、最終保護膜として上層にポリイミド膜を被着するよ
うにしてもよい。
【００１８】
【発明の効果】以上詳述したように、本発明によると、
配線材料のエッチングの際に半導体基板の中央部と周辺
部においてエッチングレートの差が発生せず、安定した
エッチングとすることができるため、配線材料のエッチ
ングばらつきを抑制することができる。
配線材料のエッチングの際に半導体基板の中央部と周辺
部においてエッチングレートの差が発生せず、安定した
エッチングとすることができるため、配線材料のエッチ
ングばらつきを抑制することができる。
【図１】本発明の一実施例を示す半導体装置を示す図で
ある。
ある。
【図２】図１のＡ部拡大図である。
【図３】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図４】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図５】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図６】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図７】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図８】従来の製造方法による半導体装置を表す説明図
ある。
ある。
１ 単結晶Ｓｉ基板 ２ Ｎ+ 型埋込層 ３ Ｎ- 型エピタキシャル層 ４ シリコン酸化膜 ５ Ｐ+ 型素子分離領域 ５’Ｐ+ 型素子分離領域 ６ Ｐ+ 型拡散領域 ７，８ Ｎ+ 型拡散領域 ９ Ａｌ等の配線材料 １０ 強磁性磁気抵抗素子薄膜 １１ 表面保護膜 １４ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉野 好 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭61−129847（ＪＰ，Ａ) 特開 昭64−45168（ＪＰ，Ａ) 特開 昭64−66965（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/306 H01L 21/761
Claims (2)
- 【請求項１】 Ｐ型半導体層上にＮ型半導体層を有する
半導体基板の前記Ｎ型半導体層表面側に半導体素子を形
成する工程と、 該半導体素子を覆う絶縁膜を形成する工程と、 該絶縁膜にコンタクトホールを形成する工程と、 該コンタクトホールを介して前記半導体素子と電気的接
続をとる金属電極膜を前記絶縁膜上に堆積する工程と、 該金属電極膜をウエットエッチングする工程とを有する
半導体装置の製造方法において、 少なくとも前記絶縁膜を形成する前に、前記半導体基板
の周辺部の有効チップエリア外で前記金属電極膜により
直接覆われる部分にＰ型拡散領域を形成することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記Ｐ型領域は、前記半導体素子を分離
するための接合素子分離領域と同時に形成することを特
徴とした請求項１または２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01918194A JP3341435B2 (ja) | 1994-02-16 | 1994-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01918194A JP3341435B2 (ja) | 1994-02-16 | 1994-02-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07230982A JPH07230982A (ja) | 1995-08-29 |
| JP3341435B2 true JP3341435B2 (ja) | 2002-11-05 |
Family
ID=11992178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01918194A Expired - Fee Related JP3341435B2 (ja) | 1994-02-16 | 1994-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341435B2 (ja) |
-
1994
- 1994-02-16 JP JP01918194A patent/JP3341435B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07230982A (ja) | 1995-08-29 |
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