TW202205668A

TW202205668A - 高電子遷移率電晶體

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Publication number: TW202205668A
Application number: TW109125266A
Authority: TW
Inventors: 釩達盧; 黃嘉慶; 陳志諺
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2020-07-27
Filing date: 2020-07-27
Publication date: 2022-02-01
Also published as: TWI775121B

Abstract

一種高電子遷移率電晶體，包括通道層、阻障層、第一化合物半導體層、及第二化合物半導體層。其中，通道層設置於基底上，阻障層設置於三五族通道層上。第一化合物半導體層設置於阻障層上。第二化合物半導體層設置於阻障層和第一化合物半導體層之間，其中第一化合物半導體層與第二化合物半導體層包括一金屬摻質的一濃度分佈，此濃度分佈於第一化合物半導體層具有第一波峰，且此濃度分佈於第二化合物半導體層具有第二波峰。

Description

高電子遷移率電晶體

本揭露涉及半導體裝置的領域，特別是涉及一種高電子遷移率電晶體。

在半導體技術中，III-V族的半導體化合物可用於形成各種積體電路裝置，例如：高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor, HEMT)。HEMT是屬於具有二維電子氣(two dimensional electron gas, 2-DEG)的一種電晶體，其2-DEG會鄰近於能隙不同的兩種材料之間的接合面(亦即，異質接合面)。由於HEMT並非使用摻雜區域作為電晶體的載子通道，而是使用2-DEG作為電晶體的載子通道，因此相較於習知的金氧半場效電晶體(MOSFET)，HEMT具有多種吸引人的特性，例如：高電子遷移率及以高頻率傳輸信號之能力。

為了使得HEMT在導通狀態(on-state)和截止狀態(off-state)間被切換，通常會對HEMT的閘極施予正電壓或負電壓。然而，對於習知的HEMT而言，由於閘極延遲效應(gate-lag)，導致閾值電壓(threshold voltage, Vt)通常會隨著閘極電壓的數值大小而有所變動。舉例而言，在導通狀態和截止狀態所對應的閾值電壓偏離度(ΔVt)通常會有所不同，此不利於HEMT的快速切換，因而影響了半導體裝置的效能。

有鑑於此，有必要提出一種改良的高電子遷移率電晶體，以改善習知高電子遷移率電晶體所存在之缺失。

根據本揭露的一實施例，係提供一種高電子遷移率電晶體，包括通道層、阻障層、第一化合物半導體層、及第二化合物半導體層。其中，通道層設置於基底上，阻障層設置於通道層上。第一化合物半導體層設置於阻障層上。第二化合物半導體層設置於阻障層和第一化合物半導體層之間，其中第一化合物半導體層與第二化合物半導體層包括一金屬摻質的一濃度分佈，濃度分佈於第一化合物半導體層具有第一波峰，且濃度分佈於第二化合物半導體層具有第二波峰。

根據本揭露的實施例，由於第二化合物半導體層會設置於第一化合物半導體層和阻障層之間，藉由在第二化合物半導體層中形成金屬摻質的濃度波峰，可以增加第二化合物半導體層的最高價帶和阻障層的最高價帶(maximum Ev)之間的能障。因此，來自於第一化合物半導體層的電洞便不容易被注入至阻障層，因而避免在阻障層中產生捕捉電荷(trapped charge)，進而降低了高電子遷移率電晶體的閾值電壓偏離度，並避免了閘極延遲效應。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

在本揭露中，「三五族半導體(group III-V semiconductor)」係指包含至少一III族元素與至少一V族元素的化合物半導體。其中，III族元素可以是硼(B)、鋁(Al)、鎵(Ga)或銦(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或銻(Sb)。進一步而言，「三五族半導體」可以包括：氮化鎵(GaN)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、氮化鋁鎵(AlGaN)、氮化銦鋁鎵(InAlGaN)、氮化銦鎵(InGaN)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、其類似物或上述化合物的組合，但不限於此。此外，端視需求，三五族半導體內亦可包括摻質，而為具有特定導電型的三五族半導體，例如N型或P型III-V族半導體。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

本揭露係關於一種高壓半導體裝置或高電子遷移率電晶體(HEMT)，例如是可以作為電壓轉換器應用之功率切換電晶體或電信高功率應用，本發明並不以此為限。相較於矽功率電晶體，由於III-V HEMT具有較寬的能帶間隙，因此具有低導通電阻(on-state resistance, R_ON )與低切換損失之特徵。

第1圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括P型三五族中間層。如第1圖所示，高電子遷移率電晶體100-1，包括基底102、半導體疊層（例如至少包括三五族通道層118、三五族阻障層120、P型三五族中間層122、第一化合物半導體層124）、源極S、汲極D以及閘極G。基底102和半導體疊層間可以選擇性的另設置其他層，例如氮化物層104、超晶格層110、及高電阻層116。

根據本揭露的一實施例，基底102可以是如碳化矽(SiC)、氧化鋁(Al₂ O₃ )、藍寶石(sapphire)、氮化鋁等陶瓷基底。於一實施例中，基底102表面可設置接合層，其中接合層材料例如包括矽。根據本揭露一實施例中，基底102更包含一核心層以及包覆住核心層的單一或多層的絕緣材料層以及/或其他合適的材料層，核心層可以是氮化鋁或氧化鋁，絕緣材料層可以是氧化物、氮化物、氮氧化物、或其他合適的絕緣材料。

氮化物層104可以選擇性地被設置於基底102上，其具有較少的晶格缺陷，因此可以增進設置於氮化物層104上的半導體堆疊層的磊晶品質。其中，氮化物層104可以包括一氮化物堆疊層，例如包括第一氮化物層106及第二氮化物層108。根據本揭露一實施例，第一氮化物層106可例如是低溫氮化鋁層(LT-AlN)，此低溫氮化鋁層可以經由有機金屬化學氣相沉積(metal-organic CVD, MOCVD)，在800℃-1100℃的環境溫度下而形成；第二氮化物層108可例如是高溫氮化鋁層(HT-AlN)，此高溫氮化鋁層可以經由有機金屬化學氣相沉積，在1100℃-1400℃的環境溫度下而形成，但不限定於此。

超晶格層(superlattice layer, SL)110可以選擇性地被設置於基底102上，例如被設置於氮化物層104上。超晶格層110可用以降低基底102和設置於超晶格層110上的半導體層之間的晶格不匹配(lattice mismatch)的程度，以及降低晶格不匹配所產生之應力。根據本揭露一實施例，超晶格層110可以是一超晶格堆疊層，例如包括第一超晶格層112及第二超晶格層114。根據不同需求，第一超晶格層112或第二超晶格層114可以各自是由至少兩種III-V化合物半導體所構成的周期性交替層結構，例如由AlN薄層/GaN薄層交替堆疊而成的結構，或是各自是組成比例漸變的III-V化合物半導體，例如是鋁組成比例由下至上漸減的氮化鋁鎵(Al_x Ga_1-x N, 0.15≦x≦0.9)，但不限定於此。

高電阻層116可以選擇性地被設置於基底102上，例如是被設置於超晶格層110上。高電阻層116相較於其他的層具有較高的電阻率，因此可避免設置於高電阻層116上的半導體層和基底102間產生漏電流。根據本揭露一實施例，高電阻層116可以是具有摻質的III-V半導體層，例如碳摻雜氮化鎵(c-GaN)，但不限定於此。

通道層(即以下內文所述三五族通道層)118可以被設置於基底102上，例如是被設置於高電阻層116上。三五族通道層118可包含一層或多層III-V族半導體層，且III-V族半導體層的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定於此。根據本揭露的一實施例，三五族通道層118係為未摻雜的III-V族半導體，例如是未摻雜的GaN(undoped-GaN, u-GaN)。根據本揭露的其他實施例，三五族通道層118亦可以是被摻雜的一層或多層III-V族半導體層，例如是P型的III-V族半導體層。對P型的III-V族半導體層而言，其摻質可以是Cd、Fe、Mg或Zn，但不限定於此。

阻障層(即以下內文所述三五族阻障層)120可被設置於三五族通道層118上。三五族阻障層120可包含一層或多層III-V族半導體層，且其組成會不同於III-V族主體層104的III-V族半導體。舉例來說，三五族阻障層120可包含AlN、Al_y Ga_(1-y) N(0＜y＜1)或其組合。根據一實施例，三五族阻障層120可以是N型III-V族半導體，例如是本質上為N型的AlGaN層，但不限定於此。

由於三五族通道層118和三五族阻障層120間具有不連續的能隙，藉由將III-V族通道層118和III-V族阻障層120互相堆疊設置，電子會因壓電效應(piezoelectric effect)而聚集於III-V族通道層118中，且鄰近於三五族通道層118和三五族阻障層120間的異質接面。此聚集的電子可構成具有高載子遷移率的薄層，亦即二維電子氣(2-DEG)區域130。

第一化合物半導體層124可被設置於三五族阻障層120上，以空乏二維電子氣(2-DEG)區域130，達成半導體裝置的常關(normally-off)狀態。第一化合物半導體層124可以是P型III-V族半導體，例如是P型的GaN層，但不限定於此。此外，第一化合物半導體層124的能隙可小於三五族阻障層120的能隙，使得第一化合物半導體層124和三五族阻障層120間可具有不連續的能隙。

P型三五族中間層122可以被設置於三五族阻障層120和第一化合物半導體層124之間，且P型三五族中間層122的厚度會薄於三五族阻障層120和第一化合物半導體層124的厚度。舉例來說，P型三五族中間層122的厚度可以是20nm，而三五族阻障層120和第一化合物半導體層124的厚度可以分別是50nm和35nm，但不限定於此。根據本揭露的一實施例，P型三五族中間層122是P型III-V族半導體，例如是P型的GaN層，且摻質可以是選自Mg、Cd或Zn的金屬摻質。根據本揭露的一實施例，P型三五族中間層122的摻質波峰濃度範圍為9E18(cm^-3 )至2E19(cm^-3 )，且低於第一化合物半導體層124的摻質波峰濃度範圍（例如1E19(cm^-3 )至1E20(cm^-3 )）。

由於P型三五族中間層122和三五族阻障層120間具有不連續的能隙，藉由將P型三五族中間層122和III-V族阻障層120互相堆疊設置，電洞會因壓電效應而聚集於P型三五族中間層122中，且鄰近於P型三五族中間層122和三五族阻障層120間的異質接面。此聚集的電洞可構成具有高載子遷移率的薄層，亦即二維電洞氣(2-DHG)區域132。

源極S和汲極D可以分別電連接至三五族通道層118，而閘極G可以電連接至第一化合物半導體層124。其中，源極S和汲極D可以和三五族通道層118構成歐姆接觸，而閘極G可以和第一化合物半導體層124構成蕭特基接觸，但不限定於此。

為了分析半導體疊層之中的濃度分佈，可藉由二次離子質譜儀(secondary ion mass spectroscopy, SIMS)以分析第1圖所示的半導體疊層的金屬成份濃度和深度間的關係，量測的結果顯示於第2圖。第2圖是根據本揭露一實施例半導體堆疊層中的摻質濃度和深度間的關係圖。如第2圖所示，曲線210和曲線212分別是本揭露一實施例的半導體堆疊層中的Mg、Al對應於不同深度的濃度分佈，曲線220和曲線222分別是比較例1半導體堆疊層(不具有第二化合物半導體層122)中的Mg、Al對應於不同深度的濃度分佈。其中，第2圖中深度0-70nm大致對應第1圖的第一化合物半導體層124、深度70-85nm大致對應第1圖的第二化合物半導體層122、深度85-120nm大致對應第1圖的三五族阻障層120、深度120-140nm大致對應第1圖的三五族通道層118。就曲線210而言，在深度70-85nm區間內(即對應第二化合物半導體層)具有濃度波峰P，此濃度波峰P的半高寬(full width half maximum, FWHM)大致為5nm至15nm，且最高濃度(或稱波峰濃度)大致約為至1.5E19 cm^-3 ；而在深度0-70nm區間內(即對應第一化合物半導體層)的最高濃度大致為5E19 cm^-3 (對應深度2-5nm區間)，且最低濃度大致7E18 cm^-3 (對應深度70nm)。相較之下，曲線220的Mg濃度在深度40-100nm區間並不存在任何濃度波峰。需注意的是，第2圖所示的金屬摻質的濃度分佈較佳係以二次離子質譜儀或解析度更高的偵測裝置進行量側。若以解析度較差的偵測裝置進行量側，則可能無法量測到第二化合物半導體層的濃度波峰。

為了判別高電子遷移率電晶體中第二化合物半導體層對於閘極延遲效應的影響，可以進一步分析在不同閘極電壓(gate stress voltage)下的閾值電壓偏離度，量測的結果顯示於第3圖。第3圖繪示了本揭露實施例1、2和比較例1、2的閾值電壓偏離值和閘極電壓間的關係圖。請同時參照第1圖、第3圖、及第4圖。其中，第3圖中實施例1的結構類似第1圖所示的結構；第3圖中實施例2的結構類似第4圖所示的結構，第4圖所示的結構和第1圖的主要差異在於半導體疊層中不包括第二化合物半導體層122，但包括設置於第一化合物半導體層124上的結晶矽化合物半導體層126；第3圖中比較例1的結構則是半導體疊層中不包括任何第二化合物半導體層122。

如第3圖所示，當閘極電壓分別為第一閘極電壓V_g1 和第二閘極電壓V_g1 時，例如分別對應至-6V和6V時，高電子遷移率電晶體可以分別對應至截止狀態和導通狀態。對於實施例1而言，當閘極電壓分別為第一閘極電壓V_g1 和第二閘極電壓V_g1 時，其對應的閾值電壓偏離值大致相等，而位於第一閾值電壓偏離值ΔV₁ 和第二閾值電壓偏離值ΔV₂ 之間，表示實施例1的高電子遷移率電晶體不具有明顯的閘極延遲效應。對於實施例2而言，當閘極電壓為第二閘極電壓V_g2 時，其對應的閾值電壓偏離值會略低於第一閾值電壓偏離值ΔV₁ ，而非位於第一閾值電壓偏離值ΔV₁ 和第二閾值電壓偏離值ΔV₂ 之間，表示實施例2的高電子遷移率電晶體在導通狀態時具有閘極延遲效應。相較之下，對於比較例1而言，當閘極電壓為第一閘極電壓V_g1 時，其對應的閾值電壓偏離值遠大於第一閾值電壓偏離值ΔV₁ 。因此，比較例1的閘極延遲效應較實施例1、2的閘極延遲效應顯著。

本技術領域中具有通常知識者應可輕易了解，為能滿足實際產品需求的前提下，本發明的高電子遷移率電晶體亦可能有其它態樣，而不限於前述。下文將進一步針對高電子遷移率電晶體的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

第4圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括矽化合物半導體層。如第4圖所示，第4圖所示的結構100-2類似第1圖所示的結構100-1，主要差異在於第4圖的三五族阻障層120和第一化合物半導體層124間不包括第二化合物半導體層122，但化合物半導體層會被設置於第一化合物半導體層124上。根據本揭露一實施例，化合物半導體層可以是結晶矽化合物半導體層126。由於結晶矽化合物半導體層126和第一化合物半導體層124間的能隙不連續，因此可以讓電洞更容易自閘極傳遞至第一化合物半導體層124。

第5圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括第二化合物半導體層和P型三五族蓋層。如第5圖所示，第5圖所示的結構100-3類似第1圖所示的結構100-1，主要差異在於第5圖的三五族阻障層120和第一化合物半導體層124間除了包括第二化合物半導體層122之外，還包括設置於第一化合物半導體層124上的P型III-V族化合物半導體層128。根據本揭露一實施例，P型三五族化合物半導體層128可以是高摻質濃度的P⁺ 型GaN，其可用於促進電洞的注入。其中，P型三五族化合物半導體層128和第一化合物半導體層124可包括相同的金屬摻質，例如Mg，且P型三五族化合物半導體層128的摻雜濃度高於第一化合物半導體層124的摻雜濃度。

第6圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括第二化合物半導體層和P型三五族阻障層。如第6圖所示，第6圖所示的結構100-4類似第1圖所示的結構100-1，主要差異在於第6圖的III-V族阻障層120和第一化合物半導體層124間除了包括第二化合物半導體層122之外，還包括設置於三五族阻障層120和第二化合物半導體層122之間的P型三五族阻障層134。根據本揭露一實施例，P型三五族阻障層134可以是低摻質濃度的P^- 型AlGaN，其可以用於增加閾值電壓(Vth)，降低電子被III-V族阻障層120捕捉的程度。其中，P型三五族阻障層134和第二化合物半導體層122可包括相同的金屬摻質，例如Mg，且P型III-V族阻障層134的摻雜濃度低於第二化合物半導體層122的摻雜濃度。

第7圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括第二化合物半導體層、P型三五族阻障層、和P型三五族蓋層。如第7圖所示，第7圖所示的結構100-5類似第1圖所示的結構100-1，主要差異在於第7圖的三五族阻障層120和第一化合物半導體層124間除了包括P型三五族中間層122之外，還包括設置於第一化合物半導體層124上的P型三五族化合物半導體層128，以及包括設置於三五族阻障層120和第二化合物半導體層122之間的P型三五族阻障層134。

根據上述實施例，由於第二化合物半導體層會被設置於第一化合物半導體層和三五族阻障層之間，藉由在第二化合物半導體層中形成金屬摻質的濃度波峰，可以增加第二化合物半導體層的最高價帶和阻障層的最高價帶之間的能障。因此，來自於第一化合物半導體層的電洞便不容易被注入至阻障層，因而避免在三五族阻障層中產生捕捉電荷(trapped charge)，進而降低了高電子遷移率電晶體的閾值電壓偏離度。因此，可避免閘極延遲效應，而有利於高電子遷移率電晶體的快速切換。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100-1:高電子遷移率電晶體 100-2:高電子遷移率電晶體 100-3:高電子遷移率電晶體 100-4:高電子遷移率電晶體 100-5:高電子遷移率電晶體 102:基底 104:氮化物層 106:第一氮化物層 108:第二氮化物層 110:超晶格層 112:第一超晶格層 114:第二超晶格層 116:高電阻層 118:三五族通道層 120:三五族阻障層 122:第二化合物半導體層 124:第一化合物半導體層 126:結晶矽化合物半導體層 128:P型三五族化合物半導體層 130:二維電子氣區域 132:二維電洞氣區域 134:P型三五族阻障層 210:曲線 212:曲線 220:曲線 222:曲線 ΔV₁ :第一閾值電壓偏離度 ΔV₂ :第二閾值電壓偏離度 V_g1 :第一閘極電壓 V_g2 :第二閘極電壓 D:汲極 G:閘極 P:波峰 S:源極

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。第1圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括第二化合物半導體層。第2圖繪示了本揭露半導體堆疊層中的摻質濃度和深度間的關係圖。第3圖繪示了本揭露實施例1、2和比較例1的閾值電壓偏離值和閘極電壓間的關係圖。第4圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括矽蓋層。第5圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括第二化合物半導體層和P型三五族蓋層。第6圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括第二化合物半導體層和P型三五族阻障層。第7圖是根據本揭露一實施例所繪示的高壓半導體裝置的半導體堆疊層的剖面示意圖，其中半導體堆疊層至少包括第二化合物半導體層、P型三五族阻障層、和P型三五族蓋層。

100-1:高電子遷移率電晶體

102:基底

104:氮化物層

106:第一氮化物層

108:第二氮化物層

110:超晶格層

112:第一超晶格層

114:第二超晶格層

116:高電阻層

118:通道層

120:阻障層

122:第二化合物半導體層

124:第一化合物半導體層

130:二維電子氣區域

132:二維電洞氣區域

D:汲極

G:閘極

S:源極

Claims

一種高電子遷移率電晶體，包括：一通道層，設置於一基底上；一阻障層，設置於該通道層上；一第一化合物半導體層，設置於該阻障層上；以及一第二化合物半導體層，設置於該阻障層和該第一化合物半導體層之間，其中該第一化合物半導體層與該第二化合物半導體層包括一金屬摻質的一濃度分佈，該濃度分佈於該第一化合物半導體層具有一第一波峰，且該濃度分佈於該第二化合物半導體層具有一第二波峰。
如請求項1所述的高電子遷移率電晶體，其中該金屬摻質為鎂、鎘、碳或鋅。
如請求項1所述的高電子遷移率電晶體，其中該第一化合物半導體層內之該金屬摻質濃度大於與該第二化合物半導體層內之該金屬摻質濃度。
如請求項1所述的高電子遷移率電晶體，其中該第一波峰的濃度範圍為1E19(cm^-3 )至1E20(cm^-3 )，該第二波峰的濃度範圍為9E18(cm^-3 )至2E19(cm^-3 )。
如請求項1所述的高電子遷移率電晶體，其中該第二波峰的半高寬(FWHM)為5nm至15nm。
如請求項1所述的高電子遷移率電晶體，其中該通道層為未摻雜的三五族通道層。
如請求項1所述的高電子遷移率電晶體，其中該通道層中會形成二維電子氣(2-DEG)區域，且該二維電子氣區域鄰近於該通道層和該阻障層的接面。
如請求項1所述的高電子遷移率電晶體，其中該第二化合物半導體層的厚度分別小於該阻障層及該第一化合物半導體層的厚度。
如請求項1所述的高電子遷移率電晶體，其中該第二化合物半導體層中會形成二維電洞氣(2-DHG)區域，且該二維電洞氣區域鄰近於該阻障層和該第二化合物半導體層的接面。
如請求項1所述的高電子遷移率電晶體，另包括一半導體蓋層，設置於該第二化合物半導體層上。
如請求項10所述的高電子遷移率電晶體，其中該半導體蓋層為一結晶矽蓋層。
如請求項10所述的高電子遷移率電晶體，其中該半導體蓋層為一P型蓋層，其中該P型蓋層和該第一化合物半導體層包括該金屬摻質，且該P型蓋層的摻雜濃度高於該第一化合物半導體層的摻雜濃度。
如請求項1所述的高電子遷移率電晶體，另包括一P型阻障層，設置於該阻障層和該第二化合物半導體層之間，且該P型阻障層包括該金屬摻質。
如請求項13所述的高電子遷移率電晶體，其中該P型阻障層的該金屬摻質的摻雜濃度低於該第二化合物半導體層的該金屬摻質的摻雜濃度。
如請求項1所述的高電子遷移率電晶體，另包括：一閘極，電連接至該第一化合物半導體層；以及至少二源/汲極，分別電連接至該通道層。