WO2010038462A1 - 半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法 - Google Patents

半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法 Download PDF

Info

Publication number
WO2010038462A1
WO2010038462A1 PCT/JP2009/005069 JP2009005069W WO2010038462A1 WO 2010038462 A1 WO2010038462 A1 WO 2010038462A1 JP 2009005069 W JP2009005069 W JP 2009005069W WO 2010038462 A1 WO2010038462 A1 WO 2010038462A1
Authority
WO
WIPO (PCT)
Prior art keywords
thin film
semiconductor device
substrate
sacrificial growth
device thin
Prior art date
Application number
PCT/JP2009/005069
Other languages
English (en)
French (fr)
Inventor
朋幸 高田
秦雅彦
貞則 山中
Original Assignee
住友化学株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友化学株式会社 filed Critical 住友化学株式会社
Priority to US13/122,125 priority Critical patent/US20110186816A1/en
Priority to CN200980138964XA priority patent/CN102171792A/zh
Publication of WO2010038462A1 publication Critical patent/WO2010038462A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors

Definitions

  • the present invention relates to a semiconductor device substrate (Semiconductor Device Wafer), a semiconductor device device, a design system, a manufacturing method, and a design method.
  • Patent Document 1 discloses a semiconductor device substrate in which a GaAs substrate, an AlGaAs buffer layer, a GaAs channel layer, and a GaAs contact layer are arranged in this order.
  • a crystalline thin film of a compound semiconductor is formed by a vapor phase epitaxial growth method (sometimes referred to as a VPE method).
  • the film quality and film thickness of the thin film be uniform.
  • the growth of the thin film involves various phenomena such as heat transfer in the reaction vessel, mass transfer of raw materials or reaction intermediates, gas phase reaction, and surface reaction. For this reason, it is difficult to make the film forming environment uniform.
  • the growth rate of the thin film depends on the size, shape, etc. of the thin film, so that it is more difficult to manufacture a uniform thin film.
  • the present invention aims to solve at least one of these problems.
  • a device thin film for forming a semiconductor device and the device thin film are surrounded to inhibit the precursor of the device thin film from growing into a crystal.
  • a semiconductor device substrate comprising: an inhibition portion; and a sacrificial growth portion formed by sacrificial growth of a precursor on a crystal, the sacrificial growth portion provided around the device thin film and separated by the inhibition portion Provided.
  • a protective film that covers the upper part of the sacrificial growth part and exposes the upper part of the device thin film may be further provided.
  • this protective film for example, polyimide or a laminated film in which a silicon nitride film and a silicon nitride film are laminated can be used.
  • a plurality of sacrificial growth portions may be provided around the device thin film in a point-symmetric manner around the device thin film.
  • Each of the device thin film and the plurality of sacrificial growth portions preferably has the same shape. In this case, each of the device thin film and the plurality of sacrificial growth portions may be provided at equal intervals in two orthogonal directions on the base substrate on which the device thin film is formed.
  • a semiconductor device substrate further comprising a silicon base substrate, wherein a compound semiconductor crystal is grown as a device thin film on the base substrate silicon.
  • a compound semiconductor crystal is grown as a device thin film on the base substrate silicon.
  • Each of the device thin film and the sacrificial growth portion is lattice-matched or pseudo-lattice-matched to Si x Ge 1-x (0 ⁇ X ⁇ 1) crystal-grown on the base substrate silicon and Si x Ge 1-x 3 -5 group compound semiconductor.
  • the crystal growth surface of the silicon device thin film is crystallographically equivalent to the (100) plane, (110) plane, (111) plane, (100) plane, (110) It may have an off angle inclined from any one crystal plane selected from a plane crystallographically equivalent to a plane and a plane (111) crystallographically equivalent.
  • the maximum width of the device thin film is preferably 50 ⁇ m or less, and more preferably 30 ⁇ m or less.
  • the inhibition part preferably has a maximum width of 400 ⁇ m or less.
  • a semiconductor substrate having a base substrate and an insulating layer functioning as an inhibition portion is prepared, the size, shape, and arrangement of the sacrificial growth portion are determined based on the required specifications of the device thin film, and the opening that exposes the base substrate
  • An opening in which the device thin film is provided and an opening in which the sacrificial growth portion is to be provided are formed in the insulating layer, and an opening in which the device thin film is provided and the sacrificial growth portion are provided in the inside.
  • a semiconductor device substrate is produced by simultaneously crystal growth of the device thin film and the sacrificial growth portion at each power opening.
  • a semiconductor device is formed on the device thin film, other semiconductor devices that can be used by a user who uses the completed semiconductor device are not formed in the sacrificial growth portion.
  • a TEG may be formed in the sacrificial growth portion.
  • a semiconductor device device can be obtained by dicing the semiconductor device substrate.
  • the semiconductor device that can be used by the user is not formed on the sacrificial crystal.
  • the sacrificial crystal may be a single crystal or a polycrystal.
  • FIG. 1 is a plan view of a semiconductor device substrate 100.
  • FIG. 1 is a plan view of a semiconductor device substrate 100.
  • FIG. 2 is a plan view of a semiconductor device substrate 100 and a semiconductor device 460.
  • FIG. 4 is a flowchart showing a method for designing a semiconductor device substrate 100.
  • FIG. 6 is a process diagram showing manufacturing steps of the semiconductor device substrate 100 and the semiconductor device 460.
  • 1 is a block diagram illustrating an example of a board design system 600.
  • FIG. It is a graph which shows an example of the correlation between the film thickness of a thin film, and the magnitude
  • 10 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition portion 3002. It is the graph which showed the relationship between the growth rate of the thin film 3004 for devices, and an area ratio.
  • 10 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition portion 3002. It is the graph which showed the relationship between the growth rate of the thin film 3004 for devices, and an area ratio.
  • 10 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition portion 3002. It is the graph which showed the relationship between the growth rate of the thin film 3004 for devices, and an area ratio.
  • FIG. 2 It is a top view which expands and shows the part of the three HBT elements 3150 enclosed with the broken line in FIG. 2 is a laser micrograph of an observed region of an HBT element 3150. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is a graph which shows the data which measured the various characteristics of manufactured HBT3100. It is a graph which shows the data which measured the various characteristics of manufactured HBT3100.
  • FIG. 1 is a plan view of a semiconductor device substrate 100.
  • the semiconductor device substrate 100 includes a base substrate 110, a device thin film 112 for forming a semiconductor device, an inhibitor 114 that inhibits the precursor of the device thin film 112 from growing into a crystal, and the precursor And a sacrificial growth portion 116 sacrificially grown on the crystal.
  • the base substrate 110 is a Si substrate, but other examples include an SOI (Silicon on Insulator) substrate, a Ge substrate, a GOI (Germanium on Insulator) substrate, a GaAs substrate, an InP substrate, a glass substrate, a sapphire substrate, It may be a ceramic substrate or a plastic substrate.
  • the device thin film 112 grows on the base substrate 110 inside the opening formed in the inhibition portion 114. Thereby, the device thin film 112 is surrounded by the inhibition portion 114.
  • the device thin film 112 is disposed so that the center of the device thin film 112 and the center of the inhibition portion 114 substantially coincide with each other.
  • the device thin film 112 is a compound semiconductor used for forming a semiconductor device.
  • the planar shape of the device thin film 112 is a square, but the planar shape of the device thin film 112 may be a rectangle, a polygon, a circle, or an ellipse.
  • the device thin film 112 is formed by a chemical vapor deposition method (sometimes referred to as a CVD method), such as Si x Ge 1-x (0 ⁇ X ⁇ 1), or a 3-layer such as GaAs, AlGaAs, or InGaP. It may be a Group 5 compound semiconductor.
  • the device thin film 112 is doped with various dopants to form a plurality of thin film layers such as a buffer layer, an active layer, or a contact layer of a semiconductor device. Thus, the device thin film 112 constitutes a part of the semiconductor device.
  • the device thin film 112 may be annealed.
  • the device thin film 112 may have a seed layer of Si x Ge 1-x (0 ⁇ X ⁇ 1) in contact with the base substrate 110.
  • the seed layer is formed by an epitaxial growth method.
  • the device thin film 112 may be formed by stacking a plurality of Si x Ge 1-x layers (0 ⁇ X ⁇ 1). The composition of the plurality of Si x Ge 1-x layers may be such that the value of x is closer to 1 as the base substrate 110 is closer.
  • An InGaP buffer layer may be formed in contact with the seed layer by an epitaxial growth method.
  • An active layer of GaAs may be formed by an epitaxial growth method in contact with the InGaP buffer layer.
  • a GaAs contact layer is formed by epitaxial growth in contact with the GaAs.
  • the film thickness of the device thin film 112 is, for example, 5 nm to 15 ⁇ m.
  • film thickness or layer thickness represents the average thickness of a thin film or layer. The film thickness is measured by observing the crystal in cross-section at two or more places with a transmission electron microscope or a scanning electron microscope, and the average thickness can be obtained by averaging the measured values.
  • Semiconductor devices formed in the device thin film 112 include, for example, MOS transistors, heterojunction bipolar transistors (HBT), high electron mobility transistors (HEMT), semiconductor lasers, light emitting diodes, light emitting thyristors, light receiving diodes, and solar cells. Active devices such as resistors, or passive devices such as resistors, capacitors, and inductors.
  • the inhibition portion 114 On the surface of the inhibition portion 114, the deposition of the thin film layer due to the precursor of the device thin film 112 is suppressed. Thereby, the crystal growth of the device thin film 112 is inhibited in the region where the inhibition portion 114 is formed.
  • the inhibition portion 114 is, for example, an insulating layer of SiO 2 formed on the main surface of the base substrate 110, and the Si x Ge 1-x (0 ⁇ X ⁇ 1) or the group 3-5 compound semiconductor thin film 112 for a device. Inhibits the crystal growth of the precursor.
  • the inhibition portion 114 may be a nitride film such as Si 3 N 4 , TaN, or Ti 3 N 4 .
  • the inhibition portions 114 are rectangular, and a plurality of inhibition portions 114 are arranged at equal intervals on the main surface of the base substrate 110.
  • the base substrate 110 may be a Si substrate.
  • the inhibition portion 114 is a SiO 2 insulating layer having a square planar shape and has a layer thickness of 0.05 to 5 ⁇ m.
  • One thin film 112 for devices and eight sacrificial growth portions 116 are formed inside the inhibition portion 114.
  • the sacrificial growth portion 116 stabilizes the crystal growth of the device thin film 112 by sacrificing the precursor of the device thin film 112 to the crystal. Thereby, the film quality and film thickness of the device thin film 112 are stabilized.
  • sacrificial growth refers to crystal growth of a precursor of a semiconductor device without the purpose of forming another device that can be used by a user who uses the completed semiconductor device formed on the device thin film 112. It means to make it.
  • the sacrificial growth portion 116 may be a single crystal of the same quality as the device thin film 112, a low quality crystal having more lattice defects than the device thin film 112, or a polycrystalline.
  • the sacrificial growth portion 116 is formed in a region of the base substrate 110 where the inhibition portion 114 is not formed. More specifically, the sacrificial growth portion 116 is formed in the opening of the inhibition portion 114 in the vicinity of the device thin film 112. As a result, the sacrificial growth portion 116 is formed in a region separated by the inhibition portion 114 around the device thin film 112.
  • the planar shape of the sacrificial growth portion 116 in FIG. 1 is a rectangle, but may be another polygon, a circle, an ellipse, or an oval.
  • a plurality of sacrificial growth portions 116 are provided around the device thin film 112 and surrounding the device thin film 112.
  • the sacrificial growth portion 116 is provided point-symmetrically around the device thin film 112.
  • the sacrificial growth portion 116 has the same size and planar shape as the device thin film 112, but as another example, the sacrificial growth portion 116 may be formed in a band shape.
  • the device thin film 112 or the sacrificial growth portion 116 has the same shape, it is more preferable that these are provided at equal intervals in two orthogonal directions on the base substrate 110. For example, as shown in FIG. 1, three rows of openings are arranged in parallel to one side of the obstruction part 114 having a rectangular outer shape, and three rows of openings are arranged in parallel to the other side of the inhibition part 114.
  • the device thin film 112 or the sacrificial growth portion 116 is formed at equal intervals in the opening of the 3 rows ⁇ 3 columns.
  • Each of the device thin film 112 and the sacrificial growth portion 116 is lattice-matched or pseudo-lattice to Si x Ge 1-x (0 ⁇ X ⁇ 1) and Si x Ge 1-x crystal-grown on the silicon of the base substrate 110. And matched Group 3-5 compound semiconductors.
  • Semiconductor devices formed on the device thin film 112 are, for example, MOSFET (Metal Oxide Semiconductor Field Effect Transistor), HEMT (High Electron Mobility Transistor), pseudomorphic HEMT (Pseudomorphic HEMT), MESFET (Metal Semiconductor Field Effect Transistor). is there.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • HEMT High Electron Mobility Transistor
  • pseudomorphic HEMT Pseudomorphic HEMT
  • MESFET Metal Semiconductor Field Effect Transistor
  • the sacrificial growth part 116 other semiconductor devices that can be used by a user who uses a completed semiconductor device are not formed.
  • the sacrificial growth portion 116 can be used as an inspection region for inspecting the crystallinity of the device thin film 112.
  • a TEG (Test116Element Group) or an evaluation element may be formed in the sacrificial growth portion 116. This evaluation element is used when investigating the characteristics of the device thin film 112 or the influence of the device thin film 112 on the electrical characteristics of the semiconductor device.
  • the TEG or evaluation element may be a passive element or an active element.
  • a semiconductor device device is fabricated by dicing the semiconductor device substrate 100 including the device thin film 112 and the sacrificial growth portion 116.
  • the semiconductor device substrate 100 may include a protective film that covers the upper portion of the sacrificial growth portion 116 and exposes the upper portion of the device thin film 112.
  • the protective film is, for example, an insulating film including polyimide, a silicon oxide film, a silicon nitride film, or a laminated composite thereof.
  • the protective film may be formed by laminating polyimide on a laminated composite of a silicon oxide film and a silicon nitride film.
  • the laminated composite of the silicon oxide film and the silicon nitride film is formed by, for example, an ion beam sputtering method.
  • the polyimide is applied by, for example, a spin coating method.
  • FIG. 2 shows another example of a plan view of the semiconductor device substrate 100. Since the basic configuration of the semiconductor device substrate 100 shown in FIG. 2 is the same as that of the semiconductor device substrate 100 shown in FIG. 1, only differences from FIG. 1 will be described. In this figure, the sacrificial growth portion 116 is not formed inside the inhibition portion 114.
  • the inhibition part 114 is an insulating layer of SiO 2 having a square planar shape, and has a layer thickness of 1 ⁇ m.
  • One thin film 112 for a device having a square planar shape is formed inside each inhibition portion 114.
  • the device thin film 112 is disposed at the center of the inhibition portion 114, and the sacrificial growth portion 116 is provided in a region of the base substrate 110 where the inhibition portion 114 is not formed.
  • the length L 2 of the inhibition portion 114, the width W 2 of the inhibition portion 114, the distances L 3 and W 3 between adjacent inhibition portions 114 are the length L of the device thin film 112. 1 , determined based on the width W 1 of the device thin film 112, the composition of the thin film formed on the device thin film 112, and the film thickness of the thin film.
  • the distances L 4 and W 4 between the device thin film 112 and the inhibition portion 114 are similarly determined.
  • the size and shape of the sacrificial growth portion 116 are determined by determining the sizes L 2 and W 2 of the inhibition portion 114.
  • FIG. 3 is a plan view showing the semiconductor device substrate 100 and the semiconductor device 460 manufactured on the semiconductor device substrate 100. Since the basic configuration of the semiconductor device substrate 100 shown in FIG. 3 is the same as the configuration of the semiconductor device substrate 100 shown in FIG. 1, only differences from the configuration shown in FIG. 1 will be described.
  • the semiconductor device substrate 100 includes a plurality of semiconductor devices 460 manufactured on the base substrate 110.
  • One inhibition portion 114 is formed in each of the semiconductor devices 460, and a plurality of device thin films 812 or a plurality of device thin films 822 and a device thin film 812 or a device thin film 822 are formed in one inhibition portion 114.
  • a plurality of surrounding sacrificial growth portions 116 are formed.
  • a semiconductor layer is formed on the device thin films 812 and 822, and a semiconductor device is formed using the semiconductor layer.
  • the device thin film 822 includes a core region 824 and a sub-region 826.
  • the core region 824 is provided near the center of the inhibition portion 114 as compared to the sub region 826. Therefore, the film quality of the core region 824 is more homogeneous than the film quality of the sub-region 826.
  • the core region 824 is used as an active region of an active element, and a passive element is formed in the sub region 826.
  • FIG. 4 is a flowchart showing an example of a method for designing the semiconductor device substrate 100 shown in FIGS.
  • the required specifications of the semiconductor device are determined (S202).
  • the required specification of the semiconductor device is, for example, the type, structure, or arrangement of the semiconductor device.
  • the type of semiconductor device is, for example, an active element such as a transistor or a passive element such as a resistor or a capacitor.
  • the structure of the semiconductor device is, for example, a MOS transistor, HBT, HEMT or the like when the semiconductor device is a transistor.
  • Another example of the required specification of the semiconductor device is the type of the base substrate 110 or the specification of the active layer.
  • the specifications of the active layer are, for example, the arrangement of the active layer, the layer thickness, the composition, the type of dopant, the doping amount, the resistivity, and the breakdown voltage.
  • the required specifications of the device thin film 112 are determined based on the required specifications of the semiconductor device (S204).
  • the required specification of the device thin film 112 is, for example, the size, shape, arrangement, resistivity, or breakdown voltage of the device thin film 112.
  • size may include not only length and width but also area, volume, height, depth, and thickness.
  • the size and arrangement of the device thin film 112 are determined based on, for example, the size, number, and arrangement of the active regions of the semiconductor device.
  • the required specifications of the device thin film 112 may further include the structure, composition, dopant, doping amount, film thickness, and growth rate of the thin film. More specifically, the required specifications of the device thin film 112 include the structure, composition, dopant, doping amount, etc. of the thin film layer used as the active region and the buffer layer disposed between the thin film layer and the base substrate 110. And a film thickness may be included.
  • the design specifications of the inhibition part 114 and the sacrificial growth part 116 are determined based on the required specifications of the device thin film 112 (S206).
  • the design specifications of the inhibition part 114 and the sacrificial growth part 116 are, for example, their size, shape, arrangement, material, and thickness.
  • the mutual relationship between the required specifications of the device thin film 112 and the design specifications of the inhibition unit 114 and the sacrificial growth unit 116 is stored in advance in the semiconductor device substrate design system, and the stored mutual relationship is referred to for the device.
  • the design specification of the inhibition unit 114 may be determined based on the required specification of the thin film 112.
  • the interrelation includes, for example, the area ratio or positional relationship of the device thin film 112, the inhibition portion 114, and the sacrificial growth portion 116.
  • the mutual relationship may include the area ratio or the positional relationship for each type and film thickness of the device thin film 112.
  • FIG. 5 shows an example of the manufacturing process of the semiconductor device substrate 100 and the semiconductor device 460.
  • the semiconductor device substrate 100 is manufactured by the substrate manufacturing process S440
  • the semiconductor device 460 is manufactured by the semiconductor device manufacturing process S420 and the substrate manufacturing process S440.
  • the semiconductor device manufacturing process S420 includes a specification determining process S422, a device design process S424, and a device manufacturing process S426.
  • the substrate manufacturing process S440 includes an area design process S442, an area determination process S444, a mask design process S446, and a thin film formation process S448.
  • a required specification of a device to be formed on the device thin film 112 is determined. For example, the size, shape and arrangement of the active region of the semiconductor device and the composition and thickness of the device thin film 112 used as the active region are determined. Next, the required specifications of the device thin film 112 are obtained based on the required specifications of the semiconductor device.
  • design specification candidates for the inhibition portion 114 and the sacrificial growth portion 116 are calculated based on the required specifications of the device thin film 112. For example, the length L 2 of the inhibition part 114, the width W 2 of the inhibition part 114, the distances L 3 and W 3 between adjacent inhibition parts 114, and the distances L 4 and W 4 between the device thin film 112 and the inhibition part 114. Is required. Moreover, the thickness of the inhibition part 114 may be calculated
  • the required specifications of the device thin film 112 and the design specifications candidates of the inhibition portion 114 and the sacrificial growth portion 116 may be unique values or have a certain range.
  • the center of the device thin film 112 is calculated so as to coincide with the center of the active region of the semiconductor device.
  • the design specification has a certain range, for example, the allowable ranges of the sizes L 2 and W 2 of the inhibition unit 114 are calculated.
  • the size of the device thin film 112 or the thickness of the inhibition portion 114 may be calculated so that it can be selected according to the maximum temperature allowable in design.
  • the sacrificial growth portion 116 may be formed inside the inhibition portion 114. At this time, the range of the area of the sacrificial growth portion 116 formed on the source gas supply side with reference to the device thin film 112 and the area range of the sacrificial growth portion 116 formed on the side opposite to the supply side. And may have different ranges.
  • the thickness of the inhibition portion may be calculated so that the height of the sacrificial growth portion 116 is substantially the same as the height of the device thin film 112.
  • a semiconductor device is designed based on the required specifications of the device thin film 112 and the candidate design specifications of the inhibition part 114 and the sacrificial growth part 116 obtained in the area design process S442.
  • the required specifications of the semiconductor device are changed, and the specification determination process S422, the area design process again.
  • S442 and device design step S424 may be performed.
  • the device thin film 112, the inhibition portion 114, and the sacrificial growth based on the required specifications of the device thin film 112 and the design specifications of the inhibition portion 114 and the sacrifice growth portion 116 designed in the device design step S424.
  • the design specifications of the unit 116 are determined.
  • the semiconductor device substrate 100 includes the inhibition portion 114 and the sacrificial growth portion 116, whereby the film thickness and film quality of the device thin film 112 can be made uniform.
  • the semiconductor device substrate 100 and the semiconductor device 460 are efficiently designed by sharing the design specifications of the inhibition portion 114 and the sacrificial growth portion 116 between the semiconductor device manufacturing step S420 and the substrate manufacturing step S440. .
  • a mask used for patterning the inhibition portion 114 is designed based on the required specifications of the device thin film 112 determined in the region determination step S444 and the design specifications of the inhibition portion 114 and the sacrificial growth portion 116. More specifically, the mask is based on the size, shape, and arrangement of the inhibition portion 114 and the sacrificial growth portion 116 included in the design specifications of the inhibition portion 114 and the sacrificial growth portion 116, and the required specifications of the device thin film 112. Designed.
  • a base substrate 110 having silicon and an insulating layer covering at least part of the silicon is prepared.
  • the insulating layer has SiO 2 on the surface and inhibits crystal growth of the device thin film 112.
  • the insulating layer is patterned by photolithography, etching, or the like.
  • an opening in which the device thin film 112 is to be provided and an opening in which the sacrificial growth portion 116 is to be provided are provided to form the inhibition portion 114.
  • the opening penetrates the base substrate 110 in a direction substantially perpendicular to the semiconductor device substrate 100.
  • the “substantially vertical direction” includes not only a strictly vertical direction but also a direction slightly inclined from the vertical in consideration of manufacturing errors of the substrate and each member.
  • the insulating layer may be divided at regular intervals by patterning.
  • each of the plurality of divided insulating layers functions as the inhibition portion 114.
  • Each inhibition portion 114 may be rectangular, polygonal, circular, elliptical, or oval.
  • the precursor of the device thin film 112 can be grown on the crystal.
  • the device thin film 112 or the sacrificial growth portion is formed inside each of the plurality of openings under the condition that the reaction of the precursor of the device thin film 112 is rate-limiting or the condition that the supply of the precursor is rate-limiting. 116 is simultaneously selectively epitaxially grown.
  • the device thin film 112 is formed by a CVD method. However, as another example, the PVD method may be used.
  • the device thin film 112 and the sacrificial growth portion 116 grow using the silicon of the base substrate 110 exposed in the opening as a growth nucleus.
  • the device thin film 112 may contain Si x Ge 1-x (0 ⁇ X ⁇ 1), and further grows using a Si x Ge 1-x (0 ⁇ X ⁇ 1) as a growth nucleus. May be included.
  • a buffer layer of InGaP or a separation layer obtained by oxidizing a Group 3-5 compound semiconductor containing Al may be disposed.
  • Si x Ge 1-x and the Group 3-5 compound semiconductor are electrically separated, and a material having a lattice constant close to that of Si x Ge 1-x and the Group 3-5 compound semiconductor is appropriately selected.
  • the group 3-5 compound semiconductor is formed, for example, under the condition that the supply of the precursor of the group 3-5 compound semiconductor is rate-limiting.
  • Crystal growth in the CVD method includes (a) transport of raw material molecules to the substrate surface, (b) chemical reaction at and near the substrate surface, (c) crystal nucleus generation and crystal growth of the thin film, and (d) reaction. Proceed with removal of by-products. That is, the source gas supplied into the reaction apparatus generates a precursor which is a reaction intermediate by a gas phase reaction. The produced precursor diffuses in the gas phase and is adsorbed on the substrate surface. The precursor adsorbed on the substrate surface is deposited as a solid film by surface diffusion on the substrate surface.
  • the film formation speed by the CVD method is determined by a combination of the physical process speed and the chemical process speed (a) to (d) above.
  • the reaction rate of (b) is sufficiently faster than the raw material transport rate of (a)
  • the film formation rate is proportional to the raw material transport amount and does not greatly depend on the growth temperature.
  • supply limited or diffusion limited Such a situation is called supply limited or diffusion limited.
  • the reaction rate of (b) is slower than the raw material transport rate of (a)
  • the film formation rate greatly depends on the growth temperature. This situation is called reaction rate limiting.
  • the supply rate of the precursor to the device thin film 112 can be controlled by controlling the supply rate of the raw material.
  • the supply rate of the precursor to the device thin film 112 can be controlled by controlling the growth temperature or by controlling the concentration ratio of the source gases including the carrier gas. .
  • the supply rate of the precursor By controlling the supply rate of the precursor, the growth rate and film quality of the device thin film 112 can be controlled.
  • the sacrificial growth portion 116 may be shaved after the device thin film 112 and the sacrificial growth portion 116 are grown. For example, the sacrificial growth portion 116 is removed by etching. After the sacrificial growth portion 116 is removed, another semiconductor that can be used by a user who uses a completed semiconductor device formed in the device thin film 112 is disposed in the region where the sacrificial growth portion 116 is disposed. A device may be formed. However, in the case where the sacrificial growth portion 116 is stored without being scraped, a device for testing a semiconductor device formed on the device thin film 112 may be formed.
  • the sacrificial growth portion 116 may be covered with a protective film.
  • the protective film is, for example, an insulating film including polyimide, a silicon oxide film, a silicon nitride film, or a laminated composite thereof.
  • a Si substrate is used as the base substrate 110
  • a Ge substrate or a GOI substrate may be used as the base substrate 110.
  • the Ge substrate or GOI substrate may have Si Y Ge 1-Y (0 ⁇ Y ⁇ 1).
  • the semiconductor layer formed in the device thin film 112 and the sacrificial growth portion 116 is grown using Si Y Ge 1-Y of the base substrate 110 exposed in the opening in which the device thin film 112 is provided as a growth nucleus.
  • a group 5 compound semiconductor may be included. Between the Si Y Ge 1-Y and the Group 3-5 compound semiconductor, an InGaP buffer layer or the separation layer may be disposed.
  • a semiconductor device is manufactured by forming a semiconductor device on the semiconductor device substrate 100 manufactured in the substrate manufacturing process S440 based on the design of the semiconductor device designed in the device design process S424.
  • the semiconductor device is formed on the device thin film 112 using various semiconductor manufacturing processes.
  • Each process described in FIG. 5 may be realized by hardware, or may be realized by a combination of hardware and software that controls the hardware. That is, according to the above description, a semiconductor device manufacturing system including a semiconductor device manufacturing unit and a substrate manufacturing unit is disclosed.
  • the semiconductor device manufacturing department performs a semiconductor device manufacturing process S420.
  • the board manufacturing unit performs a board manufacturing process S440.
  • the semiconductor device manufacturing department has a specification determining part, a device designing part, and a device manufacturing part.
  • the specification determination unit, the device design unit, and the device manufacturing unit execute a specification determination step S422, a device design step S424, and a device manufacturing step S426, respectively.
  • the substrate manufacturing section has an area design section, an area determination section, a mask design section, and a thin film formation section.
  • the region design unit, the region determination unit, the mask design unit, and the thin film formation unit execute a region design step S442, a region determination step S444, a mask design step S446, and a thin film formation step S448, respectively.
  • the semiconductor manufacturing unit and the substrate manufacturing unit may be connected by a wired or wireless network, and information output from the semiconductor manufacturing unit may be input to the substrate manufacturing unit. Further, information output from the substrate manufacturing unit may be input to the semiconductor manufacturing unit.
  • FIG. 6 shows a substrate design system 600 used for designing the semiconductor device substrate 100.
  • the board design system 600 includes an input unit 610, a first storage unit 622, a second storage unit 632, a first specification calculation unit 620, a second specification calculation unit 630, and a specification storage unit 640. And an output unit 650.
  • the substrate design system 600 designs the semiconductor device substrate 100 in the region design step S442 shown in FIG. When the required specifications of the semiconductor device are input, the substrate design system 600 outputs the required specifications of the device thin film 112 and the design specifications of the inhibition unit 114 and the sacrificial growth unit 116.
  • the required specifications of the semiconductor device are input to the input unit 610.
  • the input unit 610 may include an input device such as a keyboard and a mouse.
  • the input unit 610 may include a communication interface and a network communication device, and may receive the data via a telecommunication line such as a dedicated communication network or the Internet.
  • a telecommunication line such as a dedicated communication network or the Internet.
  • the specifications of the semiconductor device for example, the type of the base substrate 110, the specification of the active layer of the active element formed in the device thin film 112, and the like are input.
  • the specifications of the active layer include, for example, arrangement, layer thickness, composition, dopant type, doping amount, resistivity, breakdown voltage, and the like.
  • the first storage unit 622 provides a correlation between the composition, size, shape, and arrangement of the active layer and the size, shape, and arrangement of the device thin film 112 as an example of the required specifications of the device thin film 112. I remember it.
  • the correlation may be a correlation between characteristics such as the mobility or resistivity of the active layer and the composition, film thickness, and doping amount of the device thin film 112.
  • the first storage unit 622 stores the interrelationships in a table.
  • the first specification calculation unit 620 calculates a required specification of the device thin film 112 based on the correlation stored in the first storage unit 622 and the input required specification of the semiconductor device. The calculated required specification is stored in the specification storage unit 640.
  • the aspect ratio of the device thin film 112 is a value obtained by dividing “the film thickness of the device thin film 112” by “the smaller value of the length L1 or the width W1 of the device thin film 112”.
  • the second specification calculation unit 630 calculates the design specifications of the inhibition unit 114 and the sacrificial growth unit 116 based on the required specifications of the device thin film 112 calculated by the first specification calculation unit 620.
  • Precipitation of the precursor of the device thin film 112 on the surface of the inhibition portion 114 is inhibited. For this reason, the precursor once adsorbed on the surface of the inhibition part 114 diffuses on the surface of the inhibition part 114. A part of the precursor diffusing through the inhibition portion 114 reaches the device thin film 112 and is deposited as a solid film inside the device thin film 112. Another part of the precursor reaches the sacrificial growth portion 116 and is deposited as a solid film inside the sacrificial growth portion 116. Further, another part of the precursor diffuses outside the inhibition portion 114 and precipitates as a solid film in a region where the inhibition portion 114 is not formed. When the size of the device thin film 112 is sufficiently small compared to the size of the inhibition portion 114, most of the precursor supplied to the device thin film 112 is supplied by diffusion on the surface of the inhibition portion 114.
  • the ratio of the area of the device thin film 112 to the area of the inhibition portion 114 is smaller, the number of precursors supplied to the unit area of the device thin film 112 increases, so the deposition rate increases.
  • the larger the ratio of the area of the sacrificial growth portion 116 to the area of the inhibition portion 114 the lower the precursor that can reach the device thin film 112, so the deposition rate decreases.
  • the distance from the peripheral portion of the device thin film 112 to the sacrificial growth portion 116 is longer, the precursor supplied to the device thin film 112 is increased, so that the deposition rate is increased.
  • the growth rate of the device thin film 112 is a required specification
  • the area ratio of the inhibition portion 114 to the device thin film 112 and the sacrificial growth portion 116 and the distance from the peripheral portion of the device thin film 112 to the sacrificial growth portion 116 are the design specifications.
  • the mutual relationship between the required specification and the design specification may be stored in the second storage unit 632 in advance.
  • the specifications of the inhibition unit 114 and the sacrificial growth unit 116 calculated by the second specification calculation unit 630 are transmitted to the specification storage unit 640 and stored in the specification storage unit 640.
  • the second specification calculation unit 630 calculates the material, thickness, size, shape, and arrangement of the inhibition unit 114 and the size, shape, and arrangement of the sacrificial growth unit 116.
  • the second specification calculation unit 630 calculates the design specifications of the inhibition unit 114 and the sacrificial growth unit 116 based on the mutual relationship stored in the second storage unit 632.
  • the correlation stored in the second storage unit 632 may be a correlation between the required specifications of the device thin film 112 and the design specifications of the inhibition unit 114 and the sacrificial growth unit 116.
  • the second storage unit 632 stores the interrelationships in a table.
  • the specification storage unit 640 stores the design specifications of the device thin film 112, the inhibition unit 114, and the sacrificial growth unit 116 calculated by the first specification calculation unit 620 and the second specification calculation unit 630.
  • the specification storage unit 640, the first storage unit 622, and the second storage unit 632 may be storage devices such as a hard disk and a semiconductor memory.
  • the specification storage unit 640, the first storage unit 622, and the second storage unit 632 may be storage devices such as a hard disk and a semiconductor memory provided in a server system connected to a dedicated communication network or the Internet. .
  • the output unit 650 outputs the device thin film 112 stored in the specification storage unit 640 and the design specifications of the inhibition unit 114 and the sacrificial growth unit 116, for example, the arrangement and size of the inhibition unit 114 and the sacrificial growth unit 116.
  • the output unit 650 may include an output device such as a display device or a printer.
  • the output unit 650 may have a communication interface and a network communication device, and may transmit the data via a telecommunication line such as a dedicated communication network or the Internet.
  • the board design system 600 may be realized by hardware or software.
  • the substrate design system 600 may be a system specialized in designing a semiconductor device substrate, or may be a general-purpose information processing apparatus such as a PC.
  • a general-purpose information processing apparatus such as a PC.
  • an information processing device having a general configuration including a data processing device having a CPU, ROM, RAM, communication interface, etc., an input device, an output device, and a storage device, software that defines the operation of each of the above units
  • the board design system 600 can be realized by starting the wear.
  • the board design system 600 may be provided by a board design program that realizes the board design system 600 by controlling the information processing apparatus as described above or a recording medium that records the board design program.
  • a recording medium a magnetic recording medium such as a floppy (registered trademark) disk or a hard disk, an optical recording medium such as a CD-ROM, a magneto-optical recording medium such as an MD, or a semiconductor memory such as an IC card can be used.
  • a storage device such as a hard disk or a RAM provided in a server system connected to a dedicated communication network or the Internet may be used as a recording medium, and the program may be provided to the information processing device via the network.
  • the specialized system and the information processing apparatus may be configured by a single computer, or may be configured by a plurality of computers distributed on a network.
  • the board design program is read from the recording medium into the information processing apparatus and controls the operation of the information processing apparatus.
  • the information processing apparatus operates as the substrate design system 600 under the control of the substrate design program, and designs the semiconductor device substrate 100.
  • the following semiconductor device substrate manufacturing apparatus That is, a thin film for forming a semiconductor device, an inhibiting part that inhibits the precursor of the thin film from growing into a crystal, and a sacrifice that is disposed within a certain distance from the peripheral part of the thin film to stabilize the crystal growth of the thin film.
  • An apparatus for manufacturing a substrate for a semiconductor device having a growth section wherein a first specification calculation section for determining a design specification of a thin film based on a required specification of the semiconductor device, and an inhibition based on the design specification of the thin film
  • a first specification calculation section for determining a design specification of a thin film based on a required specification of the semiconductor device, and an inhibition based on the design specification of the thin film
  • An apparatus for manufacturing a substrate for a semiconductor device comprising: a second specification calculation unit that determines a design specification of a part and a design specification of a sacrificial growth part is disclosed.
  • FIG. 7 shows the relationship between the length of one side of the inhibition portion 114 and the film thickness of the device thin film 112 when the device thin film 112 shown in FIG. 2 is formed at a predetermined temperature and a predetermined pressure.
  • FIG. 7 shows the above relationship when the inhibition unit 114 has a square planar shape, and the length of one side of the inhibition unit 114 is equal to the distance between the inhibition units 114. In this case, a region of the base substrate 110 where the inhibition portion 114 is not formed functions as the sacrificial growth portion 116.
  • the rhombic symbols indicate the film thickness when the device thin film 112 has a square planar shape and L 1 and W 1 in FIG. 2 are 10 ⁇ m.
  • the square symbols indicate the film thickness when the device thin film 112 has a square planar shape and L 1 and W 1 are 20 ⁇ m.
  • the triangular symbol indicates the film thickness when the device thin film 112 has a rectangular planar shape, L 1 is 30 ⁇ m, and W 1 is 40 ⁇ m.
  • the device thin film 112 in order to form the device thin film 112 having a thickness of 10,000 mm on the device thin film 112 having a square planar shape of 10 ⁇ m on a piece, it has a square planar shape with a side length of 50 to 100 ⁇ m. It can be seen that the inhibition portion 114 is formed, and the device thin film 112 is formed in the central portion of the inhibition portion 114. It can also be seen that in the region where the length of one side of the inhibition portion 114 is 50 ⁇ m to 400 ⁇ m, the device thin film 112 is formed under the condition that the supply of the precursor is rate-limiting. That is, since the film formation rate does not depend on the growth temperature in the region, the film formation rate can be determined by the length of the inhibition portion. It can also be seen that when the inhibition length becomes 500 ⁇ m, the film thickness of the device thin film 112 becomes unstable.
  • FIG. 8 shows another example of the correlation between the film thickness of the device thin film 112 and the size of the inhibition portion 114 in FIG.
  • FIG. 8 shows the relationship between the length of one side of the inhibition portion 114 and the thickness of the device thin film 112 when the device thin film 112 having a predetermined composition is formed at a predetermined temperature and a predetermined pressure.
  • a device thin film 112 was formed under the same conditions as in FIG. 7 except that a predetermined dopant was added.
  • the rhombic symbols indicate the film thickness when the planar shape of the device thin film 112 is square and L 1 and W 1 in FIG. 2 are 10 ⁇ m.
  • the square symbol indicates the film thickness when the planar shape of the device thin film 112 is square and L 1 and W 1 are 20 ⁇ m.
  • the triangle symbol indicates the film thickness when the planar shape of the device thin film 112 is rectangular, L 1 is 30 ⁇ m, and W 1 is 40 ⁇ m.
  • the second storage unit 632 stores the interrelationships obtained from the data shown in FIGS. 7 and 8 in a table.
  • Example 1 The semiconductor device substrate 100 and the semiconductor device 460 shown in FIG. 2 are manufactured by the manufacturing method shown in FIG.
  • a substrate for semiconductor devices arranged in order was designed.
  • an HBT using the GaAs layer of the semiconductor device substrate 100 as an active layer was designed.
  • an HBT using GaAs as a base and a collector and InGaP as an emitter was designed.
  • the data in the case of being arranged at equal intervals every 30 ⁇ m in the direction parallel to is input.
  • the size of the active layer was set to 10 ⁇ m ⁇ 10 ⁇ m.
  • the film thicknesses of the seed layer and the active layer were set to 0.5 ⁇ m and 3 ⁇ m, respectively.
  • an input indicating that an annealing process at 900 ° C. is allowed in the production of the seed layer was input.
  • the base substrate 110 was set as a Si substrate.
  • the design specifications of the device thin film 112, the inhibition portion 114, and the sacrificial growth portion 116 were calculated.
  • the substrate design system 600 first calculates the required specifications of the device thin film 112 based on the required specifications of the semiconductor device, and then determines the inhibition portion 114 and the sacrificial growth portion 116 based on the required specifications of the device thin film 112.
  • the design specification was calculated.
  • the required specifications of the device thin film 112 determined based on the required specifications of the semiconductor device may be input to the substrate design system 600 to calculate the design specifications of the inhibition unit 114 and the sacrificial growth unit 116.
  • an output indicating that 10 ⁇ m ⁇ 10 ⁇ m device thin film 112 can be arranged at equal intervals every 30 ⁇ m was obtained. Further, it is possible to dispose the inhibition portion 114 of 15 ⁇ m to 20 ⁇ m in one piece centering on the device thin film 112, that the portion where the inhibition portion 114 of the base substrate 110 is not formed can be used as the sacrificial growth portion 116, and the inhibition portion. An output indicating that the device thin film 112 can be arranged at the center of 114 was obtained. Further, an output indicating that SiO 2 having a thickness of 0.5 ⁇ m to 1.0 ⁇ m may be formed as the inhibition portion 114 was obtained.
  • the semiconductor device and the mask were designed based on the output of the substrate design system 600.
  • the mask was designed so that 10 ⁇ m ⁇ 10 ⁇ m device thin films 112 were arranged at equal intervals every 30 ⁇ m.
  • the inhibition part 114 with a piece of 20 micrometers may be arrange
  • the inhibition part 114 was designed so that the center of the device thin film 112 coincides with the center of the inhibition part 114.
  • the device thin film 112, the inhibition portion 114, and the sacrificial growth portion 116 were formed on the base substrate 110.
  • the seed layer and the active layer were formed by the CVD method, and the semiconductor device substrate 100 was created.
  • the seed layer was formed under conditions where the growth temperature was 600 ° C. and the pressure in the reaction vessel was 2.6 kPa.
  • the seed layer was annealed at 850 ° C. for 10 minutes after film formation, and then annealed at 780 ° C. for 10 minutes.
  • the active layer was formed under conditions where the growth temperature was 650 ° C. and the pressure in the reaction vessel was 9.9 kPa.
  • a semiconductor device was formed by forming a semiconductor device on the semiconductor device substrate 100 using the active layer.
  • the seed layer had a thickness of 0.5 ⁇ m and the active layer had a thickness of 2.5 ⁇ m. Further, when the surface of the active layer was inspected by the etch pit method, no defects were found on the surface of the active layer.
  • the semiconductor device 460 was observed for in-plane cross section by TEM, and no defects were found. Also, the semiconductor device 460 operated as designed. As described above, by using the substrate design system 600, the device thin film 112 satisfying the required specifications in both the film thickness and film quality could be formed.
  • Example 2 In Example 2, the fact that the growth rate of the device thin film changes by changing the width of the inhibition portion will be described based on the experimental data of the present inventors.
  • the growth rate of the device thin film affects the characteristics of the device thin film such as flatness and crystallinity.
  • the characteristics of the device thin film strongly influence the performance of the semiconductor device formed in the device thin film. Therefore, it is necessary to appropriately control the growth rate of the device thin film so as to satisfy the required characteristics of the device thin film derived from the required specifications of the semiconductor device.
  • the experimental data described below shows that the growth rate of the device thin film varies depending on the width of the inhibition portion and the like.
  • the shape of the inhibition portion can be designed so that the growth rate of the device thin film becomes an appropriate growth rate derived from the required specifications of the device thin film.
  • FIG. 9 shows a planar pattern of the semiconductor device substrate 3000 created in the second embodiment.
  • the semiconductor device substrate 3000 includes an inhibition portion 3002, a device thin film 3004, and a sacrificial growth portion 3006 on a base substrate.
  • the inhibition part 3002, the device thin film 3004, and the sacrificial growth part 3006 were formed so that the inhibition part 3002 surrounded the device thin film 3004 and the sacrificial growth part 3006 surrounded the inhibition part 3002.
  • the inhibition part 3002 was formed so as to have a substantially square outer shape, and a substantially square opening was formed in the central part of the square. One side a of the opening was 30 ⁇ m or 50 ⁇ m.
  • the width b of the inhibition part 3002 which is the distance from the outer periphery to the inner periphery of the inhibition part 3002 was changed in the range of 5 ⁇ m to 20 ⁇ m.
  • Silicon dioxide (SiO 2 ) was used as the inhibition portion 3002. Silicon dioxide does not grow epitaxially on its surface under the epitaxial growth conditions for selective MOCVD.
  • the inhibition part 3002 was formed by forming a silicon dioxide film on the base substrate using a dry thermal oxidation method and patterning the silicon dioxide film by a photolithography method.
  • a compound semiconductor crystal was selectively epitaxially grown on the base substrate other than the inhibition portion 3002 by MOCVD.
  • the compound semiconductor crystal epitaxially grown in the opening surrounded by the inhibition portion 3002 is the device thin film 3004, and the compound semiconductor crystal surrounding the inhibition portion 3002 outside the inhibition portion 3002 is the sacrificial growth portion 3006.
  • As compound semiconductor crystals GaAs crystals, InGaP crystals or P-type doped GaAs crystals (p-GaAs crystals) were grown. Trimethylgallium (Ga (CH 3 ) 3 ) was used as the Ga material, and arsine (AsH 3 ) was used as the As material.
  • Trimethylindium (In (CH 3 ) 3 ) was used as the In raw material, and phosphine (PH 3 ) was used as the P raw material.
  • the doping of carbon (C), which is a P-type impurity, was controlled by adjusting the amount of trichloromethane bromide (CBrCl 3 ) added as a dopant.
  • the reaction temperature during epitaxial growth was set to 610 ° C.
  • FIG. 10 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition portion 3002 when GaAs is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 11 is a graph showing the relationship between the growth rate and area ratio of the device thin film 3004 when GaAs is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 12 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition portion 3002 when InGaP is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 13 is a graph showing the relationship between the growth rate and area ratio of the device thin film 3004 when InGaP is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 14 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition portion 3002 when p-GaAs is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 15 is a graph showing the relationship between the growth rate and the area ratio of the device thin film 3004 when p-GaAs is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • the vertical axis represents the growth rate ratio of the compound semiconductor crystal.
  • the growth rate ratio is the ratio of the growth rate compared to the growth rate in the solid plane when the growth rate in the solid plane without the inhibition part 3002 is 1.
  • the area ratio is the ratio of the area of the region in which the device thin film 3004 is formed to the total area of the region in which the device thin film 3004 is formed and the area of the region in which the inhibition part 3002 is formed.
  • the plots indicated by black squares or black diamonds indicate actual measurement points.
  • the solid line indicates the experimental line.
  • the experimental line is a univariate quadratic function, and the coefficient of each polynomial was obtained by the method of least squares.
  • the growth rate ratio of the device thin film 3004 when there is no sacrificial growth portion 3006 is indicated by a broken line.
  • L1 is the case where the opening area of the inhibition layer 3002 is 50 ⁇ m ⁇
  • L2 is the case where the opening area of the inhibition layer 3002 is 30 ⁇ m ⁇ .
  • the case where there is no sacrificial growth portion 3006 is a case where the region corresponding to the sacrificial growth portion 3006 is covered with the inhibition layer 3002.
  • the growth rate increases as the width of the inhibition portion 3002 increases, and the growth rate increases as the area ratio decreases. Moreover, the experimental line and the measurement point agreed well. Therefore, it can be seen that the inhibition unit 3002 can be designed to achieve a desired growth rate using a quadratic function of the experimental line.
  • the width of the inhibition portion 3002 is large, the absolute number of source molecules supplied by surface migration increases, and the growth rate of the device thin film 3004 increases.
  • the area ratio of the device thin film 3004 to the total area is small, the source molecules supplied from the inhibition portion 3002 to the device thin film 3004 are relatively increased. Therefore, the growth rate of the device thin film 3004 increases.
  • the function of the sacrificial growth unit 3006 can be grasped as follows. That is, if there is no sacrificial growth portion 3006, excessive source molecules are supplied to the device thin film 3004, leading to surface disturbance of the device thin film 3004 and a decrease in crystallinity. In other words, the presence of the sacrificial growth portion 3006 allows the source molecules that have come to the inhibition portion 3002 to be appropriately taken into the sacrificial growth portion 3006 and the supply of the source molecules to the device thin film 3004 is controlled to an appropriate amount. It can be said that the sacrificial growth unit 3006 has a function of suppressing supply of excessive source molecules to the device thin film 3004 by sacrificing and consuming source molecules.
  • 16 and 17 are electron micrographs obtained by observing the surface of the semiconductor device substrate 3000 when the off-angle of the base substrate is 2 °.
  • FIG. 16 shows the state after epitaxial growth
  • FIG. 17 shows the state after annealing.
  • 18 and 19 are electron micrographs obtained by observing the surface of the semiconductor device substrate 3000 when the off-angle of the base substrate is 6 °.
  • FIG. 18 shows the state after epitaxial growth
  • FIG. 19 shows the state after annealing.
  • the off-angle refers to an angle at which the surface of silicon that is a base substrate is tilted from the (100) plane that is the crystallographic plane orientation.
  • the surface of the crystal when the off angle is 2 ° is less disturbed than the surface of the crystal when the off angle is 6 °. Therefore, an off angle of 2 ° is preferable to an off angle of 6 °.
  • the annealed crystal surface was good at any off angle. Therefore, it was found that good crystals can be grown when the off angle is in the range of 2 ° to 6 °.
  • FIG. 20 shows a plan view of a heterojunction bipolar transistor (HBT) 3100 manufactured by the inventors.
  • the HBT 3100 has a structure in which 20 HBT elements 3150 are connected in parallel.
  • FIG. 20 only a part of the base substrate is shown, and only one HBT 3100 part is shown. Test patterns and other semiconductor elements were also formed on the same base substrate, but the description thereof is omitted here.
  • the collectors of the 20 HBT elements 3150 were connected in parallel by the collector wiring 3124, the emitters were connected in parallel by the emitter wiring 3126, and the bases were connected in parallel by the base wiring 3128.
  • the 20 bases were divided into 4 groups, and 5 bases of each group were connected in parallel.
  • the collector wiring 3124 was connected to the collector pad 3130, the emitter wiring 3126 was connected to the emitter pad 3132, and the base wiring 3128 was connected to the base pad 3134.
  • the collector wiring 3124, the collector pad 3130, the emitter wiring 3126, and the emitter pad 3132 are formed in the same first wiring layer, and the base wiring 3128 and the base pad 3134 are formed in the second wiring layer above the first wiring layer.
  • FIG. 21 is a photomicrograph showing a portion surrounded by a broken line in FIG.
  • FIG. 22 is an enlarged plan view showing three HBT elements 3150 surrounded by broken lines in FIG.
  • the collector wiring 3124 is connected to the collector electrode 3116
  • the emitter wiring 3126 is connected to the emitter electrode 3112 via the emitter lead-out wiring 3122
  • the base wiring 3128 is connected to the base electrode 3114 via the base lead-out wiring 3120.
  • a field insulating film 3118 is formed under the collector wiring 3124, the emitter lead-out wiring 3122, and the base lead-out wiring 3120, and the HBT element 3150 and the sacrificial growth portion and the collector wiring 3124, the emitter lead-out wiring 3122 and the base lead-out wiring 3120
  • the field insulation film 3118 was used to insulate the gap.
  • An inhibition portion 3102 is formed under the field insulating film 3118.
  • An HBT element 3150 was formed in a region surrounded by the inhibition part 3102.
  • FIG. 23 is a laser micrograph observing the region of the HBT element 3150.
  • FIGS. 24 to 28 are plan views showing the manufacturing process of the HBT 3100 in order.
  • a silicon wafer was prepared as a base substrate, and a silicon dioxide film was formed on the base substrate by a dry thermal oxidation method. Then, as shown in FIG. 24, the silicon dioxide film was patterned using the photolithography method, and the inhibition part 3102 was formed.
  • a thin film for a device 3108 was formed in a region surrounded by the inhibition portion 3102 and a sacrificial growth portion 3110 was formed in a surrounding region surrounding the inhibition portion 3102 by using a selective epitaxial method.
  • the device thin film 3108 was formed by sequentially stacking a Ge seed layer, a buffer layer, a subcollector layer, a collector layer, a base layer, an emitter layer, and a subemitter layer on a silicon wafer as a base substrate.
  • the arsine flow rate was once reduced to zero and annealing was performed in a hydrogen gas atmosphere at 670 ° C. for 3 minutes.
  • an emitter electrode 3112 was formed on the device thin film 3108, and an emitter mesa was formed on the device thin film 3108 using the emitter electrode 3112 as a mask.
  • the device thin film 3108 was etched to a depth at which the base layer was exposed.
  • a collector mesa was formed in a region where the collector electrode 3116 was formed.
  • the device thin film 3108 was etched to a depth at which the subcollector layer was exposed. Furthermore, the periphery of the device thin film 3108 was etched to form an isolation mesa.
  • a silicon dioxide film was formed on the entire surface to form a field insulating film 3118, and a connection hole connected to the base layer was opened in the field insulating film 3118 to form a base electrode 3114. Further, a connection hole connected to the subcollector layer was opened in the field insulating film 3118 to form a collector electrode 3116.
  • the emitter electrode 3112, the base electrode 3114, and the collector electrode 3116 were formed of a multilayer film of nickel (Ni) and gold (Au). The emitter electrode 3112, the base electrode 3114, and the collector electrode 3116 were formed by a lift-off method. In this way, an HBT element 3150 was formed.
  • an emitter lead wire 3122 connected to the emitter electrode 3112, an emitter wire 3126 connected to the emitter lead wire 3122, a base lead wire 3120 connected to the base electrode 3114, and a collector wire 3124 connected to the collector electrode 3116 are provided. Formed.
  • the emitter lead-out wiring 3122, the emitter wiring 3126, the base lead-out wiring 3120, and the collector wiring 3124 are made of aluminum. Further, a polyimide film covering the emitter lead-out wiring 3122, the emitter wiring 3126, the base lead-out wiring 3120, and the collector wiring 3124 was formed on the entire surface as an interlayer insulating layer.
  • a base wiring 3128 connected to the base lead wiring 3120 through a connection hole was formed on the interlayer insulating layer, and an HBT 3100 shown in FIG. 22 was formed.
  • FIG. 29 to 33 are graphs showing data obtained by measuring various characteristics of the manufactured HBT 3100.
  • FIG. 29 shows the collector current and the base current when the voltage between the base and the emitter is changed. The square plot is the collector current, and the triangular plot is the base current.
  • FIG. 30 shows the current amplification factor when the voltage between the base and the emitter is changed. The current amplification factor increased when the base-emitter voltage was about 1.15V, and the maximum current amplification factor reached 106 when the base-emitter voltage reached 1.47V.
  • FIG. 31 shows the collector current with respect to the collector voltage. This figure shows four series of data when the base voltage is changed. The figure shows that the collector current flows stably in a wide collector voltage range.
  • FIG. 29 shows the collector current and the base current when the voltage between the base and the emitter is changed.
  • the square plot is the collector current
  • the triangular plot is the base current.
  • FIG. 30 shows the current amplification factor when the voltage between the base and the
  • FIG. 32 shows experimental data for obtaining a cutoff frequency at which the current amplification factor is 1.
  • a value with a cutoff frequency of 15 GHz was obtained.
  • FIG. 33 shows experimental data for obtaining the maximum oscillation frequency at which the current amplification factor is 1.
  • the base-emitter voltage was 1.45 V, a value of a maximum oscillation frequency of 9 GHz was obtained.
  • FIG. 34 shows data obtained by measuring a depth profile by secondary ion mass spectrometry at the stage of forming the device thin film 3108.
  • the atomic concentration of As, the atomic concentration of C, the atomic concentration of Si in InGaAs, and the atomic concentration value of Si in GaAs are shown corresponding to the respective depths.
  • Range 3202 is GaAs and InGaP which are sub-emitter layers and emitter layers.
  • a range 3204 is p-GaAs which is a base layer.
  • a range 3206 is n-GaAs which is a collector layer.
  • Range 3208 is n + GaAs as a subcollector layer and InGaP as an etch stop layer.
  • a range 3210 includes GaAs and AlGaAs which are buffer layers.
  • a range 3212 is Ge as a seed layer.
  • FIG. 35 is a TEM photograph showing a cross section of the HBT formed simultaneously with the HBT 3100.
  • a Ge layer 3222, a buffer layer 3224, a subcollector layer 3226, a collector layer 3228, a base layer 3230, a subemitter layer, and an emitter layer 3232 are sequentially formed on the silicon 3220. It is shown that a collector electrode 3234 is formed in contact with the subcollector layer 3226, a base electrode 3236 is formed in contact with the base layer 3230, and an emitter electrode 3238 is formed in contact with the emitter layer 3232.
  • FIG. 36 is a TEM photograph shown for comparison, showing an HBT in which a thin film for a device is formed on a solid substrate having no obstruction. Many crystal defects are observed in the region indicated by 3240, and the defects reach the emitter-base-collector region which is the active region of the HBT. On the other hand, the HBT shown in FIG. 35 has very few crystal defects. In the HBT shown in FIG. 35, 123 was obtained as the maximum current amplification factor, but in the HBT in FIG. 36, the maximum current amplification factor was only 30.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

　半導体デバイスを形成するためのデバイス用薄膜と、デバイス用薄膜を囲み、デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、デバイス用薄膜の周辺に阻害部で隔てられて設けられた犠牲成長部と、犠牲成長部の上部を覆い、かつデバイス用薄膜の上部を露出する保護膜を備えた。保護膜はポリイミドであってもよい。

Description

半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法
　本発明は、半導体デバイス用基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅ　Ｗａｆｅｒ）、半導体デバイス装置、設計システム、製造方法、および設計方法に関する。
　近年、活性領域にＧａＡｓ等の３－５族化合物半導体を用いた半導体デバイスが開発されている。例えば特許文献１は、ＧａＡｓ基板、ＡｌＧａＡｓのバッファ層、ＧａＡｓのチャネル層、およびＧａＡｓのコンタクト層がこの順に配置された半導体デバイス用基板を開示する。特許文献１では、化合物半導体の結晶薄膜が気相エピタキシャル成長法（ＶＰＥ法という場合がある。）により形成されている。
特開平１１－３４５８１２号公報
　結晶薄膜を半導体デバイスの活性領域として用いる場合には、薄膜の膜質および膜厚が均一であることが望ましい。膜質および膜厚を均一にするためには、基板の各位置で成膜環境を均一にすることが望ましい。しかしながら薄膜の成長には反応容器内の熱移動、原料または反応中間体の物質移動、気相反応、表面反応等の様々な現象が関係する。このため成膜環境を均一にすることが困難である。特に基板の一部に半導体を選択的に形成する選択成長においては、薄膜の成長速度が、薄膜のサイズ、形状等にも依存するので、均一な薄膜を製造することが一層困難である。本発明は、これらの課題の少なくとも一つを解決することを目的とする。
　上記課題を解決するために、本発明の１の形態においては、半導体デバイスを形成するためのデバイス用薄膜と、デバイス用薄膜を囲み、デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、デバイス用薄膜の周辺に阻害部で隔てられて設けられた犠牲成長部とを備える半導体デバイス用基板が提供される。
　犠牲成長部の上部を覆い、かつデバイス用薄膜の上部を露出する保護膜を更に備えてもよい。この保護膜としては、例えばポリイミド、またはシリコン窒化膜およびシリコン窒化膜を積層した積層膜を用いることができる。デバイス用薄膜の周辺に、デバイス用薄膜を中心として点対称に複数の犠牲成長部を設けてもよい。デバイス用薄膜および複数の犠牲成長部のそれぞれは、好ましくは同一の形状を有する。この場合、デバイス用薄膜および複数の犠牲成長部のそれぞれを、デバイス用薄膜を形成するベース基板上の直交する２つの方向に等間隔に設けてもよい。
　本発明の第２の形態においては、シリコンのベース基板を更に備え、ベース基板のシリコン上に化合物半導体がデバイス用薄膜として結晶成長した半導体デバイス用基板が提供される。デバイス用薄膜および犠牲成長部のそれぞれが、ベース基板のシリコン上に結晶成長したＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）と、ＳｉｘＧｅ１－ｘに格子整合または擬格子整合した３－５族化合物半導体とを含んでもよい。
　半導体デバイス用基板は、シリコンのデバイス用薄膜が結晶成長される面が、（１００）面、（１１０）面、（１１１）面、（１００）面と結晶学的に等価な面、（１１０）面と結晶学的に等価な面、および（１１１）面と結晶学的に等価な面、から選択されたいずれか一つの結晶面から傾いたオフ角を有してもよい。デバイス用薄膜の最大幅は好ましくは５０μｍ以下であり、更に好ましくは３０μｍ以下である。また阻害部は、好ましくは最大幅が４００μｍ以下である。
　ベース基板と、阻害部として機能する絶縁層とを有する半導体基板を準備し、デバイス用薄膜の要求仕様に基づいて犠牲成長部の大きさ、形状、および配置を決定し、ベース基板を露出する開口であって、デバイス用薄膜が内部に設けられる開口と犠牲成長部が内部に設けられるべき開口とを絶縁層に形成し、デバイス用薄膜が内部に設けられる開口および犠牲成長部が内部に設けられるべき開口でそれぞれ、デバイス用薄膜および犠牲成長部を同時に結晶成長させることによって半導体デバイス用基板が生産される。
　デバイス用薄膜上には半導体デバイスが形成されるが、半導体デバイスの完成品を利用する利用者が利用することのできる他の半導体デバイスが犠牲成長部には形成されない。ただし犠牲成長部にはＴＥＧが形成されてもよい。半導体デバイス用基板をダイシングすることにより半導体デバイス装置が得られる。犠牲成長した結晶には上記ユーザが利用することのできる半導体デバイスが形成されない。犠牲成長した結晶は単結晶であっても多結晶であってもよい。
半導体デバイス用基板１００の平面図である。 半導体デバイス用基板１００の平面図である。 半導体デバイス用基板１００および半導体装置４６０の平面図である。 半導体デバイス用基板１００の設計方法を示すフローチャートである。 半導体デバイス用基板１００および半導体装置４６０の製造工程を示す工程図である。 基板設計システム６００の一例を示すブロック図である。 薄膜の膜厚と阻害部１１４の大きさとの、相互関係の一例を示すグラフである。 薄膜の膜厚と阻害部１１４の大きさとの、相互関係の一例を示すグラフである。 実施例２で作成した半導体デバイス用基板３０００の平面パターンを示す。 デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ヘテロバイポーラトランジスタ（ＨＢＴ）３１００の平面図を示す。 図２０において破線で囲んだ部分を示す顕微鏡写真である。 図２１において破線で囲んだ３個のＨＢＴ素子３１５０の部分を拡大して示す平面図である。 ＨＢＴ素子３１５０の領域を観察したレーザー顕微鏡写真である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 ２次イオン質量分析法による深さプロファイルを測定したデータである。 ＨＢＴ３１００と同時に形成したＨＢＴの断面を示すＴＥＭ写真である。 阻害部がないベタ基板にデバイス用薄膜を形成したＨＢＴを示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、半導体デバイス用基板１００の平面図である。半導体デバイス用基板１００は、ベース基板１１０と、半導体デバイスを形成するためのデバイス用薄膜１１２と、デバイス用薄膜１１２の前駆体が結晶に成長することを阻害する阻害部１１４と、当該前駆体が結晶に犠牲成長した犠牲成長部１１６とを備える。本実施形態においてベース基板１１０はＳｉ基板であるが、他の例としてはＳＯＩ（Silicon on Insulator）基板、Ｇｅ基板、ＧＯＩ（Germanium on Insulator）基板、ＧａＡｓ基板、ＩｎＰ基板、ガラス基板、サファイア基板、セラミック基板、またはプラスチック基板であってもよい。
　デバイス用薄膜１１２は、阻害部１１４に形成された開口の内部において、ベース基板１１０上に結晶成長する。これによりデバイス用薄膜１１２は阻害部１１４に囲まれる。デバイス用薄膜１１２は、デバイス用薄膜１１２の中心と阻害部１１４の中心とが略一致するように配置される。デバイス用薄膜１１２は半導体デバイスの形成に用いられる化合物半導体である。本実施形態においてデバイス用薄膜１１２の平面形状は正方形であるが、デバイス用薄膜１１２の平面形状は矩形、多角形、円形、または楕円形であってもよい。
　デバイス用薄膜１１２は、化学気相成長法（ＣＶＤ法という場合がある。）により形成された、ＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）、またはＧａＡｓ、ＡｌＧａＡｓ、若しくはＩｎＧａＰ等の３－５族化合物半導体であってもよい。デバイス用薄膜１１２内には、種々のドーパントがドープされ、半導体デバイスのバッファ層、活性層またはコンタクト層などの、複数の薄膜層が形成される。これによりデバイス用薄膜１１２は半導体デバイスの一部を構成する。デバイス用薄膜１１２はアニールされてもよい。
　デバイス用薄膜１１２は、ベース基板１１０に接するＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）のシード層を有してもよい。当該シード層は、エピタキシャル成長法により形成される。デバイス用薄膜１１２は、複数のＳｉｘＧｅ１－ｘ層（０≦Ｘ＜１）を重ねることにより形成されてもよい。上記複数のＳｉｘＧｅ１－ｘ層の組成は、ベース基板１１０に近いほどｘの値が１に近い組成であってもよい。上記シード層に接して、ＩｎＧａＰのバッファ層がエピタキシャル成長法により形成されてもよい。上記ＩｎＧａＰのバッファ層に接して、ＧａＡｓの活性層がエピタキシャル成長法により形成されてもよい。上記ＧａＡｓに接して、ＧａＡｓのコンタクト層がエピタキシャル成長法により形成される。
　デバイス用薄膜１１２の膜厚は、例えば５ｎｍ～１５μｍである。ここで「膜厚」または「層厚」とは、薄膜または層の平均の厚さを表す。結晶を透過電子顕微鏡または走査型電子顕微鏡によって２ヶ所以上で断面観察することで膜厚を計測し、測定した値を平均することで平均の厚さを求めることができる。
　デバイス用薄膜１１２に形成される半導体デバイスは、例えば、ＭＯＳ型トランジスタ、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、半導体レーザー、発光ダイオード、発光サイリスタ、受光ダイオード、太陽電池等の能動素子、または、抵抗、キャパシタ、インダクタ等の受動素子である。
　阻害部１１４の表面では、デバイス用薄膜１１２の前駆体による薄膜層の析出が抑制される。これにより、阻害部１１４が形成された領域ではデバイス用薄膜１１２の結晶成長が阻害される。阻害部１１４は、例えばベース基板１１０の主面に形成されたＳｉＯ２の絶縁層であり、ＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）または３－５族化合物半導体のデバイス用薄膜１１２の前駆体が結晶成長することを阻害する。他の例として阻害部１１４は、Ｓｉ３Ｎ４、ＴａＮ、Ｔｉ３Ｎ４等の窒化膜であってもよい。
　本実施形態において、阻害部１１４は矩形であり、ベース基板１１０の主面に複数の阻害部１１４が等間隔に配置される。ベース基板１１０はＳｉ基板であってもよい。阻害部１１４は正方形の平面形状を有するＳｉＯ２の絶縁層であり、０．０５～５μｍの層厚を有する。阻害部１１４の内部には、１つのデバイス用薄膜１１２および８つの犠牲成長部１１６が形成される。
　犠牲成長部１１６には、デバイス用薄膜１１２の前駆体が結晶に犠牲成長することでデバイス用薄膜１１２の結晶成長を安定化させる。これによりデバイス用薄膜１１２の膜質および膜厚が安定する。ここで犠牲成長とは、デバイス用薄膜１１２に形成する半導体デバイスの完成品を利用するユーザが利用することのできる他のデバイスを形成することを目的とせずに、半導体デバイスの前駆体を結晶成長させることをいう。犠牲成長部１１６はデバイス用薄膜１１２と同質の単結晶であっても、デバイス用薄膜１１２より格子欠陥が多い低品質の結晶であっても、また多結晶であってもよい。
　犠牲成長部１１６は、ベース基板１１０における阻害部１１４が形成されていない領域に形成される。より具体的には、犠牲成長部１１６はデバイス用薄膜１１２の近傍における阻害部１１４の開口内に形成される。これによって犠牲成長部１１６は、デバイス用薄膜１１２の周辺における阻害部１１４で隔てられた領域に形成される。図１で犠牲成長部１１６の平面形状は、矩形であるが、他の多角形、円形、楕円形、または長円形であってもよい。
　複数の犠牲成長部１１６が、デバイス用薄膜１１２の周辺でデバイス用薄膜１１２を囲んで設けられている。また犠牲成長部１１６はデバイス用薄膜１１２を中心として点対称に設けられている。図１では、犠牲成長部１１６がデバイス用薄膜１１２と同一の大きさおよび平面形状を有するが、他の例としては犠牲成長部１１６が、帯状に形成されてもよい。
　デバイス用薄膜１１２または犠牲成長部１１６が同一の形状を有する場合は、これらがベース基板１１０上の直交する２つの方向で等間隔に設けられることが更に好ましい。例えば図１に示すように、長方形の外形を有する阻害部１１４の一辺に平行に３行の開口が配置され、阻害部１１４の他辺に平行に３列の開口が配置される。デバイス用薄膜１１２または犠牲成長部１１６が、当該３行×３列の開口内に等間隔に形成される。
　デバイス用薄膜１１２および犠牲成長部１１６のそれぞれが、ベース基板１１０のシリコン上に結晶成長したＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）と、ＳｉｘＧｅ１－ｘに格子整合または擬格子整合した３－５族化合物半導体とを含む。
　デバイス用薄膜１１２に形成される半導体デバイスは、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）、シュードモルフィックＨＥＭＴ（Pseudomorphic HEMT）、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）である。
　これに対して、犠牲成長部１１６には、半導体デバイスの完成品を利用する利用者が利用することのできる他の半導体デバイスが形成されていない。ただし犠牲成長部１１６は、デバイス用薄膜１１２の結晶性を検査する検査領域として用いることができる。犠牲成長部１１６には、例えばＴＥＧ（Test Element Group）、または評価用素子を形成してもよい。この評価用素子は、デバイス用薄膜１１２の特性、またはデバイス用薄膜１１２が半導体デバイスの電気特性に及ぼす影響を調べる場合に用いられる。ＴＥＧまたは評価用素子は受動素子であっても能動素子であってもよい。
　デバイス用薄膜１１２および犠牲成長部１１６を備える半導体デバイス用基板１００をダイシングすることにより、半導体デバイス装置が作製される。
　半導体デバイス用基板１００は、犠牲成長部１１６の上部を覆い、かつデバイス用薄膜１１２の上部を露出する保護膜を備えてもよい。保護膜は、例えば、ポリイミド、シリコン酸化膜、シリコン窒化膜、またはこれらの積層複合体を含む絶縁膜である。保護膜は、シリコン酸化膜およびシリコン窒化膜の積層複合体上にポリイミドを積層することにより形成されてもよい。シリコン酸化膜およびシリコン窒化膜の積層複合体は、例えば、イオンビームスパッタ法により形成される。ポリイミドは、例えば、スピンコート法により塗布される。
　図２は、半導体デバイス用基板１００の平面図の他の例を示す。図２に示す半導体デバイス用基板１００の基本構成は図１に示した半導体デバイス用基板１００の構成と同一であるから、図１と異なる点のみを説明する。本図においては、阻害部１１４の内部に犠牲成長部１１６が形成されていない。
　ベース基板１１０の主面に、複数の阻害部１１４が等間隔に配置される。阻害部１１４は正方形の平面形状を有するＳｉＯ２の絶縁層であり、１μｍの層厚を有する。それぞれの阻害部１１４の内部には、正方形の平面形状を有するデバイス用薄膜１１２が１つずつ形成される。本実施形態では、デバイス用薄膜１１２は阻害部１１４の中心部に配置され、ベース基板１１０における阻害部１１４が形成されていない領域に、犠牲成長部１１６が設けられる。
　半導体デバイス用基板１００の設計段階において、阻害部１１４の長さＬ２、阻害部１１４の幅Ｗ２、隣接する阻害部１１４同士の距離Ｌ３およびＷ３が、デバイス用薄膜１１２の長さＬ１、デバイス用薄膜１１２の幅Ｗ１、デバイス用薄膜１１２に形成される薄膜の組成および上記薄膜の膜厚に基づいて決定される。デバイス用薄膜１１２と阻害部１１４との間隔Ｌ４およびＷ４も、同様に決定される。本実施形態においては、阻害部１１４の大きさＬ２およびＷ２を決定することにより、犠牲成長部１１６の大きさおよび形状も定まる。
　図３は、半導体デバイス用基板１００、および半導体デバイス用基板１００上に製造した半導体装置４６０を示す平面図である。図３に示す半導体デバイス用基板１００の基本構成は、図１に示した半導体デバイス用基板１００の構成と同一であるから、図１に示した構成と異なる点のみを説明する。
　半導体デバイス用基板１００は、ベース基板１１０上に製造された複数の半導体装置４６０を備える。半導体装置４６０の各々に１つの阻害部１１４が形成されており、１つの阻害部１１４の中に複数のデバイス用薄膜８１２または複数のデバイス用薄膜８２２と、デバイス用薄膜８１２またはデバイス用薄膜８２２を囲む複数の犠牲成長部１１６とが形成されている。
　デバイス用薄膜８１２、８２２には、半導体層が形成され、当該半導体層を用いて半導体デバイスが形成される。デバイス用薄膜８２２は、コア領域８２４およびサブ領域８２６を含む。コア領域８２４はサブ領域８２６と比較して阻害部１１４の中央近傍に設けられている。このためコア領域８２４の膜質はサブ領域８２６の膜質より均質である。コア領域８２４は能動素子の活性領域として用いられ、サブ領域８２６には受動素子が形成される。
　図４は、図１から図３に示した半導体デバイス用基板１００の設計方法の一例を示すフローチャートである。まず半導体デバイスの要求仕様を決定する（Ｓ２０２）。半導体デバイスの要求仕様は、例えば半導体デバイスの種類、構造、または配置である。半導体デバイスの種類は、例えばトランジスタ等の能動素子、または抵抗、キャパシタ等の受動素子である。半導体デバイスの構造は、例えば半導体デバイスがトランジスタである場合には、ＭＯＳ型トランジスタ、ＨＢＴ、ＨＥＭＴ等である。半導体デバイスの要求仕様の他の例は、ベース基板１１０の種類、または活性層の仕様である。活性層の仕様は、例えば、活性層の配置、層厚、組成、ドーパントの種類、ドープ量、抵抗率、耐圧である。
　次に半導体デバイスの要求仕様に基づいてデバイス用薄膜１１２の要求仕様を決定する（Ｓ２０４）。デバイス用薄膜１１２の要求仕様は、例えばデバイス用薄膜１１２の大きさ、形状、配置、抵抗率、または耐圧である。ここで「大きさ」には、長さおよび幅だけではなく、面積、体積、高さ、深さ、厚さを含んでもよい。デバイス用薄膜１１２の大きさおよび配置は、例えば半導体デバイスの活性領域の大きさ、数、および配置に基づいて定まる。デバイス用薄膜１１２の要求仕様は、さらに薄膜の構造、組成、ドーパント、ドープ量、膜厚、および成長速度を含んでもよい。デバイス用薄膜１１２の要求仕様は、より具体的に、活性領域として用いられる薄膜層およびこの薄膜層とベース基板１１０との間に配置されるバッファ層等の、構造、組成、ドーパント、ドープ量、および膜厚を含んでもよい。
　デバイス用薄膜１１２の要求仕様に基づいて阻害部１１４および犠牲成長部１１６の設計仕様を決定する（Ｓ２０６）。阻害部１１４および犠牲成長部１１６の設計仕様は、例えばこれらの大きさ、形状、配置、材質および厚みである。デバイス用薄膜１１２の要求仕様と阻害部１１４および犠牲成長部１１６の設計仕様との相互関係を予め半導体デバイス用基板の設計システムに格納しておき、格納された相互関係を参照して、デバイス用薄膜１１２の要求仕様に基づいて阻害部１１４の設計仕様を決定してもよい。上記相互関係は、例えばデバイス用薄膜１１２、阻害部１１４、および犠牲成長部１１６の面積比または位置関係を含む。相互関係は、デバイス用薄膜１１２の種類および膜厚ごとの、上記面積比または位置関係を含んでもよい。
　図５は、半導体デバイス用基板１００および半導体装置４６０の製造工程の一例を示す。半導体デバイス用基板１００が基板製造工程Ｓ４４０により製造され、半導体装置４６０が半導体装置製造工程Ｓ４２０および基板製造工程Ｓ４４０により製造される。半導体装置製造工程Ｓ４２０は、仕様決定工程Ｓ４２２と、デバイス設計工程Ｓ４２４と、デバイス製造工程Ｓ４２６とを有する。また基板製造工程Ｓ４４０は、領域設計工程Ｓ４４２と、領域決定工程Ｓ４４４と、マスク設計工程Ｓ４４６と、薄膜形成工程Ｓ４４８とを有する。
　仕様決定工程Ｓ４２２では、まずデバイス用薄膜１１２に形成するデバイスの要求仕様を決定する。例えば、半導体デバイスの活性領域の大きさ、形状および配置と、活性領域として用いるデバイス用薄膜１１２の組成および膜厚とを決定する。次に半導体デバイスの要求仕様に基づきデバイス用薄膜１１２の要求仕様を求める。
　領域設計工程Ｓ４４２では、デバイス用薄膜１１２の要求仕様に基づき、阻害部１１４および犠牲成長部１１６の設計仕様の候補を算出する。例えば、阻害部１１４の長さＬ２、阻害部１１４の幅Ｗ２、隣接する阻害部１１４同士の間隔Ｌ３およびＷ３、ならびにデバイス用薄膜１１２と阻害部１１４との間隔Ｌ４およびＷ４が求められる。また阻害部１１４の厚みが求められてもよい。
　デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様の候補は、一義的な値でも一定の範囲を有してもよい。要求仕様および設計仕様を一義的に求める場合は、デバイス用薄膜１１２の中心が、半導体デバイスの活性領域の中心と一致するように算出される。一方、設計仕様に一定の範囲を持たせる場合は、例えば、阻害部１１４の大きさＬ２およびＷ２の許容範囲を算出する。要求仕様または設計仕様が一定の範囲を有する場合は、デバイス用薄膜１１２の大きさ、または阻害部１１４の厚みが、設計上許容できる最高温度に応じて選択できるように算出してもよい。
　阻害部１１４の内部に犠牲成長部１１６を形成してもよい。このとき、デバイス用薄膜１１２を基準にして原料ガスの供給側に形成される犠牲成長部１１６の面積の範囲と、上記供給側とは反対の側に形成される犠牲成長部１１６の面積の範囲とが、異なる範囲を有してもよい。また犠牲成長部１１６の高さをデバイス用薄膜１１２の高さと略同一にするような阻害部の厚みが算出されてもよい。
　デバイス設計工程Ｓ４２４では、領域設計工程Ｓ４４２で求めた、デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様の候補に基づき半導体デバイスを設計する。先の工程で求められたデバイス用薄膜１１２の要求仕様と、阻害部１１４および犠牲成長部１１６の設計仕様によっては、半導体デバイスの要求仕様を変更して、再度、仕様決定工程Ｓ４２２、領域設計工程Ｓ４４２、およびデバイス設計工程Ｓ４２４を行ってもよい。
　領域決定工程Ｓ４４４では、デバイス設計工程Ｓ４２４で設計した、デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様の候補に基づき、デバイス用薄膜１１２、阻害部１１４および犠牲成長部１１６の設計仕様を決定される。半導体デバイス用基板１００は、阻害部１１４および犠牲成長部１１６を備えることにより、デバイス用薄膜１１２の膜厚をおよび膜質を均一にすることができる。そして、半導体装置製造工程Ｓ４２０と、基板製造工程Ｓ４４０との間で、阻害部１１４および犠牲成長部１１６の設計仕様を共有することにより、半導体デバイス用基板１００および半導体装置４６０が効率よく設計される。
　マスク設計工程Ｓ４４６では、領域決定工程Ｓ４４４で決定したデバイス用薄膜１１２の要求仕様、並びに阻害部１１４および犠牲成長部１１６の設計仕様に基づき、阻害部１１４のパターニングに用いるマスクを設計する。より具体的には、マスクは、阻害部１１４および犠牲成長部１１６の設計仕様に含まれる阻害部１１４および犠牲成長部１１６の大きさ、形状、および配置、ならびにデバイス用薄膜１１２の要求仕様に基づいて設計される。
　薄膜形成工程Ｓ４４８では、まずシリコンと、シリコンの少なくとも一部を覆う絶縁層とを有するベース基板１１０を準備する。絶縁層は表面にＳｉＯ２を有し、デバイス用薄膜１１２の結晶成長を阻害する。
　次にマスク設計工程Ｓ４４６で設計したマスクを用いて、絶縁層をフォトリソグラフィ、エッチング等によりパターニングする。これによりデバイス用薄膜１１２を内部に設けるべき開口と犠牲成長部１１６を内部に設けるべき開口が設けられて阻害部１１４が形成される。開口は半導体デバイス用基板１００に略垂直な方向にベース基板１１０にまで貫通する。ここで「略垂直な方向」とは、厳密に垂直な方向だけでなく、基板および各部材の製造誤差を考慮して、垂直からわずかに傾いた方向をも含む。
　パターニングにより絶縁層を等間隔に分割してもよい。この場合は分割された複数の絶縁層のそれぞれが阻害部１１４として機能する。各々の阻害部１１４は、矩形、多角形、円形、楕円形、または長円形であってもよい。絶縁層が除去された領域には、デバイス用薄膜１１２の前駆体が結晶に犠牲成長することができる。
　薄膜形成工程Ｓ４４８では、デバイス用薄膜１１２の前駆体の反応が律速となる条件、または前駆体の供給が律速となる条件で、複数の開口のそれぞれの内部に、デバイス用薄膜１１２または犠牲成長部１１６を同時に選択エピタキシャル成長させる。デバイス用薄膜１１２はＣＶＤ法により形成される。ただし他の例としてはＰＶＤ法を用いてもよい。これによりデバイス用薄膜１１２および犠牲成長部１１６が、開口に露出したベース基板１１０のシリコンを成長核として成長する。デバイス用薄膜１１２は、ＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）を含んでもよく、さらにＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）を成長核として成長した３－５族化合物半導体を含んでもよい。
　ＳｉｘＧｅ１－ｘと３－５族化合物半導体との間には、ＩｎＧａＰのバッファ層、または、Ａｌを含む３－５族化合物半導体を酸化して得られた分離層を配置してもよい。分離層は、ＳｉｘＧｅ１－ｘと３－５族化合物半導体とを電気的に分離して、かつＳｉｘＧｅ１－ｘおよび３－５族化合物半導体と格子定数の近い材料が適宜選択される。３－５族化合物半導体は、例えば３－５族化合物半導体の前駆体の供給が律速となる条件で形成される。
　ＣＶＤ法における結晶成長は、（ａ）原料分子の基板表面への輸送、（ｂ）基板表面、およびその近傍での化学反応、（ｃ）結晶核の生成および薄膜の結晶成長、（ｄ）反応副生成物の除去により進行する。即ち、反応装置内に供給された原料ガスは、気相反応によって反応中間体である前駆体を生成する。生成された前駆体は気相中を拡散して基板表面に吸着する。基板表面に吸着した前駆体は、基板表面を表面拡散して固体膜として析出する。
　ＣＶＤ法による成膜速度は、上記（ａ）～（ｄ）の物理プロセスの速度と化学プロセスの速度との組み合わせにより定まる。例えば（ｂ）の反応速度が（ａ）の原料輸送速度より十分に早い場合は、成膜速度が原料輸送量に比例し、成長温度には大きく依存しない。このような状況は供給律速または拡散律速と呼ばれる。一方（ｂ）の反応速度が（ａ）の原料輸送速度よりも遅い場合には、成膜速度は成長温度に大きく依存する。このような状況は反応律速と呼ばれる。
　供給律速または拡散律速の場合は、原料の供給速度を制御することにより、デバイス用薄膜１１２への前駆体の供給速度を制御することができる。また、反応律速の場合は、成長温度を制御することにより、もしくはキャリアガスを含めた原料ガスの濃度比を制御することにより、デバイス用薄膜１１２への前駆体の供給速度を制御することができる。前駆体の供給速度を制御することによりデバイス用薄膜１１２の成長速度および膜質を制御することができる。
　デバイス用薄膜１１２および犠牲成長部１１６を結晶成長させた後に、犠牲成長部１１６を削ってもよい。例えば、犠牲成長部１１６はエッチングにより削り取られる。犠牲成長部１１６が削り取られた後に、犠牲成長部１１６が配置されていた領域には、デバイス用薄膜１１２に形成される半導体デバイスの完成品を利用する利用者が利用することのできる他の半導体デバイスを形成してもよい。ただし犠牲成長部１１６が削り取られないで保存されている場合には、デバイス用薄膜１１２上に形成される半導体デバイスを試験するデバイスを形成してもよい。
　デバイス用薄膜１１２および犠牲成長部１１６を結晶成長させた後に、犠牲成長部１１６を保護膜で覆ってもよい。保護膜は、例えば、ポリイミド、シリコン酸化膜、シリコン窒化膜、またはこれらの積層複合体を含む絶縁膜である。
　なおベース基板１１０としてＳｉ基板を用いたが、ベース基板１１０としてＧｅ基板またはＧＯＩ基板を用いてもよい。Ｇｅ基板またはＧＯＩ基板はＳｉＹＧｅ１－Ｙ（０≦Ｙ＜１）を有してもよい。このとき、デバイス用薄膜１１２および犠牲成長部１１６に形成される半導体層は、デバイス用薄膜１１２を内部に設けるべき開口に露出したベース基板１１０のＳｉＹＧｅ１－Ｙを成長核として成長した３－５族化合物半導体を含んでよい。上記ＳｉＹＧｅ１－Ｙと上記３－５族化合物半導体との間には、ＩｎＧａＰのバッファ層または上記分離層が配置されてもよい。
　デバイス製造工程Ｓ４２６では、デバイス設計工程Ｓ４２４で設計した半導体デバイスの設計に基づき、基板製造工程Ｓ４４０により製造された半導体デバイス用基板１００に半導体デバイスを形成することにより半導体装置を製造する。半導体デバイスは、種々の半導体製造プロセスを用いてデバイス用薄膜１１２に形成される。
　図５に記載された各工程はハードウェアにより実現されてもよく、ハードウェアとハードウェアを制御するソフトウエアとの組み合わせにより実現されてもよい。即ち、以上の記載によれば、半導体装置製造部および基板製造部を備える半導体装置製造システムが開示される。半導体装置製造部は半導体装置製造工程Ｓ４２０を行う。基板製造部は基板製造工程Ｓ４４０を行う。
　半導体装置製造部は、仕様決定部、デバイス設計部、およびデバイス製造部を有する。仕様決定部、デバイス設計部、およびデバイス製造部は、それぞれ、仕様決定工程Ｓ４２２、デバイス設計工程Ｓ４２４、およびデバイス製造工程Ｓ４２６を実行する。
　基板製造部は、領域設計部、領域決定部、マスク設計部、および薄膜形成部を有する。領域設計部、領域決定部、マスク設計部および薄膜形成部は、それぞれ、領域設計工程Ｓ４４２、領域決定工程Ｓ４４４、マスク設計工程Ｓ４４６、および薄膜形成工程Ｓ４４８を実行する。
　上記半導体製造部および上記基板製造部は、有線または無線のネットワークで接続されており、上記半導体製造部から出力された情報が上記基板製造部に入力されてもよい。また、上記基板製造部から出力された情報が上記半導体製造部に入力されてもよい。
　図６は、半導体デバイス用基板１００の設計に使用される基板設計システム６００を示す。基板設計システム６００は、入力部６１０と、第１の格納部６２２と、第２の格納部６３２と、第１の仕様計算部６２０と、第２の仕様計算部６３０と、仕様記憶部６４０と、出力部６５０とを備える。基板設計システム６００は、図５に示した領域設計工程Ｓ４４２で半導体デバイス用基板１００を設計する。基板設計システム６００は、半導体デバイスの要求仕様が入力されると、デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様を出力する。
　入力部６１０には、半導体デバイスの要求仕様が入力される。入力部６１０は、キーボード、マウス等の入力装置を有してもよい。入力部６１０は、通信インターフェースおよびネットワーク通信装置を有して、専用通信ネットワーク、インターネット等の電気通信回線を介して、上記データを受信してもよい。半導体デバイスの要求仕様としては、例えば、ベース基板１１０の種類、デバイス用薄膜１１２に形成される能動素子の活性層の仕様等が入力される。上記活性層の仕様は、例えば、配置、層厚、組成、ドーパントの種類、ドープ量、抵抗率、耐圧等である。
　第１の格納部６２２は、活性層の組成、大きさ、形状および配置と、デバイス用薄膜１１２の要求仕様の一例としての、デバイス用薄膜１１２の大きさ、形状および配置との、相互関係を記憶している。上記相互関係は、上記活性層の移動度または抵抗率のような特性と、デバイス用薄膜１１２の組成、膜厚およびドープ量との相互関係であってもよい。第１の格納部６２２は、上記相互関係をテーブル化して記憶している。第１の仕様計算部６２０は、第１の格納部６２２に記憶された相互関係と、入力された半導体デバイスの要求仕様に基づいてデバイス用薄膜１１２の要求仕様を算出する。算出された要求仕様は仕様記憶部６４０に記憶される。
　デバイス用薄膜１１２を６００～９００℃程度にまで加熱しない場合には、デバイス用薄膜１１２のアスペクト比が（√３）／３（＝約０．５７７）以上になるように、デバイス用薄膜１１２の大きさを算出することが好ましい。より具体的には、ベース基板１１０の主面の面方位が（１００）の場合には、デバイス用薄膜１１２のアスペクト比は１以上が好ましい。上記面方位が（１１１）の場合には、上記アスペクト比は√２（＝約１．４１４）以上が好ましい。上記面方位が（１１０）の場合には、上記アスペクト比は（√３）／３（＝約０．５７７）以上が好ましい。ここで、デバイス用薄膜１１２のアスペクト比とは「デバイス用薄膜１１２の膜厚」を「デバイス用薄膜１１２の長さＬ１または幅Ｗ１のうち小さい値」で除した値をいう。
　一方、デバイス用薄膜１１２を６００～９００℃程度にまで加熱してもよい場合には、デバイス用薄膜１１２のアスペクト比が√２（＝約１．４１４）未満になるように、デバイス用薄膜１１２の大きさを算出してもよい。より具体的には、ベース基板１１０の主面の面方位が（１００）の場合には、デバイス用薄膜１１２のアスペクト比は１未満であってもよい。上記面方位が（１１１）の場合には、上記アスペクト比は√２（＝約１．４１４）であってもよい。上記面方位が（１１０）の場合には、上記アスペクト比は（√３）／３（＝約０．５７７）未満であってもよい。
　第２の仕様計算部６３０は、第１の仕様計算部６２０により算出されたデバイス用薄膜１１２の要求仕様に基づいて、阻害部１１４および犠牲成長部１１６の設計仕様を算出する。
　阻害部１１４の表面ではデバイス用薄膜１１２の前駆体が析出することが阻害される。このため、阻害部１１４の表面にいったん吸着した前駆体は、阻害部１１４の表面を拡散する。阻害部１１４を拡散している前駆体の一部はデバイス用薄膜１１２に到達して、デバイス用薄膜１１２の内部に固体膜として析出する。前駆体の別の一部は犠牲成長部１１６に到達して、犠牲成長部１１６の内部に固体膜として析出する。また、前駆体のさらに別の一部は阻害部１１４の外部に拡散して、阻害部１１４が形成されていない領域で固体膜として析出する。阻害部１１４の大きさと比較してデバイス用薄膜１１２の大きさが十分小さい場合には、デバイス用薄膜１１２に供給される前駆体のほとんどは阻害部１１４表面の拡散により供給される。
　阻害部１１４の面積に対するデバイス用薄膜１１２の面積の比が小さいほど、デバイス用薄膜１１２の単位面積に供給される前駆体が増加するので成膜速度が増加する。同様に阻害部１１４の面積に対する犠牲成長部１１６の面積の比が大きいほど、デバイス用薄膜１１２に到達できる前駆体が減少するので成膜速度が低下する。さらにデバイス用薄膜１１２の周辺部から犠牲成長部１１６までの距離が長いほどデバイス用薄膜１１２に供給される前駆体が増加するので成膜速度が増加する。そこでデバイス用薄膜１１２の成長速度を要求仕様とし、デバイス用薄膜１１２および犠牲成長部１１６に対する阻害部１１４の面積比、ならびにデバイス用薄膜１１２の周辺部から犠牲成長部１１６までの距離を設計仕様として、要求仕様と設計仕様との相互関係を予め第２の格納部６３２に格納してもよい。
　成膜速度があまり速いと膜質が不安定になる。そこで成膜速度と膜質とのバランスを考慮して、デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様を決定する。原料ガスの流動状態を考慮してデバイス用薄膜１１２に対する犠牲成長部１１６の位置を計算してもよい。
　第２の仕様計算部６３０により計算された阻害部１１４および犠牲成長部１１６の仕様は仕様記憶部６４０に送信され、仕様記憶部６４０に記憶される。第２の仕様計算部６３０は、例えば、阻害部１１４の材質、厚み、大きさ、形状および配置、ならびに、犠牲成長部１１６の大きさ、形状および配置を算出する。
　第２の仕様計算部６３０は、第２の格納部６３２に記憶された相互関係に基づき、阻害部１１４および犠牲成長部１１６の設計仕様を算出する。第２の格納部６３２に記憶された相互関係は、デバイス用薄膜１１２の要求仕様と、阻害部１１４および犠牲成長部１１６の設計仕様との相互関係であってもよい。第２の格納部６３２は、上記相互関係をテーブル化して記憶する。
　仕様記憶部６４０は、第１の仕様計算部６２０および第２の仕様計算部６３０により算出されたデバイス用薄膜１１２、阻害部１１４および犠牲成長部１１６の設計仕様を記憶する。仕様記憶部６４０、第１の格納部６２２および第２の格納部６３２は、ハードディスク、半導体メモリ等の記憶装置であってもよい。また、仕様記憶部６４０、第１の格納部６２２および第２の格納部６３２は、専用通信ネットワークまたはインターネットに接続されたサーバシステムに設けられたハードディスク、半導体メモリ等の記憶装置であってもよい。
　出力部６５０は、仕様記憶部６４０に記憶されたデバイス用薄膜１１２、並びに阻害部１１４および犠牲成長部１１６の設計仕様、例えば阻害部１１４および犠牲成長部１１６の配置および大きさを出力する。出力部６５０は、表示装置、プリンタ等の出力装置を有してもよい。出力部６５０は、通信インターフェースおよびネットワーク通信装置を有して、専用通信ネットワーク、インターネット等の電気通信回線を介して、上記データを送信してもよい。
　基板設計システム６００は、ハードウエアにより実現されてもソフトウエアにより実現されてもよい。基板設計システム６００は、半導体デバイス用基板の設計に特化したシステムであってもよく、ＰＣ等の汎用の情報処理装置であってもよい。例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ、通信インターフェース等を有するデータ処理装置と、入力装置と、出力装置と、記憶装置とを備えた一般的な構成の情報処理装置において、上記各部の動作を規定したソフトウエアを起動することにより、基板設計システム６００を実現できる。
　基板設計システム６００は、上記のような情報処理装置を制御して、基板設計システム６００を実現する基板設計プログラム、または、当該基板設計プログラムを記録した記録媒体によって提供されてもよい。上記記録媒体は、フロッピー（登録商標）ディスク、ハードディスク等の磁気記録媒体、ＣＤ－ＲＯＭ等の光学記録媒体、ＭＤ等の光磁気記録媒体、ＩＣカード等の半導体メモリを用いることができる。
　また、専用通信ネットワークまたはインターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の記憶装置を記録媒体として使用して、ネットワークを介して、上記情報処理装置にプログラムを提供してもよい。なお、上記特化したシステムおよび上記情報処理装置は、単一のコンピュータにより構成されてもよく、ネットワーク上に分散した複数のコンピュータにより構成されてもよい。
　基板設計プログラムは、記録媒体から情報処理装置に読み込まれ、情報処理装置の動作を制御する。情報処理装置は、基板設計プログラムの制御により基板設計システム６００として動作し、半導体デバイス用基板１００を設計する。
　以上の記載によれば、以下の半導体デバイス用基板の製造装置が開示される。即ち、半導体デバイスを形成するための薄膜と、薄膜の前駆体が結晶に成長することを阻害する阻害部と、薄膜の周辺部から一定距離内に配置され、薄膜の結晶成長を安定化させる犠牲成長部とを有する半導体デバイス用基板の製造装置であって、半導体デバイスの要求仕様に基づいて、薄膜の設計仕様を決定する第１の仕様計算部と、上記薄膜の設計仕様に基づいて、阻害部の設計仕様および犠牲成長部の設計仕様を決定する第２の仕様計算部と、を備える半導体デバイス用基板の製造装置が開示される。
　図７は、図２に示したデバイス用薄膜１１２を、所定の温度、所定の圧力で形成した場合における、阻害部１１４の一辺の長さと、デバイス用薄膜１１２の膜厚との関係を表す。図７は、阻害部１１４が正方形の平面形状を有して、阻害部１１４の一辺の長さと、阻害部１１４同士の距離とが等しい場合の上記関係を表す。この場合、ベース基板１１０の阻害部１１４が形成されていない領域が、犠牲成長部１１６として機能する。
　菱形の記号は、デバイス用薄膜１１２が正方形の平面形状を有し、図２のＬ１およびＷ１が１０μｍの場合の膜厚を示す。四角の記号は、デバイス用薄膜１１２が正方形の平面形状を有して、Ｌ１およびＷ１が２０μｍの場合の膜厚を示す。三角の記号は、デバイス用薄膜１１２が長方形の平面形状を有して、Ｌ１が３０μｍ、Ｗ１が４０μｍの場合の膜厚を示す。
　図７より、一片が１０μｍの正方形の平面形状を有するデバイス用薄膜１１２に、膜厚が１００００Åのデバイス用薄膜１１２を形成するには、一辺の長さが５０～１００μｍの正方形の平面形状を有する阻害部１１４を形成して、阻害部１１４の中央部にデバイス用薄膜１１２を形成すればよいことがわかる。また阻害部１１４の一辺の長さが、５０μｍ～４００μｍの領域においては、前駆体の供給が律速となる条件でデバイス用薄膜１１２が形成されていることがわかる。即ち当該領域において成膜速度は成長温度に依存しないので、成膜速度を阻害部の長さにより定めることができる。また阻害部長さが５００μｍになるとデバイス用薄膜１１２の膜厚が不安定になることがわかる。
　図８は、図２におけるデバイス用薄膜１１２の膜厚と阻害部１１４の大きさとの相互関係の他の例を示す。図８は、所定の組成を有するデバイス用薄膜１１２を、所定の温度、所定の圧力で形成した場合における、阻害部１１４の一辺の長さと、デバイス用薄膜１１２の厚さとの関係を表す。図８において、所定のドーパントを添加した以外は図７と同じ条件でデバイス用薄膜１１２を形成した。
　菱形の記号は、デバイス用薄膜１１２の平面形状が正方形であり、図２のＬ１およびＷ１が１０μｍの場合の膜厚を示す。四角の記号は、デバイス用薄膜１１２の平面形状が正方形であり、Ｌ１およびＷ１が２０μｍの場合の膜厚を示す。三角の記号は、デバイス用薄膜１１２の平面形状が長方形であり、Ｌ１が３０μｍ、Ｗ１が４０μｍの場合の膜厚を示す。
　図７および８に示したデータにより、デバイス用薄膜１１２の要求仕様と、阻害部１１４および犠牲成長部１１６の設計仕様との相互関係を求めることができる。第２の格納部６３２は、図７および図８に示したデータから得られる上記相互関係をテーブル化して記憶する。
　（実施例１）
　図２に示された半導体デバイス用基板１００、および半導体装置４６０を、基板設計システム６００を用いて、図５に示した製造方法で製造した。半導体デバイス用基板１００として、ＳＯＩ基板、ＳｉｘＧｅ１－ｘ（ｘ＝０～０．１）のシード層、当該シード層に接するＧａＡｓ層が、ＳＯＩ基板の主面に垂直な方向に、この順に配置された半導体デバイス用基板を設計した。また、半導体装置４６０として、半導体デバイス用基板１００のＧａＡｓ層を活性層に用いたＨＢＴを設計した。上記ＨＢＴとして、ベースおよびコレクタとしてＧａＡｓを用いて、エミッタとしてＩｎＧａＰを用いたＨＢＴを設計した。
　設計に先立って、基板設計システム６００の第２の格納部６３２に、図７および図８より求めた相互関係を入力した。半導体デバイスの要求仕様として、ベース基板１１０に接するＳｉｘＧｅ１－ｘ（ｘ＝０～０．１）のシード層と、当該シード層に接するＧａＡｓの活性層とが、ベース基板１１０の主面に平行な方向に３０μｍおきに等間隔に配置されている場合のデータを入力した。活性層の大きさは、１０μｍ×１０μｍに設定した。上記シード層および上記活性層の膜厚は、それぞれ、０．５μｍと３μｍに設定した。また、シード層の製造において、９００℃のアニール処理を許容する旨を入力した。ベース基板１１０は、Ｓｉ基板に設定した。
　上記相互関係を基板設計システム６００に格納した上で、デバイス用薄膜１１２、阻害部１１４および犠牲成長部１１６の設計仕様を算出した。基板設計システム６００は、まず、上記半導体デバイスの要求仕様に基いてデバイス用薄膜１１２の要求仕様を算出して、次にデバイス用薄膜１１２の要求仕様に基づいて阻害部１１４および犠牲成長部１１６の設計仕様を算出した。半導体デバイスの要求仕様に基いて決定したデバイス用薄膜１１２の要求仕様を基板設計システム６００に入力して、阻害部１１４および犠牲成長部１１６の設計仕様を算出してもよい。
　その結果、１０μｍ×１０μｍのデバイス用薄膜１１２を３０μｍおきに等間隔に配置できる旨の出力を得た。また、デバイス用薄膜１１２を中心として、一片が１５μｍ～２０μｍの阻害部１１４を配置できる旨、ベース基板１１０の阻害部１１４が形成されていない部分を犠牲成長部１１６として利用できる旨、および阻害部１１４の中心部にデバイス用薄膜１１２を配置できる旨の出力を得た。また、阻害部１１４として、厚みが０．５μｍ～１．０μｍのＳｉＯ２を形成してよい旨の出力を得た。
　基板設計システム６００の出力に基づき、半導体デバイス及びマスクを設計した。マスクは、１０μｍ×１０μｍのデバイス用薄膜１１２が３０μｍおきに等間隔に配置されるよう設計した。また、一片が２０μｍの阻害部１１４がデバイス用薄膜１１２を中心として配置されるよう設計した。阻害部１１４は、デバイス用薄膜１１２の中心と阻害部１１４の中心とが一致するよう設計した。
　上記マスクを用いて、ベース基板１１０にデバイス用薄膜１１２、阻害部１１４及び犠牲成長部１１６を形成した。シード層及び活性層をＣＶＤ法により形成して、半導体デバイス用基板１００を作成した。シード層は、成長温度が６００℃、反応容器内の圧力が２．６ｋＰａの条件で成膜した。シード層は、成膜後、８５０℃で１０分間アニールした後、７８０℃で１０分間アニールした。活性層は、成長温度が６５０℃、反応容器内の圧力が９．９ｋＰａの条件で成膜した。上記活性層を用いて、半導体デバイス用基板１００に半導体デバイスを形成して、半導体装置４６０を作成した。
　半導体デバイス用基板１００のデバイス用薄膜１１２をＳＥＭにより観察したところ、シード層の膜厚は０．５μｍであり、活性層の膜厚は、２．５μｍであった。また、エッチピット法により活性層の表面を検査したところ、活性層の表面に欠陥は発見されなかった。半導体装置４６０について、ＴＥＭにより面内断面観察をしたところ、欠陥は発見されなかった。また、半導体装置４６０は、設計通りに動作した。以上のとおり、基板設計システム６００を用いて、膜厚、膜質ともに要求仕様を満足するデバイス用薄膜１１２を形成できた。
　（実施例２）
　実施例２では、阻害部の幅を変えることでデバイス用薄膜の成長速度が変化することを、本発明者らの実験データに基づき説明する。デバイス用薄膜の成長速度は、平坦性、結晶性等デバイス用薄膜の特性に影響する。そしてデバイス用薄膜の特性は、当該デバイス用薄膜に形成される半導体デバイスの性能に強く影響する。よって、半導体デバイスの要求仕様から導かれるデバイス用薄膜の要求特性を満足するように、デバイス用薄膜の成長速度を適切に制御する必要がある。以下に説明する実験データは、阻害部の幅等によってデバイス用薄膜の成長速度が変化することを示す。当該実験データを用いることにより、デバイス用薄膜の成長速度がデバイス用薄膜の要求仕様から導かれる適正な成長速度になるよう、阻害部の形状を設計することが可能になる。
　図９は、実施例２で作成した半導体デバイス用基板３０００の平面パターンを示す。半導体デバイス用基板３０００は、ベース基板上に、阻害部３００２、デバイス用薄膜３００４および犠牲成長部３００６を有する。阻害部３００２がデバイス用薄膜３００４を囲み、犠牲成長部３００６が阻害部３００２を囲むように、阻害部３００２、デバイス用薄膜３００４および犠牲成長部３００６を形成した。
　阻害部３００２は、ほぼ正方形の外形を有するように形成し、正方形の中心部分にほぼ正方形の開口部を形成した。開口部の一辺ａは３０μｍまたは５０μｍとした。阻害部３００２の外周辺から内周辺までの距離である阻害部３００２の幅ｂは５μｍから２０μｍの範囲で変化させた。阻害部３００２として、二酸化シリコン（ＳｉＯ２）を用いた。二酸化シリコンは、選択ＭＯＣＶＤとなるエピタキシャル成長条件においては、その表面に結晶がエピタキシャル成長しない。阻害部３００２は、ベース基板上にドライ熱酸化法を用いて二酸化シリコン膜を形成し、当該二酸化シリコン膜をフォトリソグラフィ法によりパターニングすることにより形成した。
　阻害部３００２以外のベース基板上に、ＭＯＣＶＤ法により化合物半導体結晶を選択エピタキシャル成長させた。阻害部３００２で囲まれた開口部にエピタキシャル成長させた化合物半導体結晶がデバイス用薄膜３００４であり、阻害部３００２の外側の阻害部３００２を囲む化合物半導体結晶が犠牲成長部３００６である。化合物半導体結晶として、ＧａＡｓ結晶、ＩｎＧａＰ結晶またはＰ型ドープしたＧａＡｓ結晶（ｐ－ＧａＡｓ結晶）を成長させた。Ｇａ原料としてトリメチルガリウム（Ｇａ（ＣＨ３）３）を用い、Ａｓ原料としてアルシン（ＡｓＨ３）を用いた。Ｉｎ原料としてトリメチルインジウム（Ｉｎ（ＣＨ３）３）を用い、Ｐ原料としてホスフィン（ＰＨ３）を用いた。Ｐ型不純物である炭素（Ｃ）のドープは、ドーパントとして臭化トリクロロメタン（ＣＢｒＣｌ３）の添加量を調整することで制御した。エピタキシャル成長時の反応温度は、６１０℃とした。
　図１０は、デバイス用薄膜３００４および犠牲成長部３００６としてＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。図１１はデバイス用薄膜３００４および犠牲成長部３００６としてＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。図１２は、デバイス用薄膜３００４および犠牲成長部３００６としてＩｎＧａＰをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。
　図１３はデバイス用薄膜３００４および犠牲成長部３００６としてＩｎＧａＰをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。図１４は、デバイス用薄膜３００４および犠牲成長部３００６としてｐ－ＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。図１５はデバイス用薄膜３００４および犠牲成長部３００６としてｐ－ＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。
　図１０から図１５の各図において、縦軸は化合物半導体結晶の成長速度比を示す。成長速度比は、阻害部３００２がないベタ平面における成長速度を１とした場合の、当該ベタ平面における成長速度と比較した成長速度の比である。面積比は、デバイス用薄膜３００４が形成される領域の面積と阻害部３００２の形成されている領域の面積とを加えた総面積に対するデバイス用薄膜３００４が形成される領域の面積の比である。
　各図において、黒四角または黒菱形で示したプロットは実際の測定点を示す。実線は実験線を示す。実験線は１変数の２次関数であり、各多項式の係数を最小二乗法により求めた。比較のため、犠牲成長部３００６がない場合におけるデバイス用薄膜３００４の成長速度比を破線で示す。Ｌ１は阻害層３００２の開口部面積が５０μｍ□の場合であり、Ｌ２は阻害層３００２の開口部面積が３０μｍ□の場合である。犠牲成長部３００６がない場合とは、犠牲成長部３００６に相当する領域が阻害層３００２で覆われている場合のことである。
　図１０から図１５の各図に示す通り、阻害部３００２の幅が大きくなるほど成長速度は大きくなり、面積比が小さくなるほど成長速度は大きくなった。また、実験線と測定点とは良く一致した。よって、実験線の２次関数を用いて所望の成長速度を実現するよう阻害部３００２を設計できることがわかる。
　なお、このような実験結果は、以下のような結晶の成長メカニズムを考えることで説明できる。すなわち成膜中の結晶原料であるＧａやＡｓの原子は、空間から飛来する分子または表面泳動する分子によって供給されると考えられる。本発明者らは、選択エピタキシャル成長するようなＭＯＣＶＤの反応環境においては、表面泳動している分子による結晶原料の供給が支配的であると考えている。この場合、阻害部３００２に飛来してきた原料分子（前駆体）は、表面から離脱するもの以外は阻害部３００２の表面を泳動し、デバイス用薄膜３００４または犠牲成長部３００６に供給される。ここで、阻害部３００２の幅が大きければ、表面泳動により供給される原料分子の絶対数が大きくなりデバイス用薄膜３００４の成長速度は大きくなる。また、総面積に対するデバイス用薄膜３００４の面積比が小さければ、阻害部３００２からデバイス用薄膜３００４に供給される原料分子が相対的に多くなる。このためデバイス用薄膜３００４の成長速度は大きくなる。
　上記のような成長メカニズムを基礎にすれば、犠牲成長部３００６の機能を以下のように把握できる。すなわち、仮に犠牲成長部３００６がないとすればデバイス用薄膜３００４に過剰な原料分子が供給され、デバイス用薄膜３００４の表面乱れや結晶性の低下を招く。つまり犠牲成長部３００６が存在することで、阻害部３００２に飛来してきた原料分子を適度に犠牲成長部３００６に取り込ませ、デバイス用薄膜３００４への原料分子の供給が適正量に制御される。犠牲成長部３００６は、原料分子を犠牲成長させて消費することにより、デバイス用薄膜３００４への過剰な原料分子の供給を抑制する機能があるといえる。
　図１６および図１７は、ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。図１６はエピタキシャル成長後の状態を観察したものであり、図１７はアニール後の状態を観察したものである。図１８および図１９は、ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。図１８はエピタキシャル成長後の状態を観察したものであり、図１９はアニール後の状態を観察したものである。ここでオフ角とは、ベース基板であるシリコンの表面が結晶学的面方位である（１００）面から傾いた角度をいう。
　図１６および図１８に示す通り、オフ角が２°の場合の結晶表面は、オフ角が６°の場合の結晶表面に比べて表面の乱れが小さかった。よってオフ角６°よりオフ角２°が好ましい。図１７および図１９に示すようにアニール後の結晶表面は何れのオフ角においても良好であった。よってオフ角が２°から６°の範囲であれば良好な結晶が成長できることが分かった。
（実施例３）
　図２０は、本発明者らが製造したヘテロ接合バイポーラトランジスタ（ＨＢＴ）３１００の平面図を示す。ＨＢＴ３１００は２０個のＨＢＴ素子３１５０を並列に接続した構造を有する。なお、図２０においてベース基板の一部を示し、１つのＨＢＴ３１００の部分だけを示す。同一のベース基板にテストパターンその他の半導体素子も形成したが、ここでは説明を省略する。
　２０個のＨＢＴ素子３１５０のそれぞれのコレクタはコレクタ配線３１２４で並列に接続し、それぞれのエミッタはエミッタ配線３１２６で並列に接続し、それぞれのベースはベース配線３１２８で並列に接続した。なお、２０個のベースは４つのグループに分け、各グループの５個のベースをそれぞれ並列に接続した。コレクタ配線３１２４はコレクタパッド３１３０に接続し、エミッタ配線３１２６はエミッタパッド３１３２に接続し、ベース配線３１２８はベースパッド３１３４に接続した。コレクタ配線３１２４、コレクタパッド３１３０、エミッタ配線３１２６およびエミッタパッド３１３２は同一の第１配線層に形成し、ベース配線３１２８およびベースパッド３１３４は第１配線層より上層の第２配線層に形成した。
　図２１は図２０において破線で囲んだ部分を示す顕微鏡写真である。図２２は図２１において破線で囲んだ３個のＨＢＴ素子３１５０の部分を拡大して示す平面図である。コレクタ配線３１２４はコレクタ電極３１１６に接続され、エミッタ配線３１２６はエミッタ引き出し配線３１２２を介してエミッタ電極３１１２に接続され、ベース配線３１２８はベース引き出し配線３１２０を介してベース電極３１１４に接続された。コレクタ配線３１２４、エミッタ引き出し配線３１２２およびベース引き出し配線３１２０の下層にはフィールド絶縁膜３１１８を形成しており、ＨＢＴ素子３１５０および犠牲成長部とコレクタ配線３１２４、エミッタ引き出し配線３１２２およびベース引き出し配線３１２０との間をフィールド絶縁膜３１１８で絶縁した。フィールド絶縁膜３１１８の下層には阻害部３１０２を形成した。阻害部３１０２で囲んだ領域にＨＢＴ素子３１５０を形成した。図２３は、ＨＢＴ素子３１５０の領域を観察したレーザー顕微鏡写真である。
　図２４から図２８は、ＨＢＴ３１００の製造工程の順に示した平面図である。ベース基板としてシリコンウェハを用意し、当該ベース基板の上に二酸化シリコン膜をドライ熱酸化法により形成した。その後、図２４に示すように、フォトリソグラフィ法を用いて二酸化シリコン膜をパターニングし、阻害部３１０２を形成した。
　図２５に示すように、選択エピタキシャル法を用いて、阻害部３１０２で囲んだ領域にデバイス用薄膜３１０８を形成し、阻害部３１０２を囲む周囲の領域に犠牲成長部３１１０を形成した。デバイス用薄膜３１０８は、ベース基板であるシリコンウェハ上に、Ｇｅシード層、バッファ層、サブコレクタ層、コレクタ層、ベース層、エミッタ層、サブエミッタ層を順次積層して形成した。デバイス用薄膜３１０８の積層中、エミッタ層成長後、サブエミッタ層成長前に、いったんアルシン流量をゼロとし、水素ガス雰囲気下で、６７０℃、３分間の条件でアニールを行った。
　図２６に示すように、デバイス用薄膜３１０８にエミッタ電極３１１２を形成し、エミッタ電極３１１２をマスクにしてデバイス用薄膜３１０８にエミッタメサを形成した。エミッタメサを形成する段階ではベース層が露出する深さまでデバイス用薄膜３１０８をエッチングした。次にコレクタ電極３１１６が形成される領域にコレクタメサを形成した。コレクタメサを形成する段階ではサブコレクタ層が露出する深さまでデバイス用薄膜３１０８をエッチングした。さらにデバイス用薄膜３１０８の周辺部をエッチングしてアイソレーションメサを形成した。
　図２７に示すように、全面に二酸化シリコン膜を成膜してフィールド絶縁膜３１１８を形成し、フィールド絶縁膜３１１８にベース層に接続する接続孔を開口してベース電極３１１４を形成した。さらにフィールド絶縁膜３１１８にサブコレクタ層に接続する接続孔を開口してコレクタ電極３１１６を形成した。なお、エミッタ電極３１１２、ベース電極３１１４およびコレクタ電極３１１６はニッケル（Ｎｉ）および金（Ａｕ）の積層膜とした。エミッタ電極３１１２、ベース電極３１１４およびコレクタ電極３１１６はリフトオフ法により形成した。このようにしてＨＢＴ素子３１５０を形成した。
　図２８に示すように、エミッタ電極３１１２に接続するエミッタ引き出し配線３１２２、エミッタ引き出し配線３１２２に接続するエミッタ配線３１２６、ベース電極３１１４に接続するベース引き出し配線３１２０、コレクタ電極３１１６に接続するコレクタ配線３１２４を形成した。エミッタ引き出し配線３１２２、エミッタ配線３１２６、ベース引き出し配線３１２０およびコレクタ配線３１２４はアルミニウムとした。さらにエミッタ引き出し配線３１２２、エミッタ配線３１２６、ベース引き出し配線３１２０およびコレクタ配線３１２４を覆うポリイミド膜を層間絶縁層として全面に形成した。層間絶縁層の上に、接続孔を介してベース引き出し配線３１２０に接続するベース配線３１２８を形成し、図２２に示すＨＢＴ３１００を形成した。
　図２９から図３３は、製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。図２９はベース－エミッタ間の電圧を変化させたときのコレクタ電流およびベース電流を示す。四角のプロットがコレクタ電流であり、三角のプロットがベース電流である。図３０はベース－エミッタ間の電圧を変化させたときの電流増幅率を示す。ベース－エミッタ間電圧が約１．１５Ｖ付近から電流増幅率が増加し、ベース－エミッタ間電圧が１．４７Ｖに達したとき最大電流増幅率が１０６に達した。図３１はコレクタ電圧に対するコレクタ電流を示す。同図は、ベース電圧を変化させたときのデータを４系列示している。同図によって、広いコレクタ電圧の範囲でコレクタ電流が安定して流れることが示された。図３２は、電流増幅率が１となるカットオフ周波数を求めるための実験データを示す。ベース－エミッタ間電圧が１．５Ｖである場合においてカットオフ周波数１５ＧＨｚの値が得られた。図３３は、電流増幅率が１となる最大発振周波数を求めるための実験データを示す。ベース－エミッタ間電圧が１．４５Ｖである場合において最大発振周波数９ＧＨｚの値が得られた。
　図３４は、デバイス用薄膜３１０８を形成した段階における、２次イオン質量分析法による深さプロファイルを測定したデータである。Ａｓの原子濃度、Ｃの原子濃度、ＩｎＧａＡｓ中のＳｉの原子濃度、およびＧａＡｓ中のＳｉの原子濃度値が、それぞれの深さに対応して示されている。範囲３２０２は、サブエミッタ層およびエミッタ層であるＧａＡｓおよびＩｎＧａＰである。範囲３２０４は、ベース層であるｐ－ＧａＡｓである。範囲３２０６は、コレクタ層であるｎ－ＧａＡｓである。範囲３２０８は、サブコレクタ層であるｎ＋ＧａＡｓおよびエッチストップ層であるＩｎＧａＰである。範囲３２１０は、バッファ層であるＧａＡｓおよびＡｌＧａＡｓである。範囲３２１２は、シード層であるＧｅである。
　図３５は、ＨＢＴ３１００と同時に形成したＨＢＴの断面を示すＴＥＭ写真である。シリコン３２２０の上にＧｅ層３２２２、バッファ層３２２４、サブコレクタ層３２２６、コレクタ層３２２８、ベース層３２３０、サブエミッタ層およびエミッタ層３２３２が順次形成されている。サブコレクタ層３２２６に接触してコレクタ電極３２３４が形成され、ベース層３２３０に接触してベース電極３２３６が形成され、エミッタ層３２３２に接してエミッタ電極３２３８が形成されていることが示された。
　図３６は、比較のために示すＴＥＭ写真であり、阻害部がないベタ基板にデバイス用薄膜を形成したＨＢＴを示す。３２４０で示す領域に多くの結晶欠陥が観察され、欠陥はＨＢＴの活性領域であるエミッタ－ベース－コレクタ領域に達している。一方、図３５に示すＨＢＴでは、結晶欠陥は極めて少ない。図３５に示すＨＢＴでは最大電流増幅率として１２３が得られたが、図３６のＨＢＴでは最大電流増幅率は３０に過ぎなかった。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　１００　半導体デバイス用基板、１１０　ベース基板、１１２　デバイス用薄膜、１１４　阻害部、１１６　犠牲成長部、４６０　半導体装置、６００　基板設計システム、６１０　入力部、６２０　第１の仕様計算部、６２２　第１の格納部、６３０　第２の仕様計算部、６３２　第２の格納部、６４０　仕様記憶部、６５０　出力部、８１２　デバイス用薄膜、８２２　デバイス用薄膜、８２４　コア領域、８２６　サブ領域、３０００　半導体デバイス用基板、３００２　阻害部、３００４　デバイス用薄膜、３００６　犠牲成長部、３１００　ＨＢＴ、３１０２　阻害部、３１０８　デバイス用薄膜、３１１０　犠牲成長部、３１１２　エミッタ電極、３１１４　ベース電極、３１１６　コレクタ電極　３１１８　フィールド絶縁膜、３１２０　配線、３１２２　配線、３１２４　コレクタ配線、３１２６　エミッタ配線、３１２８　ベース配線、３１３０　コレクタパッド、３１３２　エミッタパッド、３１３４　ベースパッド、３１５０　ＨＢＴ素子、３２０２　範囲、３２０４　範囲、３２０６　範囲、３２０８　範囲、３２１０　範囲、３２１２　範囲、３２２０　シリコン、３２２４　バッファ層、３２２６　サブコレクタ層、３２３０　ベース層、３２３２　エミッタ層、３２３４　コレクタ電極、３２３６　ベース電極、３２３８　エミッタ電極

Claims (33)

  1. 　半導体デバイスを形成するためのデバイス用薄膜と、
    　前記デバイス用薄膜を囲み、前記デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、
    　前記前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、前記デバイス用薄膜の周辺に前記阻害部で隔てられて設けられた犠牲成長部と
    　を備える半導体デバイス用基板。
  2. 　前記犠牲成長部の上部を覆い、かつ前記デバイス用薄膜の上部を露出する保護膜を更に備える請求項１に記載の半導体デバイス用基板。
  3. 　前記保護膜がポリイミドである請求項２に記載の半導体デバイス用基板。
  4. 　前記保護膜が、シリコン酸化膜及びシリコン窒化膜を積層した積層膜である請求項２に記載の半導体デバイス用基板。
  5. 　前記デバイス用薄膜の周辺に複数の前記犠牲成長部を備える請求項１に記載の半導体デバイス用基板。
  6. 　前記デバイス用薄膜の周辺に設けられた前記複数の犠牲成長部が、前記デバイス用薄膜を中心として点対称に設けられている請求項５に記載の半導体デバイス用基板。
  7. 　ベース基板を更に備え、前記デバイス用薄膜および前記複数の犠牲成長部のそれぞれが同一の形状を有し、前記デバイス用薄膜および前記複数の犠牲成長部のそれぞれが前記ベース基板上の直交する２つの方向で等間隔に設けられている請求項５に記載の半導体デバイス用基板。
  8. 　シリコンのベース基板を更に備え、
    　前記デバイス用薄膜が、前記ベース基板の前記シリコン上に結晶成長した化合物半導体である請求項１に記載の半導体デバイス用基板。
  9. 　前記デバイス用薄膜および前記犠牲成長部のそれぞれが、前記ベース基板の前記シリコン上に結晶成長したＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）と、前記ＳｉｘＧｅ１－ｘに格子整合または擬格子整合した３－５族化合物半導体とを含む請求項８に記載の半導体デバイス用基板。
  10. 　前記ＳｉｘＧｅ１－ｘはアニールされている請求項９に記載の半導体デバイス用基板。
  11. 　前記シリコンの前記デバイス用薄膜が結晶成長される面は、（１００）面、（１１０）面、（１１１）面、（１００）面と結晶学的に等価な面、（１１０）面と結晶学的に等価な面、および（１１１）面と結晶学的に等価な面、から選択されたいずれか一つの結晶面から傾いたオフ角を有する請求項８に記載の半導体デバイス用基板。
  12. 　前記オフ角は２°以上６°以下である請求項１１に記載の半導体デバイス用基板。
  13. 　前記デバイス用薄膜の最大幅が５０μｍ以下である請求項１に記載の半導体デバイス用基板。
  14. 　前記デバイス用薄膜の最大幅が３０μｍ以下である請求項１３に記載の半導体デバイス用基板。
  15. 　前記阻害部の外形の最大幅が４００μｍ以下である請求項１に記載の半導体デバイス用基板。
  16. 　ベース基板と、前記阻害部として機能する絶縁層とを有する半導体基板を準備し、
    　前記デバイス用薄膜の要求仕様に基づいて前記犠牲成長部の大きさ、形状、および配置を決定し、
    　前記ベース基板を露出する開口であって、前記デバイス用薄膜が内部に設けられる開口と前記犠牲成長部が内部に設けられるべき開口とを前記絶縁層に形成し、
    　前記デバイス用薄膜が内部に設けられる開口および前記犠牲成長部が内部に設けられるべき開口において前記デバイス用薄膜および前記犠牲成長部を同時に結晶成長させる
    　ことによって生産された請求項１に記載の半導体デバイス用基板。
  17. 　前記デバイス用薄膜上に半導体デバイスが形成されており、
    　前記半導体デバイスの完成品を利用する利用者が利用することのできる他の半導体デバイスが前記犠牲成長部に形成されていない請求項１に記載の半導体デバイス用基板。
  18. 　前記犠牲成長部にＴＥＧが形成されている請求項１に記載の半導体デバイス用基板。
  19. 　請求項１に記載された半導体デバイス用基板をダイシングして得られた半導体デバイス装置。
  20. 　半導体デバイスを形成するためのデバイス用薄膜と、前記デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前記前駆体が結晶に犠牲成長することによって形成された犠牲成長部とを有する半導体デバイス用基板を設計する設計システムであって、
    　前記デバイス用薄膜の要求仕様、ならびに前記阻害部および前記犠牲成長部の設計仕様の相互関係を格納している格納部と、
    　前記格納部に格納されている前記相互関係と前記デバイス用薄膜の要求仕様とに基づいて前記阻害部および前記犠牲成長部の配置および大きさを決定する仕様計算部とを備える設計システム。
  21. 　シリコンのベース基板上にデバイス用薄膜が結晶成長した半導体デバイス用基板を製造する製造方法であって、
    　前記ベース基板と、前記デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部として機能する絶縁層とを有する半導体基板を準備し、
    　前記ベース基板を露出する開口であって、前記デバイス用薄膜を内部に設けるべき開口と前記前駆体が結晶に犠牲成長した犠牲成長部を内部に設けるべき開口とを前記絶縁層に形成し、
    　前記前駆体を供給して、前記デバイス用薄膜を内部に設けるべき開口および前記犠牲成長部を内部に設けるべき開口において前記デバイス用薄膜および前記犠牲成長部を同時に結晶成長させる
    　製造方法。
  22. 　前記デバイス用薄膜の周辺に複数の前記犠牲成長部を同時に形成する請求項２１に記載の製造方法。
  23. 　前記デバイス用薄膜を中心として点対称に前記複数の犠牲成長部を形成する請求項２２に記載の製造方法。
  24. 　同一の形状の前記デバイス用薄膜および前記複数の犠牲成長部を前記ベース基板上の直交する２つの方向で等間隔に形成する請求項２３に記載の製造方法。
  25. 　前記デバイス用薄膜上に半導体デバイスを形成し、
    　前記半導体デバイスの完成品を利用する利用者が利用することのできる他の半導体デバイスを前記犠牲成長部に形成しない
    請求項２１に記載の製造方法。
  26. 　前記結晶成長をさせた後に前記犠牲成長部を削る請求項２１に記載の製造方法。
  27. 　前記結晶成長をさせた後に前記犠牲成長部を保護膜で覆う請求項２１に記載の製造方法。
  28. 　前記デバイス用薄膜および前記犠牲成長部は、前記開口に露出した前記ベース基板の前記シリコンを成長核として成長したＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）と、前記ＳｉｘＧｅ１－ｘを成長核として成長した３－５族化合物半導体を含み、
    　前記３－５族化合物半導体の結晶成長を前記３－５族化合物半導体の前駆体の供給が律速となる条件で行う請求項２１に記載の製造方法。
  29. 　前記デバイス用薄膜および前記犠牲成長部は、前記開口に露出した前記ベース基板の前記シリコンを成長核として成長したＳｉｘＧｅ１－ｘ（０≦Ｘ＜１）と、前記ＳｉｘＧｅ１－ｘを成長核として成長した３－５族化合物半導体を含み、
    　前記３－５族化合物半導体の結晶成長を前記３－５族化合物半導体の前駆体の反応が律速となる条件で行う請求項２１に記載の製造方法。
  30. 　前記結晶成長をＣＶＤ法により行う請求項２１に記載の製造方法。
  31. 　半導体デバイス用基板を設計する設計方法であって、
    　前記半導体デバイス用基板は、半導体デバイスを形成するためのデバイス用薄膜と、前記デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前記前駆体が結晶に犠牲成長することによって形成された犠牲成長部とを有し、
    　前記デバイス用薄膜の要求仕様に基づいて、前記阻害部および前記犠牲成長部の大きさ、形状、および配置を決定する設計方法。
  32. 　前記半導体デバイス用基板はシリコンのベース基板を更に備え、前記阻害部が、前記ベース基板を露出する開口であって、前記デバイス用薄膜を内部に設けるべき開口と前記犠牲成長部を内部に設けるべき開口とを有し、前記デバイス用薄膜を内部に設けるべき開口および前記犠牲成長部を内部に設けるべき開口において前記デバイス用薄膜および前記犠牲成長部が同時に結晶成長し、
    　前記デバイス用薄膜を内部に設けるべき開口と前記犠牲成長部を内部に設けるべき開口とを形成するために用いるマスクを、前記デバイス用薄膜の要求仕様および前記阻害部および前記犠牲成長部の大きさ、形状、および配置に基づいて設計する段階を更に備える
    　請求項３１に記載の設計方法。
  33. 　前記デバイス用薄膜の要求仕様は、前記デバイス用薄膜の膜厚、膜組成およびドープ量の少なくとも１つを含む請求項３１に記載の設計方法。
PCT/JP2009/005069 2008-10-02 2009-10-01 半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法 WO2010038462A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/122,125 US20110186816A1 (en) 2008-10-02 2009-10-01 Semiconductor device wafer, semiconductor device, design system, manufacturing method and design method
CN200980138964XA CN102171792A (zh) 2008-10-02 2009-10-01 半导体器件用基板、半导体器件装置、设计系统、制造方法以及设计方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008257858 2008-10-02
JP2008-257858 2008-10-02

Publications (1)

Publication Number Publication Date
WO2010038462A1 true WO2010038462A1 (ja) 2010-04-08

Family

ID=42073241

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/005069 WO2010038462A1 (ja) 2008-10-02 2009-10-01 半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法

Country Status (6)

Country Link
US (1) US20110186816A1 (ja)
JP (1) JP2010109358A (ja)
KR (1) KR20110081804A (ja)
CN (1) CN102171792A (ja)
TW (1) TW201019377A (ja)
WO (1) WO2010038462A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158995B2 (en) 2018-06-01 2021-10-26 Visual Photonics Epitaxy Co., Ltd. Laser diode with defect blocking layer

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61135115A (ja) * 1984-12-04 1986-06-23 アメリカ合衆国 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法
JPH0283943A (ja) * 1988-09-21 1990-03-26 Hitachi Ltd 化合物半導体集積回路の製造方法
JPH02228025A (ja) * 1989-02-28 1990-09-11 Nec Corp 熱分解法による選択成長方法
JPH03196521A (ja) * 1989-12-25 1991-08-28 Nec Kansai Ltd 半導体装置の製造方法
JPH08203833A (ja) * 1995-01-20 1996-08-09 Hitachi Ltd 半導体装置の製造方法
WO1997011518A1 (en) * 1995-09-18 1997-03-27 Hitachi, Ltd. Semiconductor material, method of producing the semiconductor material, and semiconductor device
JP2000012467A (ja) * 1998-06-24 2000-01-14 Oki Electric Ind Co Ltd ＧａＡｓ層の形成方法
JP2005150600A (ja) * 2003-11-19 2005-06-09 Seiko Epson Corp 露光装置、半導体装置の製造方法および露光プログラム
WO2005106949A1 (ja) * 2004-04-30 2005-11-10 Matsushita Electric Industrial Co., Ltd. 半導体の製造方法及び半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174229A (ja) * 1997-08-29 1999-03-16 Toshiba Microelectron Corp 半導体装置
JP3474415B2 (ja) * 1997-11-27 2003-12-08 株式会社東芝 半導体装置
US20030132433A1 (en) * 2002-01-15 2003-07-17 Piner Edwin L. Semiconductor structures including a gallium nitride material component and a silicon germanium component
GB0220438D0 (en) * 2002-09-03 2002-10-09 Univ Warwick Formation of lattice-turning semiconductor substrates
WO2008036256A1 (en) * 2006-09-18 2008-03-27 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
CN101896998B (zh) * 2007-12-28 2013-03-27 住友化学株式会社 半导体基板、半导体基板的制造方法及电子器件
US7671469B2 (en) * 2007-12-31 2010-03-02 Mediatek Inc. SiGe device with SiGe-embedded dummy pattern for alleviating micro-loading effect
US20100116329A1 (en) * 2008-06-09 2010-05-13 Fitzgerald Eugene A Methods of forming high-efficiency solar cell structures

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61135115A (ja) * 1984-12-04 1986-06-23 アメリカ合衆国 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法
JPH0283943A (ja) * 1988-09-21 1990-03-26 Hitachi Ltd 化合物半導体集積回路の製造方法
JPH02228025A (ja) * 1989-02-28 1990-09-11 Nec Corp 熱分解法による選択成長方法
JPH03196521A (ja) * 1989-12-25 1991-08-28 Nec Kansai Ltd 半導体装置の製造方法
JPH08203833A (ja) * 1995-01-20 1996-08-09 Hitachi Ltd 半導体装置の製造方法
WO1997011518A1 (en) * 1995-09-18 1997-03-27 Hitachi, Ltd. Semiconductor material, method of producing the semiconductor material, and semiconductor device
JP2000012467A (ja) * 1998-06-24 2000-01-14 Oki Electric Ind Co Ltd ＧａＡｓ層の形成方法
JP2005150600A (ja) * 2003-11-19 2005-06-09 Seiko Epson Corp 露光装置、半導体装置の製造方法および露光プログラム
WO2005106949A1 (ja) * 2004-04-30 2005-11-10 Matsushita Electric Industrial Co., Ltd. 半導体の製造方法及び半導体装置

Also Published As

Publication number Publication date
JP2010109358A (ja) 2010-05-13
US20110186816A1 (en) 2011-08-04
CN102171792A (zh) 2011-08-31
KR20110081804A (ko) 2011-07-14
TW201019377A (en) 2010-05-16

Similar Documents

Publication Publication Date Title
TWI471910B (zh) 半導體晶圓、電子裝置及半導體晶圓之製造方法
JP5575447B2 (ja) 半導体基板、電子デバイス、および半導体基板の製造方法
US7892910B2 (en) Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration
JP5583943B2 (ja) 半導体基板、電子デバイス、および半導体基板の製造方法
KR20100094460A (ko) 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스
US20110018030A1 (en) Semiconductor wafer, semiconductor wafer manufacturing method, and electronic device
WO2010103792A1 (ja) 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法
JP5597379B2 (ja) 半導体基板、電子デバイス、および半導体基板の製造方法
WO2007058265A1 (ja) バイポーラトランジスタ及びその製造方法
WO2010038462A1 (ja) 半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法
JPS60144949A (ja) 半導体装置の製造方法
JPH11266009A (ja) Ｉｉｉ−ｖ族化合物半導体装置の製造方法
KR101942517B1 (ko) 에피텍셜 기판 및 그 제조 방법
JPH0737898A (ja) 半導体装置およびその製造方法
JP2011199268A (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
JPH05267321A (ja) バイポーラトランジスタおよびその製造方法
JPH04207042A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980138964.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09817502

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20117003883

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13122125

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09817502

Country of ref document: EP

Kind code of ref document: A1