JP2010109358A - 半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法 - Google Patents

Abstract

【課題】結晶薄膜の膜質および膜厚を均一にする。
【解決手段】半導体デバイスを形成するためのデバイス用薄膜と、デバイス用薄膜を囲み、デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、デバイス用薄膜の周辺に阻害部で隔てられて設けられた犠牲成長部と、犠牲成長部の上部を覆い、かつデバイス用薄膜の上部を露出する保護膜を備えた。保護膜はポリイミドであってもよい。
【選択図】図１

Description

本発明は、半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法に関する。

近年、活性領域にＧａＡｓ等の３−５族化合物半導体を用いた半導体デバイスが開発されている。例えば特許文献１は、ＧａＡｓ基板、ＡｌＧａＡｓのバッファ層、ＧａＡｓのチャネル層、およびＧａＡｓのコンタクト層がこの順に配置された半導体デバイス用基板を開示する。特許文献１では、化合物半導体の結晶薄膜が気相エピタキシャル成長法（ＶＰＥ法という場合がある。）により形成されている。

特開平１１−３４５８１２号公報

結晶薄膜を半導体デバイスの活性領域として用いる場合には、薄膜の膜質および膜厚が均一であることが望ましい。膜質および膜厚を均一にするためには、基板の各位置で成膜環境を均一にすることが望ましい。しかしながら薄膜の成長には反応容器内の熱移動、原料または反応中間体の物質移動、気相反応、表面反応等の様々な現象が関係する。このため成膜環境を均一にすることが困難である。特に基板の一部に半導体を選択的に形成する選択成長においては、薄膜の成長速度が、薄膜のサイズ、形状等にも依存するので、均一な薄膜を製造することが一層困難である。本発明は、これらの課題の少なくとも一つを解決することを目的とする。

上記課題を解決するために、本発明の１の形態においては、半導体デバイスを形成するためのデバイス用薄膜と、デバイス用薄膜を囲み、デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、デバイス用薄膜の周辺に阻害部で隔てられて設けられた犠牲成長部とを備える半導体デバイス用基板が提供される。

犠牲成長部の上部を覆い、かつデバイス用薄膜の上部を露出する保護膜を更に備えてもよい。この保護膜としては、例えばポリイミド、またはシリコン窒化膜およびシリコン窒化膜を積層した積層膜を用いることができる。デバイス用薄膜の周辺に、デバイス用薄膜を中心として点対称に複数の犠牲成長部を設けてもよい。デバイス用薄膜および複数の犠牲成長部のそれぞれは、好ましくは同一の形状を有する。この場合、デバイス用薄膜および複数の犠牲成長部のそれぞれを、デバイス用薄膜を形成するベース基板上の直交する２つの方向に等間隔に設けてもよい。

本発明の第２の形態においては、シリコンのベース基板を更に備え、ベース基板のシリコン上に化合物半導体がデバイス用薄膜として結晶成長した半導体デバイス用基板が提供される。デバイス用薄膜および犠牲成長部のそれぞれが、ベース基板のシリコン上に結晶成長したＳｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）と、Ｓｉ_ｘＧｅ_１−ｘに格子整合または擬格子整合した３−５族化合物半導体とを含んでもよい。

半導体デバイス用基板は、シリコンのデバイス用薄膜が結晶成長される面が、（１００）面、（１１０）面、（１１１）面、（１００）面と結晶学的に等価な面、（１１０）面と結晶学的に等価な面、および（１１１）面と結晶学的に等価な面、から選択されたいずれか一つの結晶面から傾いたオフ角を有してもよい。デバイス用薄膜の最大幅は好ましくは５０μｍ以下であり、更に好ましくは３０μｍ以下である。また阻害部は、好ましくは最大幅が４００μｍ以下である。

ベース基板と、阻害部として機能する絶縁層とを有する半導体基板を準備し、デバイス用薄膜の要求仕様に基づいて犠牲成長部の大きさ、形状、および配置を決定し、ベース基板を露出する開口であって、デバイス用薄膜が内部に設けられる開口と犠牲成長部が内部に設けられるべき開口とを絶縁層に形成し、デバイス用薄膜が内部に設けられる開口および犠牲成長部が内部に設けられるべき開口でそれぞれ、デバイス用薄膜および犠牲成長部を同時に結晶成長させることによって半導体デバイス用基板が生産される。

デバイス用薄膜上には半導体デバイスが形成されるが、半導体デバイスの完成品を利用する利用者が利用することのできる他の半導体デバイスが犠牲成長部には形成されない。ただし犠牲成長部にはＴＥＧが形成されてもよい。半導体デバイス用基板をダイシングすることにより半導体デバイス装置が得られる。犠牲成長した結晶には上記ユーザが利用することのできる半導体デバイスが形成されない。犠牲成長した結晶は単結晶であっても多結晶であってもよい。

半導体デバイス用基板１００の平面図である。 半導体デバイス用基板１００の平面図である。 半導体デバイス用基板１００および半導体装置４６０の平面図である。 半導体デバイス用基板１００の設計方法を示すフローチャートである。 半導体デバイス用基板１００および半導体装置４６０の製造工程を示す工程図である。 基板設計システム６００の一例を示すブロック図である。 薄膜の膜厚と阻害部１１４の大きさとの、相互関係の一例を示すグラフである。 薄膜の膜厚と阻害部１１４の大きさとの、相互関係の一例を示すグラフである。 実施例２で作成した半導体デバイス用基板３０００の平面パターンを示す。 デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ヘテロバイポーラトランジスタ（ＨＢＴ）３１００の平面図を示す。 図２０において破線で囲んだ部分を示す顕微鏡写真である。 図２１において破線で囲んだ３個のＨＢＴ素子３１５０の部分を拡大して示す平面図である。 ＨＢＴ素子３１５０の領域を観察したレーザー顕微鏡写真である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 ２次イオン質量分析法による深さプロファイルを測定したデータである。 ＨＢＴ３１００と同時に形成したＨＢＴの断面を示すＴＥＭ写真である。 阻害部がないベタ基板にデバイス用薄膜を形成したＨＢＴを示す。

以下、発明の実施の形態を通じて本発明を説明する。

図１は、半導体デバイス用基板１００の平面図である。半導体デバイス用基板１００は、ベース基板１１０と、半導体デバイスを形成するためのデバイス用薄膜１１２と、デバイス用薄膜１１２の前駆体が結晶に成長することを阻害する阻害部１１４と、当該前駆体が結晶に犠牲成長した犠牲成長部１１６とを備える。本実施形態においてベース基板１１０はＳｉ基板であるが、他の例としてはＳＯＩ（Silicon on Insulator）基板、Ｇｅ基板、ＧＯＩ（Germanium on Insulator）基板、ＧａＡｓ基板、ＩｎＰ基板、ガラス基板、サファイア基板、セラミック基板、またはプラスチック基板であってもよい。

デバイス用薄膜１１２は、阻害部１１４に形成された開口の内部において、ベース基板１１０上に結晶成長する。これによりデバイス用薄膜１１２は阻害部１１４に囲まれる。デバイス用薄膜１１２は、デバイス用薄膜１１２の中心と阻害部１１４の中心とが略一致するように配置される。デバイス用薄膜１１２は半導体デバイスの形成に用いられる化合物半導体である。本実施形態においてデバイス用薄膜１１２の平面形状は正方形であるが、デバイス用薄膜１１２の平面形状は矩形、多角形、円形、または楕円形であってもよい。

デバイス用薄膜１１２は、化学気相成長法（ＣＶＤ法という場合がある。）により形成された、Ｓｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）、またはＧａＡｓ、ＡｌＧａＡｓ、若しくはＩｎＧａＰ等の３−５族化合物半導体であってもよい。デバイス用薄膜１１２内には、種々のドーパントがドープされ、半導体デバイスのバッファ層、活性層またはコンタクト層などの、複数の薄膜層が形成される。これによりデバイス用薄膜１１２は半導体デバイスの一部を構成する。デバイス用薄膜１１２はアニールされてもよい。

デバイス用薄膜１１２は、ベース基板１１０に接するＳｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）のシード層を有してもよい。当該シード層は、エピタキシャル成長法により形成される。デバイス用薄膜１１２は、複数のＳｉ_ｘＧｅ_１−ｘ層（０≦Ｘ＜１）を重ねることにより形成されてもよい。上記複数のＳｉ_ｘＧｅ_１−ｘ層の組成は、ベース基板１１０に近いほどｘの値が１に近い組成であってもよい。上記シード層に接して、ＩｎＧａＰのバッファ層がエピタキシャル成長法により形成されてもよい。上記ＩｎＧａＰのバッファ層に接して、ＧａＡｓの活性層がエピタキシャル成長法により形成されてもよい。上記ＧａＡｓに接して、ＧａＡｓのコンタクト層がエピタキシャル成長法により形成される。

デバイス用薄膜１１２の膜厚は、例えば５ｎｍ〜１５μｍである。ここで「膜厚」または「層厚」とは、薄膜または層の平均の厚さを表す。結晶を透過電子顕微鏡または走査型電子顕微鏡によって２ヶ所以上で断面観察することで膜厚を計測し、測定した値を平均することで平均の厚さを求めることができる。

デバイス用薄膜１１２に形成される半導体デバイスは、例えば、ＭＯＳ型トランジスタ、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、半導体レーザー、発光ダイオード、発光サイリスタ、受光ダイオード、太陽電池等の能動素子、または、抵抗、キャパシタ、インダクタ等の受動素子である。

阻害部１１４の表面では、デバイス用薄膜１１２の前駆体による薄膜層の析出が抑制される。これにより、阻害部１１４が形成された領域ではデバイス用薄膜１１２の結晶成長が阻害される。阻害部１１４は、例えばベース基板１１０の主面に形成されたＳｉＯ_２の絶縁層であり、Ｓｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）または３−５族化合物半導体のデバイス用薄膜１１２の前駆体が結晶成長することを阻害する。他の例として阻害部１１４は、Ｓｉ_３Ｎ_４、ＴａＮ、Ｔｉ_３Ｎ_４等の窒化膜であってもよい。

本実施形態において、阻害部１１４は矩形であり、ベース基板１１０の主面に複数の阻害部１１４が等間隔に配置される。ベース基板１１０はＳｉ基板であってもよい。阻害部１１４は正方形の平面形状を有するＳｉＯ_２の絶縁層であり、０．０５〜５μｍの層厚を有する。阻害部１１４の内部には、１つのデバイス用薄膜１１２および８つの犠牲成長部１１６が形成される。

犠牲成長部１１６には、デバイス用薄膜１１２の前駆体が結晶に犠牲成長することでデバイス用薄膜１１２の結晶成長を安定化させる。これによりデバイス用薄膜１１２の膜質および膜厚が安定する。ここで犠牲成長とは、デバイス用薄膜１１２に形成する半導体デバイスの完成品を利用するユーザが利用することのできる他のデバイスを形成することを目的とせずに、半導体デバイスの前駆体を結晶成長させることをいう。犠牲成長部１１６はデバイス用薄膜１１２と同質の単結晶であっても、デバイス用薄膜１１２より格子欠陥が多い低品質の結晶であっても、また多結晶であってもよい。

犠牲成長部１１６は、ベース基板１１０における阻害部１１４が形成されていない領域に形成される。より具体的には、犠牲成長部１１６はデバイス用薄膜１１２の近傍における阻害部１１４の開口内に形成される。これによって犠牲成長部１１６は、デバイス用薄膜１１２の周辺における阻害部１１４で隔てられた領域に形成される。図１で犠牲成長部１１６の平面形状は、矩形であるが、他の多角形、円形、楕円形、または長円形であってもよい。

複数の犠牲成長部１１６が、デバイス用薄膜１１２の周辺でデバイス用薄膜１１２を囲んで設けられている。また犠牲成長部１１６はデバイス用薄膜１１２を中心として点対称に設けられている。図１では、犠牲成長部１１６がデバイス用薄膜１１２と同一の大きさおよび平面形状を有するが、他の例としては犠牲成長部１１６が、帯状に形成されてもよい。

デバイス用薄膜１１２または犠牲成長部１１６が同一の形状を有する場合は、これらがベース基板１１０上の直交する２つの方向で等間隔に設けられることが更に好ましい。例えば図１に示すように、長方形の外形を有する阻害部１１４の一辺に平行に３行の開口が配置され、阻害部１１４の他辺に平行に３列の開口が配置される。デバイス用薄膜１１２または犠牲成長部１１６が、当該３行×３列の開口内に等間隔に形成される。

デバイス用薄膜１１２および犠牲成長部１１６のそれぞれが、ベース基板１１０のシリコン上に結晶成長したＳｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）と、Ｓｉ_ｘＧｅ_１−ｘに格子整合または擬格子整合した３−５族化合物半導体とを含む。

デバイス用薄膜１１２に形成される半導体デバイスは、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）、シュードモルフィックＨＥＭＴ（Pseudomorphic HEMT）、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）である。

これに対して、犠牲成長部１１６には、半導体デバイスの完成品を利用する利用者が利用することのできる他の半導体デバイスが形成されていない。ただし犠牲成長部１１６は、デバイス用薄膜１１２の結晶性を検査する検査領域として用いることができる。犠牲成長部１１６には、例えばＴＥＧ（Test Element Group）、または評価用素子を形成してもよい。この評価用素子は、デバイス用薄膜１１２の特性、またはデバイス用薄膜１１２が半導体デバイスの電気特性に及ぼす影響を調べる場合に用いられる。ＴＥＧまたは評価用素子は受動素子であっても能動素子であってもよい。

デバイス用薄膜１１２および犠牲成長部１１６を備える半導体デバイス用基板１００をダイシングすることにより、半導体デバイス装置が作製される。

半導体デバイス用基板１００は、犠牲成長部１１６の上部を覆い、かつデバイス用薄膜１１２の上部を露出する保護膜を備えてもよい。保護膜は、例えば、ポリイミド、シリコン酸化膜、シリコン窒化膜、またはこれらの積層複合体を含む絶縁膜である。保護膜は、シリコン酸化膜およびシリコン窒化膜の積層複合体上にポリイミドを積層することにより形成されてもよい。シリコン酸化膜およびシリコン窒化膜の積層複合体は、例えば、イオンビームスパッタ法により形成される。ポリイミドは、例えば、スピンコート法により塗布される。

図２は、半導体デバイス用基板１００の平面図の他の例を示す。図２に示す半導体デバイス用基板１００の基本構成は図１に示した半導体デバイス用基板１００の構成と同一であるから、図１と異なる点のみを説明する。本図においては、阻害部１１４の内部に犠牲成長部１１６が形成されていない。

ベース基板１１０の主面に、複数の阻害部１１４が等間隔に配置される。阻害部１１４は正方形の平面形状を有するＳｉＯ_２の絶縁層であり、１μｍの層厚を有する。それぞれの阻害部１１４の内部には、正方形の平面形状を有するデバイス用薄膜１１２が１つずつ形成される。本実施形態では、デバイス用薄膜１１２は阻害部１１４の中心部に配置され、ベース基板１１０における阻害部１１４が形成されていない領域に、犠牲成長部１１６が設けられる。

半導体デバイス用基板１００の設計段階において、阻害部１１４の長さＬ_２、阻害部１１４の幅Ｗ_２、隣接する阻害部１１４同士の距離Ｌ_３およびＷ_３が、デバイス用薄膜１１２の長さＬ_１、デバイス用薄膜１１２の幅Ｗ_１、デバイス用薄膜１１２に形成される薄膜の組成および上記薄膜の膜厚に基づいて決定される。デバイス用薄膜１１２と阻害部１１４との間隔Ｌ_４およびＷ_４も、同様に決定される。本実施形態においては、阻害部１１４の大きさＬ_２およびＷ_２を決定することにより、犠牲成長部１１６の大きさおよび形状も定まる。

図３は、半導体デバイス用基板１００、および半導体デバイス用基板１００上に製造した半導体装置４６０を示す平面図である。図３に示す半導体デバイス用基板１００の基本構成は、図１に示した半導体デバイス用基板１００の構成と同一であるから、図１に示した構成と異なる点のみを説明する。

半導体デバイス用基板１００は、ベース基板１１０上に製造された複数の半導体装置４６０を備える。半導体装置４６０の各々に１つの阻害部１１４が形成されており、１つの阻害部１１４の中に複数のデバイス用薄膜８１２または複数のデバイス用薄膜８２２と、デバイス用薄膜８１２またはデバイス用薄膜８２２を囲む複数の犠牲成長部１１６とが形成されている。

デバイス用薄膜８１２、８２２には、半導体層が形成され、当該半導体層を用いて半導体デバイスが形成される。デバイス用薄膜８２２は、コア領域８２４およびサブ領域８２６を含む。コア領域８２４はサブ領域８２６と比較して阻害部１１４の中央近傍に設けられている。このためコア領域８２４の膜質はサブ領域８２６の膜質より均質である。コア領域８２４は能動素子の活性領域として用いられ、サブ領域８２６には受動素子が形成される。

図４は、図１から図３に示した半導体デバイス用基板１００の設計方法の一例を示すフローチャートである。まず半導体デバイスの要求仕様を決定する（Ｓ２０２）。半導体デバイスの要求仕様は、例えば半導体デバイスの種類、構造、または配置である。半導体デバイスの種類は、例えばトランジスタ等の能動素子、または抵抗、キャパシタ等の受動素子である。半導体デバイスの構造は、例えば半導体デバイスがトランジスタである場合には、ＭＯＳ型トランジスタ、ＨＢＴ、ＨＥＭＴ等である。半導体デバイスの要求仕様の他の例は、ベース基板１１０の種類、または活性層の仕様である。活性層の仕様は、例えば、活性層の配置、層厚、組成、ドーパントの種類、ドープ量、抵抗率、耐圧である。

次に半導体デバイスの要求仕様に基づいてデバイス用薄膜１１２の要求仕様を決定する（Ｓ２０４）。デバイス用薄膜１１２の要求仕様は、例えばデバイス用薄膜１１２の大きさ、形状、配置、抵抗率、または耐圧である。ここで「大きさ」には、長さおよび幅だけではなく、面積、体積、高さ、深さ、厚さを含んでもよい。デバイス用薄膜１１２の大きさおよび配置は、例えば半導体デバイスの活性領域の大きさ、数、および配置に基づいて定まる。デバイス用薄膜１１２の要求仕様は、さらに薄膜の構造、組成、ドーパント、ドープ量、膜厚、および成長速度を含んでもよい。デバイス用薄膜１１２の要求仕様は、より具体的に、活性領域として用いられる薄膜層およびこの薄膜層とベース基板１１０との間に配置されるバッファ層等の、構造、組成、ドーパント、ドープ量、および膜厚を含んでもよい。

デバイス用薄膜１１２の要求仕様に基づいて阻害部１１４および犠牲成長部１１６の設計仕様を決定する（Ｓ２０６）。阻害部１１４および犠牲成長部１１６の設計仕様は、例えばこれらの大きさ、形状、配置、材質および厚みである。デバイス用薄膜１１２の要求仕様と阻害部１１４および犠牲成長部１１６の設計仕様との相互関係を予め半導体デバイス用基板の設計システムに格納しておき、格納された相互関係を参照して、デバイス用薄膜１１２の要求仕様に基づいて阻害部１１４の設計仕様を決定してもよい。上記相互関係は、例えばデバイス用薄膜１１２、阻害部１１４、および犠牲成長部１１６の面積比または位置関係を含む。相互関係は、デバイス用薄膜１１２の種類および膜厚ごとの、上記面積比または位置関係を含んでもよい。

図５は、半導体デバイス用基板１００および半導体装置４６０の製造工程の一例を示す。半導体デバイス用基板１００が基板製造工程Ｓ４４０により製造され、半導体装置４６０が半導体装置製造工程Ｓ４２０および基板製造工程Ｓ４４０により製造される。半導体装置製造工程Ｓ４２０は、仕様決定工程Ｓ４２２と、デバイス設計工程Ｓ４２４と、デバイス製造工程Ｓ４２６とを有する。また基板製造工程Ｓ４４０は、領域設計工程Ｓ４４２と、領域決定工程Ｓ４４４と、マスク設計工程Ｓ４４６と、薄膜形成工程Ｓ４４８とを有する。

仕様決定工程Ｓ４２２では、まずデバイス用薄膜１１２に形成するデバイスの要求仕様を決定する。例えば、半導体デバイスの活性領域の大きさ、形状および配置と、活性領域として用いるデバイス用薄膜１１２の組成および膜厚とを決定する。次に半導体デバイスの要求仕様に基づきデバイス用薄膜１１２の要求仕様を求める。

領域設計工程Ｓ４４２では、デバイス用薄膜１１２の要求仕様に基づき、阻害部１１４および犠牲成長部１１６の設計仕様の候補を算出する。例えば、阻害部１１４の長さＬ_２、阻害部１１４の幅Ｗ_２、隣接する阻害部１１４同士の間隔Ｌ_３およびＷ_３、ならびにデバイス用薄膜１１２と阻害部１１４との間隔Ｌ_４およびＷ_４が求められる。また阻害部１１４の厚みが求められてもよい。

デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様の候補は、一義的な値でも一定の範囲を有してもよい。要求仕様および設計仕様を一義的に求める場合は、デバイス用薄膜１１２の中心が、半導体デバイスの活性領域の中心と一致するように算出される。一方、設計仕様に一定の範囲を持たせる場合は、例えば、阻害部１１４の大きさＬ_２およびＷ_２の許容範囲を算出する。要求仕様または設計仕様が一定の範囲を有する場合は、デバイス用薄膜１１２の大きさ、または阻害部１１４の厚みが、設計上許容できる最高温度に応じて選択できるように算出してもよい。

阻害部１１４の内部に犠牲成長部１１６を形成してもよい。このとき、デバイス用薄膜１１２を基準にして原料ガスの供給側に形成される犠牲成長部１１６の面積の範囲と、上記供給側とは反対の側に形成される犠牲成長部１１６の面積の範囲とが、異なる範囲を有してもよい。また犠牲成長部１１６の高さをデバイス用薄膜１１２の高さと略同一にするような阻害部の厚みが算出されてもよい。

デバイス設計工程Ｓ４２４では、領域設計工程Ｓ４４２で求めた、デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様の候補に基づき半導体デバイスを設計する。先の工程で求められたデバイス用薄膜１１２の要求仕様と、阻害部１１４および犠牲成長部１１６の設計仕様によっては、半導体デバイスの要求仕様を変更して、再度、仕様決定工程Ｓ４２２、領域設計工程Ｓ４４２、およびデバイス設計工程Ｓ４２４を行ってもよい。

領域決定工程Ｓ４４４では、デバイス設計工程Ｓ４２４で設計した、デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様の候補に基づき、デバイス用薄膜１１２、阻害部１１４および犠牲成長部１１６の設計仕様を決定される。半導体デバイス用基板１００は、阻害部１１４および犠牲成長部１１６を備えることにより、デバイス用薄膜１１２の膜厚をおよび膜質を均一にすることができる。そして、半導体装置製造工程Ｓ４２０と、基板製造工程Ｓ４４０との間で、阻害部１１４および犠牲成長部１１６の設計仕様を共有することにより、半導体デバイス用基板１００および半導体装置４６０が効率よく設計される。

マスク設計工程Ｓ４４６では、領域決定工程Ｓ４４４で決定したデバイス用薄膜１１２の要求仕様、並びに阻害部１１４および犠牲成長部１１６の設計仕様に基づき、阻害部１１４のパターニングに用いるマスクを設計する。より具体的には、マスクは、阻害部１１４および犠牲成長部１１６の設計仕様に含まれる阻害部１１４および犠牲成長部１１６の大きさ、形状、および配置、ならびにデバイス用薄膜１１２の要求仕様に基づいて設計される。

薄膜形成工程Ｓ４４８では、まずシリコンと、シリコンの少なくとも一部を覆う絶縁層とを有するベース基板１１０を準備する。絶縁層は表面にＳｉＯ_２を有し、デバイス用薄膜１１２の結晶成長を阻害する。

次にマスク設計工程Ｓ４４６で設計したマスクを用いて、絶縁層をフォトリソグラフィ、エッチング等によりパターニングする。これによりデバイス用薄膜１１２を内部に設けるべき開口と犠牲成長部１１６を内部に設けるべき開口が設けられて阻害部１１４が形成される。開口は半導体デバイス用基板１００に略垂直な方向にベース基板１１０にまで貫通する。ここで「略垂直な方向」とは、厳密に垂直な方向だけでなく、基板および各部材の製造誤差を考慮して、垂直からわずかに傾いた方向をも含む。

パターニングにより絶縁層を等間隔に分割してもよい。この場合は分割された複数の絶縁層のそれぞれが阻害部１１４として機能する。各々の阻害部１１４は、矩形、多角形、円形、楕円形、または長円形であってもよい。絶縁層が除去された領域には、デバイス用薄膜１１２の前駆体が結晶に犠牲成長することができる。

薄膜形成工程Ｓ４４８では、デバイス用薄膜１１２の前駆体の反応が律速となる条件、または前駆体の供給が律速となる条件で、複数の開口のそれぞれの内部に、デバイス用薄膜１１２または犠牲成長部１１６を同時に選択エピタキシャル成長させる。デバイス用薄膜１１２はＣＶＤ法により形成される。ただし他の例としてはＰＶＤ法を用いてもよい。これによりデバイス用薄膜１１２および犠牲成長部１１６が、開口に露出したベース基板１１０のシリコンを成長核として成長する。デバイス用薄膜１１２は、Ｓｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）を含んでもよく、さらにＳｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）を成長核として成長した３−５族化合物半導体を含んでもよい。

Ｓｉ_ｘＧｅ_１−ｘと３−５族化合物半導体との間には、ＩｎＧａＰのバッファ層、または、Ａｌを含む３−５族化合物半導体を酸化して得られた分離層を配置してもよい。分離層は、Ｓｉ_ｘＧｅ_１−ｘと３−５族化合物半導体とを電気的に分離して、かつＳｉ_ｘＧｅ_１−ｘおよび３−５族化合物半導体と格子定数の近い材料が適宜選択される。３−５族化合物半導体は、例えば３−５族化合物半導体の前駆体の供給が律速となる条件で形成される。

ＣＶＤ法における結晶成長は、（ａ）原料分子の基板表面への輸送、（ｂ）基板表面、およびその近傍での化学反応、（ｃ）結晶核の生成および薄膜の結晶成長、（ｄ）反応副生成物の除去により進行する。即ち、反応装置内に供給された原料ガスは、気相反応によって反応中間体である前駆体を生成する。生成された前駆体は気相中を拡散して基板表面に吸着する。基板表面に吸着した前駆体は、基板表面を表面拡散して固体膜として析出する。

ＣＶＤ法による成膜速度は、上記（ａ）〜（ｄ）の物理プロセスの速度と化学プロセスの速度との組み合わせにより定まる。例えば（ｂ）の反応速度が（ａ）の原料輸送速度より十分に早い場合は、成膜速度が原料輸送量に比例し、成長温度には大きく依存しない。このような状況は供給律速または拡散律速と呼ばれる。一方（ｂ）の反応速度が（ａ）の原料輸送速度よりも遅い場合には、成膜速度は成長温度に大きく依存する。このような状況は反応律速と呼ばれる。

供給律速または拡散律速の場合は、原料の供給速度を制御することにより、デバイス用薄膜１１２への前駆体の供給速度を制御することができる。また、反応律速の場合は、成長温度を制御することにより、もしくはキャリアガスを含めた原料ガスの濃度比を制御することにより、デバイス用薄膜１１２への前駆体の供給速度を制御することができる。前駆体の供給速度を制御することによりデバイス用薄膜１１２の成長速度および膜質を制御することができる。

デバイス用薄膜１１２および犠牲成長部１１６を結晶成長させた後に、犠牲成長部１１６を削ってもよい。例えば、犠牲成長部１１６はエッチングにより削り取られる。犠牲成長部１１６が削り取られた後に、犠牲成長部１１６が配置されていた領域には、デバイス用薄膜１１２に形成される半導体デバイスの完成品を利用する利用者が利用することのできる他の半導体デバイスを形成してもよい。ただし犠牲成長部１１６が削り取られないで保存されている場合には、デバイス用薄膜１１２上に形成される半導体デバイスを試験するデバイスを形成してもよい。

デバイス用薄膜１１２および犠牲成長部１１６を結晶成長させた後に、犠牲成長部１１６を保護膜で覆ってもよい。保護膜は、例えば、ポリイミド、シリコン酸化膜、シリコン窒化膜、またはこれらの積層複合体を含む絶縁膜である。

なおベース基板１１０としてＳｉ基板を用いたが、ベース基板１１０としてＧｅ基板またはＧＯＩ基板を用いてもよい。Ｇｅ基板またはＧＯＩ基板はＳｉ_ＹＧｅ_１−Ｙ（０≦Ｙ＜１）を有してもよい。このとき、デバイス用薄膜１１２および犠牲成長部１１６に形成される半導体層は、デバイス用薄膜１１２を内部に設けるべき開口に露出したベース基板１１０のＳｉ_ＹＧｅ_１−Ｙを成長核として成長した３−５族化合物半導体を含んでよい。上記Ｓｉ_ＹＧｅ_１−Ｙと上記３−５族化合物半導体との間には、ＩｎＧａＰのバッファ層または上記分離層が配置されてもよい。

デバイス製造工程Ｓ４２６では、デバイス設計工程Ｓ４２４で設計した半導体デバイスの設計に基づき、基板製造工程Ｓ４４０により製造された半導体デバイス用基板１００に半導体デバイスを形成することにより半導体装置を製造する。半導体デバイスは、種々の半導体製造プロセスを用いてデバイス用薄膜１１２に形成される。

図５に記載された各工程はハードウェアにより実現されてもよく、ハードウェアとハードウェアを制御するソフトウエアとの組み合わせにより実現されてもよい。即ち、以上の記載によれば、半導体装置製造部および基板製造部を備える半導体装置製造システムが開示される。半導体装置製造部は半導体装置製造工程Ｓ４２０を行う。基板製造部は基板製造工程Ｓ４４０を行う。

半導体装置製造部は、仕様決定部、デバイス設計部、およびデバイス製造部を有する。仕様決定部、デバイス設計部、およびデバイス製造部は、それぞれ、仕様決定工程Ｓ４２２、デバイス設計工程Ｓ４２４、およびデバイス製造工程Ｓ４２６を実行する。

基板製造部は、領域設計部、領域決定部、マスク設計部、および薄膜形成部を有する。領域設計部、領域決定部、マスク設計部および薄膜形成部は、それぞれ、領域設計工程Ｓ４４２、領域決定工程Ｓ４４４、マスク設計工程Ｓ４４６、および薄膜形成工程Ｓ４４８を実行する。

上記半導体製造部および上記基板製造部は、有線または無線のネットワークで接続されており、上記半導体製造部から出力された情報が上記基板製造部に入力されてもよい。また、上記基板製造部から出力された情報が上記半導体製造部に入力されてもよい。

図６は、半導体デバイス用基板１００の設計に使用される基板設計システム６００を示す。基板設計システム６００は、入力部６１０と、第１の格納部６２２と、第２の格納部６３２と、第１の仕様計算部６２０と、第２の仕様計算部６３０と、仕様記憶部６４０と、出力部６５０とを備える。基板設計システム６００は、図５に示した領域設計工程Ｓ４４２で半導体デバイス用基板１００を設計する。基板設計システム６００は、半導体デバイスの要求仕様が入力されると、デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様を出力する。

入力部６１０には、半導体デバイスの要求仕様が入力される。入力部６１０は、キーボード、マウス等の入力装置を有してもよい。入力部６１０は、通信インターフェースおよびネットワーク通信装置を有して、専用通信ネットワーク、インターネット等の電気通信回線を介して、上記データを受信してもよい。半導体デバイスの要求仕様としては、例えば、ベース基板１１０の種類、デバイス用薄膜１１２に形成される能動素子の活性層の仕様等が入力される。上記活性層の仕様は、例えば、配置、層厚、組成、ドーパントの種類、ドープ量、抵抗率、耐圧等である。

第１の格納部６２２は、活性層の組成、大きさ、形状および配置と、デバイス用薄膜１１２の要求仕様の一例としての、デバイス用薄膜１１２の大きさ、形状および配置との、相互関係を記憶している。上記相互関係は、上記活性層の移動度または抵抗率のような特性と、デバイス用薄膜１１２の組成、膜厚およびドープ量との相互関係であってもよい。第１の格納部６２２は、上記相互関係をテーブル化して記憶している。第１の仕様計算部６２０は、第１の格納部６２２に記憶された相互関係と、入力された半導体デバイスの要求仕様に基づいてデバイス用薄膜１１２の要求仕様を算出する。算出された要求仕様は仕様記憶部６４０に記憶される。

デバイス用薄膜１１２を６００〜９００℃程度にまで加熱しない場合には、デバイス用薄膜１１２のアスペクト比が（√３）／３（＝約０．５７７）以上になるように、デバイス用薄膜１１２の大きさを算出することが好ましい。より具体的には、ベース基板１１０の主面の面方位が（１００）の場合には、デバイス用薄膜１１２のアスペクト比は１以上が好ましい。上記面方位が（１１１）の場合には、上記アスペクト比は√２（＝約１．４１４）以上が好ましい。上記面方位が（１１０）の場合には、上記アスペクト比は（√３）／３（＝約０．５７７）以上が好ましい。ここで、デバイス用薄膜１１２のアスペクト比とは「デバイス用薄膜１１２の膜厚」を「デバイス用薄膜１１２の長さＬ１または幅Ｗ１のうち小さい値」で除した値をいう。

一方、デバイス用薄膜１１２を６００〜９００℃程度にまで加熱してもよい場合には、デバイス用薄膜１１２のアスペクト比が√２（＝約１．４１４）未満になるように、デバイス用薄膜１１２の大きさを算出してもよい。より具体的には、ベース基板１１０の主面の面方位が（１００）の場合には、デバイス用薄膜１１２のアスペクト比は１未満であってもよい。上記面方位が（１１１）の場合には、上記アスペクト比は√２（＝約１．４１４）であってもよい。上記面方位が（１１０）の場合には、上記アスペクト比は（√３）／３（＝約０．５７７）未満であってもよい。

第２の仕様計算部６３０は、第１の仕様計算部６２０により算出されたデバイス用薄膜１１２の要求仕様に基づいて、阻害部１１４および犠牲成長部１１６の設計仕様を算出する。

阻害部１１４の表面ではデバイス用薄膜１１２の前駆体が析出することが阻害される。このため、阻害部１１４の表面にいったん吸着した前駆体は、阻害部１１４の表面を拡散する。阻害部１１４を拡散している前駆体の一部はデバイス用薄膜１１２に到達して、デバイス用薄膜１１２の内部に固体膜として析出する。前駆体の別の一部は犠牲成長部１１６に到達して、犠牲成長部１１６の内部に固体膜として析出する。また、前駆体のさらに別の一部は阻害部１１４の外部に拡散して、阻害部１１４が形成されていない領域で固体膜として析出する。阻害部１１４の大きさと比較してデバイス用薄膜１１２の大きさが十分小さい場合には、デバイス用薄膜１１２に供給される前駆体のほとんどは阻害部１１４表面の拡散により供給される。

阻害部１１４の面積に対するデバイス用薄膜１１２の面積の比が小さいほど、デバイス用薄膜１１２の単位面積に供給される前駆体が増加するので成膜速度が増加する。同様に阻害部１１４の面積に対する犠牲成長部１１６の面積の比が大きいほど、デバイス用薄膜１１２に到達できる前駆体が減少するので成膜速度が低下する。さらにデバイス用薄膜１１２の周辺部から犠牲成長部１１６までの距離が長いほどデバイス用薄膜１１２に供給される前駆体が増加するので成膜速度が増加する。そこでデバイス用薄膜１１２の成長速度を要求仕様とし、デバイス用薄膜１１２および犠牲成長部１１６に対する阻害部１１４の面積比、ならびにデバイス用薄膜１１２の周辺部から犠牲成長部１１６までの距離を設計仕様として、要求仕様と設計仕様との相互関係を予め第２の格納部６３２に格納してもよい。

成膜速度があまり速いと膜質が不安定になる。そこで成膜速度と膜質とのバランスを考慮して、デバイス用薄膜１１２の要求仕様、ならびに阻害部１１４および犠牲成長部１１６の設計仕様を決定する。原料ガスの流動状態を考慮してデバイス用薄膜１１２に対する犠牲成長部１１６の位置を計算してもよい。

第２の仕様計算部６３０により計算された阻害部１１４および犠牲成長部１１６の仕様は仕様記憶部６４０に送信され、仕様記憶部６４０に記憶される。第２の仕様計算部６３０は、例えば、阻害部１１４の材質、厚み、大きさ、形状および配置、ならびに、犠牲成長部１１６の大きさ、形状および配置を算出する。

第２の仕様計算部６３０は、第２の格納部６３２に記憶された相互関係に基づき、阻害部１１４および犠牲成長部１１６の設計仕様を算出する。第２の格納部６３２に記憶された相互関係は、デバイス用薄膜１１２の要求仕様と、阻害部１１４および犠牲成長部１１６の設計仕様との相互関係であってもよい。第２の格納部６３２は、上記相互関係をテーブル化して記憶する。

仕様記憶部６４０は、第１の仕様計算部６２０および第２の仕様計算部６３０により算出されたデバイス用薄膜１１２、阻害部１１４および犠牲成長部１１６の設計仕様を記憶する。仕様記憶部６４０、第１の格納部６２２および第２の格納部６３２は、ハードディスク、半導体メモリ等の記憶装置であってもよい。また、仕様記憶部６４０、第１の格納部６２２および第２の格納部６３２は、専用通信ネットワークまたはインターネットに接続されたサーバシステムに設けられたハードディスク、半導体メモリ等の記憶装置であってもよい。

出力部６５０は、仕様記憶部６４０に記憶されたデバイス用薄膜１１２、並びに阻害部１１４および犠牲成長部１１６の設計仕様、例えば阻害部１１４および犠牲成長部１１６の配置および大きさを出力する。出力部６５０は、表示装置、プリンタ等の出力装置を有してもよい。出力部６５０は、通信インターフェースおよびネットワーク通信装置を有して、専用通信ネットワーク、インターネット等の電気通信回線を介して、上記データを送信してもよい。

基板設計システム６００は、ハードウエアにより実現されてもソフトウエアにより実現されてもよい。基板設計システム６００は、半導体デバイス用基板の設計に特化したシステムであってもよく、ＰＣ等の汎用の情報処理装置であってもよい。例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ、通信インターフェース等を有するデータ処理装置と、入力装置と、出力装置と、記憶装置とを備えた一般的な構成の情報処理装置において、上記各部の動作を規定したソフトウエアを起動することにより、基板設計システム６００を実現できる。

基板設計システム６００は、上記のような情報処理装置を制御して、基板設計システム６００を実現する基板設計プログラム、または、当該基板設計プログラムを記録した記録媒体によって提供されてもよい。上記記録媒体は、フロッピー（登録商標）ディスク、ハードディスク等の磁気記録媒体、ＣＤ−ＲＯＭ等の光学記録媒体、ＭＤ等の光磁気記録媒体、ＩＣカード等の半導体メモリを用いることができる。

また、専用通信ネットワークまたはインターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の記憶装置を記録媒体として使用して、ネットワークを介して、上記情報処理装置にプログラムを提供してもよい。なお、上記特化したシステムおよび上記情報処理装置は、単一のコンピュータにより構成されてもよく、ネットワーク上に分散した複数のコンピュータにより構成されてもよい。

基板設計プログラムは、記録媒体から情報処理装置に読み込まれ、情報処理装置の動作を制御する。情報処理装置は、基板設計プログラムの制御により基板設計システム６００として動作し、半導体デバイス用基板１００を設計する。

以上の記載によれば、以下の半導体デバイス用基板の製造装置が開示される。即ち、半導体デバイスを形成するための薄膜と、薄膜の前駆体が結晶に成長することを阻害する阻害部と、薄膜の周辺部から一定距離内に配置され、薄膜の結晶成長を安定化させる犠牲成長部とを有する半導体デバイス用基板の製造装置であって、半導体デバイスの要求仕様に基づいて、薄膜の設計仕様を決定する第１の仕様計算部と、上記薄膜の設計仕様に基づいて、阻害部の設計仕様および犠牲成長部の設計仕様を決定する第２の仕様計算部と、を備える半導体デバイス用基板の製造装置が開示される。

図７は、図２に示したデバイス用薄膜１１２を、所定の温度、所定の圧力で形成した場合における、阻害部１１４の一辺の長さと、デバイス用薄膜１１２の膜厚との関係を表す。図７は、阻害部１１４が正方形の平面形状を有して、阻害部１１４の一辺の長さと、阻害部１１４同士の距離とが等しい場合の上記関係を表す。この場合、ベース基板１１０の阻害部１１４が形成されていない領域が、犠牲成長部１１６として機能する。

菱形の記号は、デバイス用薄膜１１２が正方形の平面形状を有し、図２のＬ_１およびＷ_１が１０μｍの場合の膜厚を示す。四角の記号は、デバイス用薄膜１１２が正方形の平面形状を有して、Ｌ_１およびＷ_１が２０μｍの場合の膜厚を示す。三角の記号は、デバイス用薄膜１１２が長方形の平面形状を有して、Ｌ_１が３０μｍ、Ｗ_１が４０μｍの場合の膜厚を示す。

図７より、一片が１０μｍの正方形の平面形状を有するデバイス用薄膜１１２に、膜厚が１００００Åのデバイス用薄膜１１２を形成するには、一辺の長さが５０〜１００μｍの正方形の平面形状を有する阻害部１１４を形成して、阻害部１１４の中央部にデバイス用薄膜１１２を形成すればよいことがわかる。また阻害部１１４の一辺の長さが、５０μｍ〜４００μｍの領域においては、前駆体の供給が律速となる条件でデバイス用薄膜１１２が形成されていることがわかる。即ち当該領域において成膜速度は成長温度に依存しないので、成膜速度を阻害部の長さにより定めることができる。また阻害部長さが５００μｍになるとデバイス用薄膜１１２の膜厚が不安定になることがわかる。

図８は、図２におけるデバイス用薄膜１１２の膜厚と阻害部１１４の大きさとの相互関係の他の例を示す。図８は、所定の組成を有するデバイス用薄膜１１２を、所定の温度、所定の圧力で形成した場合における、阻害部１１４の一辺の長さと、デバイス用薄膜１１２の厚さとの関係を表す。図８において、所定のドーパントを添加した以外は図７と同じ条件でデバイス用薄膜１１２を形成した。

菱形の記号は、デバイス用薄膜１１２の平面形状が正方形であり、図２のＬ_１およびＷ_１が１０μｍの場合の膜厚を示す。四角の記号は、デバイス用薄膜１１２の平面形状が正方形であり、Ｌ_１およびＷ_１が２０μｍの場合の膜厚を示す。三角の記号は、デバイス用薄膜１１２の平面形状が長方形であり、Ｌ_１が３０μｍ、Ｗ_１が４０μｍの場合の膜厚を示す。

図７および８に示したデータにより、デバイス用薄膜１１２の要求仕様と、阻害部１１４および犠牲成長部１１６の設計仕様との相互関係を求めることができる。第２の格納部６３２は、図７および図８に示したデータから得られる上記相互関係をテーブル化して記憶する。

（実施例１）
図２に示された半導体デバイス用基板１００、および半導体装置４６０を、基板設計システム６００を用いて、図５に示した製造方法で製造した。半導体デバイス用基板１００として、ＳＯＩ基板、Ｓｉ_ｘＧｅ_１−ｘ（ｘ＝０〜０．１）のシード層、当該シード層に接するＧａＡｓ層が、ＳＯＩ基板の主面に垂直な方向に、この順に配置された半導体デバイス用基板を設計した。また、半導体装置４６０として、半導体デバイス用基板１００のＧａＡｓ層を活性層に用いたＨＢＴを設計した。上記ＨＢＴとして、ベースおよびコレクタとしてＧａＡｓを用いて、エミッタとしてＩｎＧａＰを用いたＨＢＴを設計した。

設計に先立って、基板設計システム６００の第２の格納部６３２に、図７および図８より求めた相互関係を入力した。半導体デバイスの要求仕様として、ベース基板１１０に接するＳｉ_ｘＧｅ_１−ｘ（ｘ＝０〜０．１）のシード層と、当該シード層に接するＧａＡｓの活性層とが、ベース基板１１０の主面に平行な方向に３０μｍおきに等間隔に配置されている場合のデータを入力した。活性層の大きさは、１０μｍ×１０μｍに設定した。上記シード層および上記活性層の膜厚は、それぞれ、０．５μｍと３μｍに設定した。また、シード層の製造において、９００℃のアニール処理を許容する旨を入力した。ベース基板１１０は、Ｓｉ基板に設定した。

上記相互関係を基板設計システム６００に格納した上で、デバイス用薄膜１１２、阻害部１１４および犠牲成長部１１６の設計仕様を算出した。基板設計システム６００は、まず、上記半導体デバイスの要求仕様に基いてデバイス用薄膜１１２の要求仕様を算出して、次にデバイス用薄膜１１２の要求仕様に基づいて阻害部１１４および犠牲成長部１１６の設計仕様を算出した。半導体デバイスの要求仕様に基いて決定したデバイス用薄膜１１２の要求仕様を基板設計システム６００に入力して、阻害部１１４および犠牲成長部１１６の設計仕様を算出してもよい。

その結果、１０μｍ×１０μｍのデバイス用薄膜１１２を３０μｍおきに等間隔に配置できる旨の出力を得た。また、デバイス用薄膜１１２を中心として、一片が１５μｍ〜２０μｍの阻害部１１４を配置できる旨、ベース基板１１０の阻害部１１４が形成されていない部分を犠牲成長部１１６として利用できる旨、および阻害部１１４の中心部にデバイス用薄膜１１２を配置できる旨の出力を得た。また、阻害部１１４として、厚みが０．５μｍ〜１．０μｍのＳｉＯ_２を形成してよい旨の出力を得た。

基板設計システム６００の出力に基づき、半導体デバイス及びマスクを設計した。マスクは、１０μｍ×１０μｍのデバイス用薄膜１１２が３０μｍおきに等間隔に配置されるよう設計した。また、一片が２０μｍの阻害部１１４がデバイス用薄膜１１２を中心として配置されるよう設計した。阻害部１１４は、デバイス用薄膜１１２の中心と阻害部１１４の中心とが一致するよう設計した。

上記マスクを用いて、ベース基板１１０にデバイス用薄膜１１２、阻害部１１４及び犠牲成長部１１６を形成した。シード層及び活性層をＣＶＤ法により形成して、半導体デバイス用基板１００を作成した。シード層は、成長温度が６００℃、反応容器内の圧力が２．６ｋＰａの条件で成膜した。シード層は、成膜後、８５０℃で１０分間アニールした後、７８０℃で１０分間アニールした。活性層は、成長温度が６５０℃、反応容器内の圧力が９．９ｋＰａの条件で成膜した。上記活性層を用いて、半導体デバイス用基板１００に半導体デバイスを形成して、半導体装置４６０を作成した。

半導体デバイス用基板１００のデバイス用薄膜１１２をＳＥＭにより観察したところ、シード層の膜厚は０．５μｍであり、活性層の膜厚は、２．５μｍであった。また、エッチピット法により活性層の表面を検査したところ、活性層の表面に欠陥は発見されなかった。半導体装置４６０について、ＴＥＭにより面内断面観察をしたところ、欠陥は発見されなかった。また、半導体装置４６０は、設計通りに動作した。以上のとおり、基板設計システム６００を用いて、膜厚、膜質ともに要求仕様を満足するデバイス用薄膜１１２を形成できた。

（実施例２）
実施例２では、阻害部の幅を変えることでデバイス用薄膜の成長速度が変化することを、本発明者らの実験データに基づき説明する。デバイス用薄膜の成長速度は、平坦性、結晶性等デバイス用薄膜の特性に影響する。そしてデバイス用薄膜の特性は、当該デバイス用薄膜に形成される半導体デバイスの性能に強く影響する。よって、半導体デバイスの要求仕様から導かれるデバイス用薄膜の要求特性を満足するように、デバイス用薄膜の成長速度を適切に制御する必要がある。以下に説明する実験データは、阻害部の幅等によってデバイス用薄膜の成長速度が変化することを示す。当該実験データを用いることにより、デバイス用薄膜の成長速度がデバイス用薄膜の要求仕様から導かれる適正な成長速度になるよう、阻害部の形状を設計することが可能になる。

図９は、実施例２で作成した半導体デバイス用基板３０００の平面パターンを示す。半導体デバイス用基板３０００は、ベース基板上に、阻害部３００２、デバイス用薄膜３００４および犠牲成長部３００６を有する。阻害部３００２がデバイス用薄膜３００４を囲み、犠牲成長部３００６が阻害部３００２を囲むように、阻害部３００２、デバイス用薄膜３００４および犠牲成長部３００６を形成した。

阻害部３００２は、ほぼ正方形の外形を有するように形成し、正方形の中心部分にほぼ正方形の開口部を形成した。開口部の一辺ａは３０μｍまたは５０μｍとした。阻害部３００２の外周辺から内周辺までの距離である阻害部３００２の幅ｂは５μｍから２０μｍの範囲で変化させた。阻害部３００２として、二酸化シリコン（ＳｉＯ_２）を用いた。二酸化シリコンは、選択ＭＯＣＶＤとなるエピタキシャル成長条件においては、その表面に結晶がエピタキシャル成長しない。阻害部３００２は、ベース基板上にドライ熱酸化法を用いて二酸化シリコン膜を形成し、当該二酸化シリコン膜をフォトリソグラフィ法によりパターニングすることにより形成した。

阻害部３００２以外のベース基板上に、ＭＯＣＶＤ法により化合物半導体結晶を選択エピタキシャル成長させた。阻害部３００２で囲まれた開口部にエピタキシャル成長させた化合物半導体結晶がデバイス用薄膜３００４であり、阻害部３００２の外側の阻害部３００２を囲む化合物半導体結晶が犠牲成長部３００６である。化合物半導体結晶として、ＧａＡｓ結晶、ＩｎＧａＰ結晶またはＰ型ドープしたＧａＡｓ結晶（ｐ−ＧａＡｓ結晶）を成長させた。Ｇａ原料としてトリメチルガリウム（Ｇａ（ＣＨ_３）_３）を用い、Ａｓ原料としてアルシン（ＡｓＨ_３）を用いた。Ｉｎ原料としてトリメチルインジウム（Ｉｎ（ＣＨ_３）_３）を用い、Ｐ原料としてホスフィン（ＰＨ_３）を用いた。Ｐ型不純物である炭素（Ｃ）のドープは、ドーパントとして臭化トリクロロメタン（ＣＢｒＣｌ_３）の添加量を調整することで制御した。エピタキシャル成長時の反応温度は、６１０℃とした。

図１０は、デバイス用薄膜３００４および犠牲成長部３００６としてＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。図１１はデバイス用薄膜３００４および犠牲成長部３００６としてＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。図１２は、デバイス用薄膜３００４および犠牲成長部３００６としてＩｎＧａＰをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。

図１３はデバイス用薄膜３００４および犠牲成長部３００６としてＩｎＧａＰをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。図１４は、デバイス用薄膜３００４および犠牲成長部３００６としてｐ−ＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害部３００２の幅との関係を示したグラフである。図１５はデバイス用薄膜３００４および犠牲成長部３００６としてｐ−ＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。

図１０から図１５の各図において、縦軸は化合物半導体結晶の成長速度比を示す。成長速度比は、阻害部３００２がないベタ平面における成長速度を１とした場合の、当該ベタ平面における成長速度と比較した成長速度の比である。面積比は、デバイス用薄膜３００４が形成される領域の面積と阻害部３００２の形成されている領域の面積とを加えた総面積に対するデバイス用薄膜３００４が形成される領域の面積の比である。

各図において、黒四角または黒菱形で示したプロットは実際の測定点を示す。実線は実験線を示す。実験線は１変数の２次関数であり、各多項式の係数を最小二乗法により求めた。比較のため、犠牲成長部３００６がない場合におけるデバイス用薄膜３００４の成長速度比を破線で示す。Ｌ１は阻害層３００２の開口部面積が５０μｍ□の場合であり、Ｌ２は阻害層３００２の開口部面積が３０μｍ□の場合である。犠牲成長部３００６がない場合とは、犠牲成長部３００６に相当する領域が阻害層３００２で覆われている場合のことである。

図１０から図１５の各図に示す通り、阻害部３００２の幅が大きくなるほど成長速度は大きくなり、面積比が小さくなるほど成長速度は大きくなった。また、実験線と測定点とは良く一致した。よって、実験線の２次関数を用いて所望の成長速度を実現するよう阻害部３００２を設計できることがわかる。

なお、このような実験結果は、以下のような結晶の成長メカニズムを考えることで説明できる。すなわち成膜中の結晶原料であるＧａやＡｓの原子は、空間から飛来する分子または表面泳動する分子によって供給されると考えられる。本発明者らは、選択エピタキシャル成長するようなＭＯＣＶＤの反応環境においては、表面泳動している分子による結晶原料の供給が支配的であると考えている。この場合、阻害部３００２に飛来してきた原料分子（前駆体）は、表面から離脱するもの以外は阻害部３００２の表面を泳動し、デバイス用薄膜３００４または犠牲成長部３００６に供給される。ここで、阻害部３００２の幅が大きければ、表面泳動により供給される原料分子の絶対数が大きくなりデバイス用薄膜３００４の成長速度は大きくなる。また、総面積に対するデバイス用薄膜３００４の面積比が小さければ、阻害部３００２からデバイス用薄膜３００４に供給される原料分子が相対的に多くなる。このためデバイス用薄膜３００４の成長速度は大きくなる。

上記のような成長メカニズムを基礎にすれば、犠牲成長部３００６の機能を以下のように把握できる。すなわち、仮に犠牲成長部３００６がないとすればデバイス用薄膜３００４に過剰な原料分子が供給され、デバイス用薄膜３００４の表面乱れや結晶性の低下を招く。つまり犠牲成長部３００６が存在することで、阻害部３００２に飛来してきた原料分子を適度に犠牲成長部３００６に取り込ませ、デバイス用薄膜３００４への原料分子の供給が適正量に制御される。犠牲成長部３００６は、原料分子を犠牲成長させて消費することにより、デバイス用薄膜３００４への過剰な原料分子の供給を抑制する機能があるといえる。

図１６および図１７は、ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。図１６はエピタキシャル成長後の状態を観察したものであり、図１７はアニール後の状態を観察したものである。図１８および図１９は、ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。図１８はエピタキシャル成長後の状態を観察したものであり、図１９はアニール後の状態を観察したものである。ここでオフ角とは、ベース基板であるシリコンの表面が結晶学的面方位である（１００）面から傾いた角度をいう。

図１６および図１８に示す通り、オフ角が２°の場合の結晶表面は、オフ角が６°の場合の結晶表面に比べて表面の乱れが小さかった。よってオフ角６°よりオフ角２°が好ましい。図１７および図１９に示すようにアニール後の結晶表面は何れのオフ角においても良好であった。よってオフ角が２°から６°の範囲であれば良好な結晶が成長できることが分かった。

（実施例３）
図２０は、本発明者らが製造したヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）３１００の平面図を示す。ＨＢＴ３１００は２０個のＨＢＴ素子３１５０を並列に接続した構造を有する。なお、図２０においてベース基板の一部を示し、１つのＨＢＴ３１００の部分だけを示す。同一のベース基板にテストパターンその他の半導体素子も形成したが、ここでは説明を省略する。

２０個のＨＢＴ素子３１５０のそれぞれのコレクタはコレクタ配線３１２４で並列に接続し、それぞれのエミッタはエミッタ配線３１２６で並列に接続し、それぞれのベースはベース配線３１２８で並列に接続した。なお、２０個のベースは４つのグループに分け、各グループの５個のベースをそれぞれ並列に接続した。コレクタ配線３１２４はコレクタパッド３１３０に接続し、エミッタ配線３１２６はエミッタパッド３１３２に接続し、ベース配線３１２８はベースパッド３１３４に接続した。コレクタ配線３１２４、コレクタパッド３１３０、エミッタ配線３１２６およびエミッタパッド３１３２は同一の第１配線層に形成し、ベース配線３１２８およびベースパッド３１３４は第１配線層より上層の第２配線層に形成した。

図２１は図２０において破線で囲んだ部分を示す顕微鏡写真である。図２２は図２１において破線で囲んだ３個のＨＢＴ素子３１５０の部分を拡大して示す平面図である。コレクタ配線３１２４はコレクタ電極３１１６に接続され、エミッタ配線３１２６はエミッタ引き出し配線３１２２を介してエミッタ電極３１１２に接続され、ベース配線３１２８はベース引き出し配線３１２０を介してベース電極３１１４に接続された。コレクタ配線３１２４、エミッタ引き出し配線３１２２およびベース引き出し配線３１２０の下層にはフィールド絶縁膜３１１８を形成しており、ＨＢＴ素子３１５０および犠牲成長部とコレクタ配線３１２４、エミッタ引き出し配線３１２２およびベース引き出し配線３１２０との間をフィールド絶縁膜３１１８で絶縁した。フィールド絶縁膜３１１８の下層には阻害部３１０２を形成した。阻害部３１０２で囲んだ領域にＨＢＴ素子３１５０を形成した。図２３は、ＨＢＴ素子３１５０の領域を観察したレーザー顕微鏡写真である。

図２４から図２８は、ＨＢＴ３１００の製造工程の順に示した平面図である。ベース基板としてシリコンウェハを用意し、当該ベース基板の上に二酸化シリコン膜をドライ熱酸化法により形成した。その後、図２４に示すように、フォトリソグラフィ法を用いて二酸化シリコン膜をパターニングし、阻害部３１０２を形成した。

図２５に示すように、選択エピタキシャル法を用いて、阻害部３１０２で囲んだ領域にデバイス用薄膜３１０８を形成し、阻害部３１０２を囲む周囲の領域に犠牲成長部３１１０を形成した。デバイス用薄膜３１０８は、ベース基板であるシリコンウェハ上に、Ｇｅシード層、バッファ層、サブコレクタ層、コレクタ層、ベース層、エミッタ層、サブエミッタ層を順次積層して形成した。デバイス用薄膜３１０８の積層中、エミッタ層成長後、サブエミッタ層成長前に、いったんアルシン流量をゼロとし、水素ガス雰囲気下で、６７０℃、３分間の条件でアニールを行った。

図２６に示すように、デバイス用薄膜３１０８にエミッタ電極３１１２を形成し、エミッタ電極３１１２をマスクにしてデバイス用薄膜３１０８にエミッタメサを形成した。エミッタメサを形成する段階ではベース層が露出する深さまでデバイス用薄膜３１０８をエッチングした。次にコレクタ電極３１１６が形成される領域にコレクタメサを形成した。コレクタメサを形成する段階ではサブコレクタ層が露出する深さまでデバイス用薄膜３１０８をエッチングした。さらにデバイス用薄膜３１０８の周辺部をエッチングしてアイソレーションメサを形成した。

図２７に示すように、全面に二酸化シリコン膜を成膜してフィールド絶縁膜３１１８を形成し、フィールド絶縁膜３１１８にベース層に接続する接続孔を開口してベース電極３１１４を形成した。さらにフィールド絶縁膜３１１８にサブコレクタ層に接続する接続孔を開口してコレクタ電極３１１６を形成した。なお、エミッタ電極３１１２、ベース電極３１１４およびコレクタ電極３１１６はニッケル（Ｎｉ）および金（Ａｕ）の積層膜とした。エミッタ電極３１１２、ベース電極３１１４およびコレクタ電極３１１６はリフトオフ法により形成した。このようにしてＨＢＴ素子３１５０を形成した。

図２８に示すように、エミッタ電極３１１２に接続するエミッタ引き出し配線３１２２、エミッタ引き出し配線３１２２に接続するエミッタ配線３１２６、ベース電極３１１４に接続するベース引き出し配線３１２０、コレクタ電極３１１６に接続するコレクタ配線３１２４を形成した。エミッタ引き出し配線３１２２、エミッタ配線３１２６、ベース引き出し配線３１２０およびコレクタ配線３１２４はアルミニウムとした。さらにエミッタ引き出し配線３１２２、エミッタ配線３１２６、ベース引き出し配線３１２０およびコレクタ配線３１２４を覆うポリイミド膜を層間絶縁層として全面に形成した。層間絶縁層の上に、接続孔を介してベース引き出し配線３１２０に接続するベース配線３１２８を形成し、図２２に示すＨＢＴ３１００を形成した。

図２９から図３３は、製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。図２９はベース−エミッタ間の電圧を変化させたときのコレクタ電流およびベース電流を示す。四角のプロットがコレクタ電流であり、三角のプロットがベース電流である。図３０はベース−エミッタ間の電圧を変化させたときの電流増幅率を示す。ベース−エミッタ間電圧が約１．１５Ｖ付近から電流増幅率が増加し、ベース−エミッタ間電圧が１．４７Ｖに達したとき最大電流増幅率が１０６に達した。図３１はコレクタ電圧に対するコレクタ電流を示す。同図は、ベース電圧を変化させたときのデータを４系列示している。同図によって、広いコレクタ電圧の範囲でコレクタ電流が安定して流れることが示された。図３２は、電流増幅率が１となるカットオフ周波数を求めるための実験データを示す。ベース−エミッタ間電圧が１．５Ｖである場合においてカットオフ周波数１５ＧＨｚの値が得られた。図３３は、電流増幅率が１となる最大発振周波数を求めるための実験データを示す。ベース−エミッタ間電圧が１．４５Ｖである場合において最大発振周波数９ＧＨｚの値が得られた。

図３４は、デバイス用薄膜３１０８を形成した段階における、２次イオン質量分析法による深さプロファイルを測定したデータである。Ａｓの原子濃度、Ｃの原子濃度、ＩｎＧａＡｓ中のＳｉの原子濃度、およびＧａＡｓ中のＳｉの原子濃度値が、それぞれの深さに対応して示されている。範囲３２０２は、サブエミッタ層およびエミッタ層であるＧａＡｓおよびＩｎＧａＰである。範囲３２０４は、ベース層であるｐ−ＧａＡｓである。範囲３２０６は、コレクタ層であるｎ−ＧａＡｓである。範囲３２０８は、サブコレクタ層であるｎ＋ＧａＡｓおよびエッチストップ層であるＩｎＧａＰである。範囲３２１０は、バッファ層であるＧａＡｓおよびＡｌＧａＡｓである。範囲３２１２は、シード層であるＧｅである。

図３５は、ＨＢＴ３１００と同時に形成したＨＢＴの断面を示すＴＥＭ写真である。シリコン３２２０の上にＧｅ層３２２２、バッファ層３２２４、サブコレクタ層３２２６、コレクタ層３２２８、ベース層３２３０、サブエミッタ層およびエミッタ層３２３２が順次形成されている。サブコレクタ層３２２６に接触してコレクタ電極３２３４が形成され、ベース層３２３０に接触してベース電極３２３６が形成され、エミッタ層３２３２に接してエミッタ電極３２３８が形成されていることが示された。

図３６は、比較のために示すＴＥＭ写真であり、阻害部がないベタ基板にデバイス用薄膜を形成したＨＢＴを示す。３２４０で示す領域に多くの結晶欠陥が観察され、欠陥はＨＢＴの活性領域であるエミッタ−ベース−コレクタ領域に達している。一方、図３５に示すＨＢＴでは、結晶欠陥は極めて少ない。図３５に示すＨＢＴでは最大電流増幅率として１２３が得られたが、図３６のＨＢＴでは最大電流増幅率は３０に過ぎなかった。

１００ 半導体デバイス用基板、１１０ ベース基板、１１２ デバイス用薄膜、１１４ 阻害部、１１６ 犠牲成長部、４６０ 半導体装置、６００ 基板設計システム、６１０ 入力部、６２０ 第１の仕様計算部、６２２ 第１の格納部、６３０ 第２の仕様計算部、６３２ 第２の格納部、６４０ 仕様記憶部、６５０ 出力部、８１２ デバイス用薄膜、８２２ デバイス用薄膜、８２４ コア領域、８２６ サブ領域、３０００ 半導体デバイス用基板、３００２ 阻害部、３００４ デバイス用薄膜、３００６ 犠牲成長部、３１００ ＨＢＴ、３１０２ 阻害部、３１０８ デバイス用薄膜、３１１０ 犠牲成長部、３１１２ エミッタ電極、３１１４ ベース電極、３１１６ コレクタ電極 ３１１８ フィールド絶縁膜、３１２０ 配線、３１２２ 配線、３１２４ コレクタ配線、３１２６ エミッタ配線、３１２８ ベース配線、３１３０ コレクタパッド、３１３２ エミッタパッド、３１３４ ベースパッド、３１５０ ＨＢＴ素子、３２０２ 範囲、３２０４ 範囲、３２０６ 範囲、３２０８ 範囲、３２１０ 範囲、３２１２ 範囲、３２２０ シリコン、３２２４ バッファ層、３２２６ サブコレクタ層、３２３０ ベース層、３２３２ エミッタ層、３２３４ コレクタ電極、３２３６ ベース電極、３２３８ エミッタ電極

Claims (20)

1. 半導体デバイスを形成するためのデバイス用薄膜と、
   前記デバイス用薄膜を囲み、前記デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、
   前記前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、前記デバイス用薄膜の周辺に前記阻害部で隔てられて設けられた犠牲成長部と
   を備える半導体デバイス用基板。
2. 前記犠牲成長部の上部を覆い、かつ前記デバイス用薄膜の上部を露出する保護膜を更に備える請求項１に記載の半導体デバイス用基板。
3. 前記デバイス用薄膜の周辺に複数の前記犠牲成長部を備える請求項１または請求項２に記載の半導体デバイス用基板。
4. 前記デバイス用薄膜の周辺に設けられた前記複数の犠牲成長部が、前記デバイス用薄膜を中心として点対称に設けられている請求項３に記載の半導体デバイス用基板。
5. ベース基板を更に備え、前記デバイス用薄膜および前記複数の犠牲成長部のそれぞれが同一の形状を有し、前記デバイス用薄膜および前記複数の犠牲成長部のそれぞれが前記ベース基板上の直交する２つの方向で等間隔に設けられている請求項３に記載の半導体デバイス用基板。
6. シリコンのベース基板を更に備え、
   前記デバイス用薄膜が、前記ベース基板の前記シリコン上に結晶成長した化合物半導体である請求項１から請求項５の何れか一項に記載の半導体デバイス用基板。
7. 前記デバイス用薄膜および前記犠牲成長部のそれぞれが、前記ベース基板の前記シリコン上に結晶成長したＳｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）と、前記Ｓｉ_ｘＧｅ_１−ｘに格子整合または擬格子整合した３−５族化合物半導体とを含む請求項６に記載の半導体デバイス用基板。
8. 前記Ｓｉ_ｘＧｅ_１−ｘはアニールされている請求項７に記載の半導体デバイス用基板。
9. 前記シリコンの前記デバイス用薄膜が結晶成長される面は、（１００）面、（１１０）面、（１１１）面、（１００）面と結晶学的に等価な面、（１１０）面と結晶学的に等価な面、および（１１１）面と結晶学的に等価な面、から選択されたいずれか一つの結晶面から傾いたオフ角を有する請求項６から請求項８の何れか一項に記載の半導体デバイス用基板。
10. 前記デバイス用薄膜の最大幅が５０μｍ以下である請求項１から請求項９の何れか一項に記載の半導体デバイス用基板。
11. ベース基板と、前記阻害部として機能する絶縁層とを有する半導体基板を準備し、
    前記デバイス用薄膜の要求仕様に基づいて前記犠牲成長部の大きさ、形状、および配置を決定し、
    前記ベース基板を露出する開口であって、前記デバイス用薄膜が内部に設けられる開口と前記犠牲成長部が内部に設けられるべき開口とを前記絶縁層に形成し、
    前記デバイス用薄膜が内部に設けられる開口および前記犠牲成長部が内部に設けられるべき開口において前記デバイス用薄膜および前記犠牲成長部を同時に結晶成長させる
    ことによって生産された請求項１から請求項１０の何れか一項に記載の半導体デバイス用基板。
12. 前記犠牲成長部にＴＥＧが形成されている請求項１から請求項１１の何れか一項に記載の半導体デバイス用基板。
13. 請求項１から請求項１２の何れか一項に記載された半導体デバイス用基板をダイシングして得られた半導体デバイス装置。
14. 半導体デバイスを形成するためのデバイス用薄膜と、前記デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前記前駆体が結晶に犠牲成長することによって形成された犠牲成長部とを有する半導体デバイス用基板を設計する設計システムであって、
    前記デバイス用薄膜の要求仕様、ならびに前記阻害部および前記犠牲成長部の設計仕様の相互関係を格納している格納部と、
    前記格納部に格納されている前記相互関係と前記デバイス用薄膜の要求仕様とに基づいて前記阻害部および前記犠牲成長部の配置および大きさを決定する仕様計算部とを備える設計システム。
15. シリコンのベース基板上にデバイス用薄膜が結晶成長した半導体デバイス用基板を製造する製造方法であって、
    前記ベース基板と、前記デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部として機能する絶縁層とを有する半導体基板を準備し、
    前記ベース基板を露出する開口であって、前記デバイス用薄膜を内部に設けるべき開口と前記前駆体が結晶に犠牲成長した犠牲成長部を内部に設けるべき開口とを前記絶縁層に形成し、
    前記前駆体を供給して、前記デバイス用薄膜を内部に設けるべき開口および前記犠牲成長部を内部に設けるべき開口において前記デバイス用薄膜および前記犠牲成長部を同時に結晶成長させる
    製造方法。
16. 前記デバイス用薄膜および前記犠牲成長部は、前記開口に露出した前記ベース基板の前記シリコンを成長核として成長したＳｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）と、前記Ｓｉ_ｘＧｅ_１−ｘを成長核として成長した３−５族化合物半導体を含み、
    前記３−５族化合物半導体の結晶成長を前記３−５族化合物半導体の前駆体の供給が律速となる条件で行う請求項１５に記載の製造方法。
17. 前記デバイス用薄膜および前記犠牲成長部は、前記開口に露出した前記ベース基板の前記シリコンを成長核として成長したＳｉ_ｘＧｅ_１−ｘ（０≦Ｘ＜１）と、前記Ｓｉ_ｘＧｅ_１−ｘを成長核として成長した３−５族化合物半導体を含み、
    前記３−５族化合物半導体の結晶成長を前記３−５族化合物半導体の前駆体の反応が律速となる条件で行う請求項１５に記載の製造方法。
18. 半導体デバイス用基板を設計する設計方法であって、
    前記半導体デバイス用基板は、半導体デバイスを形成するためのデバイス用薄膜と、前記デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前記前駆体が結晶に犠牲成長することによって形成された犠牲成長部とを有し、
    前記デバイス用薄膜の要求仕様に基づいて、前記阻害部および前記犠牲成長部の大きさ、形状、および配置を決定する設計方法。
19. 前記半導体デバイス用基板はシリコンのベース基板を更に備え、前記阻害部が、前記ベース基板を露出する開口であって、前記デバイス用薄膜を内部に設けるべき開口と前記犠牲成長部を内部に設けるべき開口とを有し、前記デバイス用薄膜を内部に設けるべき開口および前記犠牲成長部を内部に設けるべき開口において前記デバイス用薄膜および前記犠牲成長部が同時に結晶成長し、
    前記デバイス用薄膜を内部に設けるべき開口と前記犠牲成長部を内部に設けるべき開口とを形成するために用いるマスクを、前記デバイス用薄膜の要求仕様および前記阻害部および前記犠牲成長部の大きさ、形状、および配置に基づいて設計する段階を更に備える
    請求項１８に記載の設計方法。
20. 前記デバイス用薄膜の要求仕様は、前記デバイス用薄膜の膜厚、膜組成およびドープ量の少なくとも１つを含む請求項１８または請求項１９に記載の設計方法。