JPS6016439A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6016439A
JPS6016439A JP58125237A JP12523783A JPS6016439A JP S6016439 A JPS6016439 A JP S6016439A JP 58125237 A JP58125237 A JP 58125237A JP 12523783 A JP12523783 A JP 12523783A JP S6016439 A JPS6016439 A JP S6016439A
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JP
Japan
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semiconductor layer
semiconductor
epitaxial growth
insulating film
reduced pressure
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JP58125237A
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Shiro Hine
日根　史郎
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は複数の半導体素子を配列してなる半導体装置
の製造方法、特に素子間分離のための方法に関するもの
である。
〔従来技術〕
従来、この種の半導体装置における素子間分離は、一般
に選択酸化技術により行なわれているが、この方法の場
合には、バーズビークと呼ばれる酸化膜の活性領域内へ
のくい込み、およびバーズヘッドと呼ばれる酸化膜周縁
部の盛り上りによる凹凸が必然的に生じ、前者は半導体
装置の高密度集積化に対する制約となシ、また後者は高
密度集積化に伴なう多層配線技術にとって不都合となる
ものであった。
〔発明の概要〕
この発明は従来のこのような欠点を改善しようとするも
ので、その目的とするところは、複数の半導体素子から
なる半導体装置の平坦性を向上させて、よシ高密度集積
化を可能にする半導体装置の製造方法を提供することで
ある。
この目的を達成するためにこの発明は、基板上に形成し
た絶縁膜を選択的に除去したのち、この除去部分に対し
て、従来の常圧下での選択的エピタキシャル成長によっ
ては得ることのできなかった半導体層の平坦性、および
選択性を、減圧下での選択的エピタキシャル成長技術に
より容易に実現させ、このようにして得た半導体層に半
導体素子を形成するものであり、また減圧下での選択的
エピタキシャル成長によって得た半導体層の平坦性、お
よび選択性をさらに良好にするために、半導体素子を形
成する領域に該当する絶縁膜部分取゛　外の絶縁膜部分
をも、可能な限りに全体として規則性をもたせるように
選択的に除去させ、この除去部分に対しても同様に同時
に、減圧下での選択的エピタキシャル成長技術により半
導体層を形成するようにしたものである。
〔発明の実施例〕
以下、この発明方法の実施例を添付図面につき、従来例
と共に詳細に説明する。
第１図（１％Ｊは従来における常圧下での選択的エピタ
キシャル成長によって得た半導体層の断面形状を、才だ
同図（Ｂ）はこの発明の一実施例における減圧下での選
択的エピタキシャル成長によって得た半導体層の断面形
状をそれぞれに模式的に示しており、これらの各図中、
符号（１）は基板、（２）はこの基板（１）上に形成さ
れた絶縁膜、（２ａ）はこの絶縁膜（２）を選択的に除
去した除去部分、（３１および＋４１はこの除去部分（
２ａ）に成長されたそれぞれ半導体層である。
また第２図には、従来例による常圧下での選択的エピタ
キシャル成長によって得た半導体層（３）の端部におけ
る厚さくＴｌ）と中間部における厚さくＴｓ　）との比
、すなわちＴ２／ＴＩの選択的エピタキシャル成長時の
圧力に対する依存性を示しである。この第２図から明ら
かなように、平坦性に影響を及ぼす因子として、圧力の
関係することが明確であ〕、シかもこの圧力としては少
なくとも１００Ｔｏｒｒ以下の減圧下での選択的エピタ
キシャル成長が好ましく、平坦性に関し優れていること
が判る。
そしてまた平坦性に影響を及ぼす因子としては、さらに
絶縁膜を選択的に除去した除去部分の全体に対する配置
の如何にもあることが実験的に確かめられた。
すなわち、第３図（Ａ）に模式的に示したように、ある
程度までに全体としての面積が広い絶縁膜（２）にあっ
て、選択的除去部分（２ａ）がその中央部に密集して存
在する場合には、これに減圧下での選択的エピタキシャ
ル成長を行なっても、密集した除去部分（２ａ）のうち
、中央部に存在している除去部分に成長される半導体層
と、周辺部に存在している除去部分に成長される半導体
層とでは、前者に比較して後者の方が厚く成長されると
いう現象を生ずるものであった。
しかしてこの傾向は、従来例による常圧下での選択的エ
ピタキシャル成長において著るしく、この発明による減
圧下での選択的エピタキシャル成長によってその程度こ
そ改善はされるが未だ残存し、成長された半導体層の個
々に半導体素子を形成したとき、その特性に不均一性を
生ずる場合がある。
そこでこの発明では、この点をも改善するために、第３
図（Ｉ３）にも示したとおり、絶縁膜（２）に対して半
導体素子を形成する部分はもとより、形成しない部分に
対しても除去部分（２ａ）を形成させ、同除去部分が絶
縁膜全体に可能な限り規則性をもって分散配置されるよ
うにし、半導体素子を形成すると否とに拘らず、各除去
部分に同時に減圧下での選択的エピタキシャル成長をな
して半導体層を成長させるようにするのである。
すなわち、具体的には、少なくとも半導体素子を形成す
る除去部分のさらに外側周辺部に対しても、１つ以上の
半導体素子を形成しない除去部分を設けるようにし、こ
れによって絶縁膜の全体に対する除去部分の配置を可及
的に均等化し、得ようとする半導体層における平坦性の
場所依存性を解消するのである。
〔発明の効果〕
以上詳述したようにこの発明方法によるときは、基板上
の絶縁膜に選択的に形成した除去部分に対する選択的エ
ピタキシャル成長を減圧下で行なうようにしたから、成
長によって得られる半導体層の平坦性、ならびに選択性
を良好にでき、また絶縁膜の除去部分形成に際しては、
半導体層の形成如何に拘らず絶縁膜全体に可及的均等に
配設するようにしたので形成される半導体層の場所依存
性を解消できるなどの特長を有するものである。
【図面の簡単な説明】
第１図（４）、ω）は常圧、および減圧下での選択的エ
ピタキシャル成長によって得た半導体層の断面形状を模
式的に示した断面図、第２図はエピタキシャル成長時の
圧力と層厚との関係を示す説明図、第３図（４）、（Ｂ
）は絶縁膜に対する除去部分の配置とエピタキシャル成
長される半導体層の層厚との場所依存性を模式的に示し
た断面図である。 （１）・・・・基板、（２）・・・０絶縁膜、（２ａ）
・・・・除去部分、（３１、＋４１・・φ・半導体層。 代理人　大岩増雄

Claims (3)

    【特許請求の範囲】
  1. （１）複数の半導体素子を素子間分離絶縁膜で分離して
    なる半導体装置の製造方法において、基板上に絶縁膜を
    形成する工程と、この絶縁膜の半導体素子形成部分を選
    択的に除去する工程と、この除去部分に減圧下でのエピ
    タキシャル成長技術によシ半導体層を成長させる工程と
    を含み、前記成長された半導体層に半導体素子を形成す
    ることを特徴とする半導体装置の製造方法。
  2. （２）　複数の半導体素子を素子間分離絶縁膜で分離し
    てなる半導体装置の製造方法において、基板上に絶縁膜
    を形成する工程と、この絶縁膜に対し、全体として可及
    的均等となるように半導体素子の形成、および非形成部
    分を配設して選択的に除去する工程と、この除去部分に
    減圧下でのエピタキシャル成長技術によシ半導体層を成
    長させる工程とを含み、前記成長された半導体層のうち
    形成部分対応に半導体層を形成することを特徴とする半
    導体装置の製造方法。
  3. （３）　エピタキシャル成長が１００″Ｔｏ　ｒ　ｒ以
    下の減圧下でなされることを特徴とする特許請求の範囲
    第１項および第２項記載の半導体装置の製造方法。
JP58125237A 1983-07-08 1983-07-08 半導体装置の製造方法 Pending JPS6016439A (ja)

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